KR101024137B1

KR101024137B1 - 반도체 장치의 고전압 발생장치 및 고전압 발생 방법

Info

Publication number: KR101024137B1
Application number: KR1020080021947A
Authority: KR
Inventors: 강인호; 권이현
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-03-10
Filing date: 2008-03-10
Publication date: 2011-03-22
Also published as: KR20090096871A

Abstract

본원 발명의 반도체 장치의 고전압 발생방법은 활성화된 클록 인에이블 신호에 의하여 메인 클록신호를 출력시켜 차지펌프의 출력전압을 상승시키는 단계와, 상기 출력전압이 제1 임계값에 도달하여 비활성화된 클록 인에이블 신호가 출력되는 단계와, 상기 출력전압이 감소하여 제2 임계값에 도달할 때까지 제1 레벨의 클록 정지 신호를 제1 지연시간만큼 출력시켜 로우레벨의 메인 클록신호를 출력시키는 단계와, 상기 출력전압이 제2 임계값에 도달하면 제2 레벨의 클록 정지신호를 제2 지연시간만큼 출력시켜 메인 클록신호를 출력시키는 단계를 포함하는 것을 특징으로 한다.

고전압 발생 장치, 리플

Description

반도체 장치의 고전압 발생장치 및 고전압 발생 방법{High voltage generator and high voltage generating method of semiconductor device}

본원 발명은 반도체 장치의 고전압 발생장치 및 고전압 발생 방법에 관한 것이다.

통상적인 메모리, IC 칩등의 내부에는 전원 전압 이상의 전압을 필요로 하는 회로들이 존재한다. 전원 전압 이상의 전압을 공급하는 고전압 발생장치는 대부분의 경우 차지 펌프를 이용하여 생성하고, 상기 차지 펌프는 발진기에 의해 발생된 클럭 신호에 따라 구동된다.

이러한 차지 펌프의 출력 전압을 일정하게 유지하기 위해 레귤레이터(regulator)를 필요로 한다. 일반적인 레귤레이션 방법의 하나로 차지 펌프의 출력 전압과 기준 전압을 비교하여 출력 전압이 기준 전압보다 낮으면 발진기에 의해 클럭 신호가 생성되어 차지 펌프를 구동시키고, 레귤레이터의 출력 전압이 기준 전압보다 높으면 클럭 신호의 생성을 차단하는 방식을 이용하고 있다.

상기 출력 전압과 기준 전압의 비교 결과를 나타내는 신호로 클록 인에이블 신호가 있으며, 상기 신호에 의하여 상기 클록 구동부의 구동 여부가 결정된다. 다 만, 이러한 구동방식의 경우 출력전압에 리플(ripple)이 많이 발생하는 문제점이 있다.

전술한 문제점에 따라, 본원 발명이 해결하고자 하는 과제는 리플 발생을 억제할 수 있는 고전압 발생장치 및 고전압 발생 방법을 제공하는 것이다.

전술한 과제에 따라 본원 발명의 반도체 장치의 고전압 발생방법은 활성화된 클록 인에이블 신호에 의하여 메인 클록신호를 출력시켜 차지펌프의 출력전압을 상승시키는 단계와, 상기 출력전압이 제1 임계값에 도달하여 비활성화된 클록 인에이블 신호가 출력되는 단계와, 상기 출력전압이 감소하여 제2 임계값에 도달할 때까지 제1 레벨의 클록 정지 신호를 제1 지연시간만큼 출력시켜 로우레벨의 메인 클록신호를 출력시키는 단계와, 상기 출력전압이 제2 임계값에 도달하면 제2 레벨의 클록 정지신호를 제2 지연시간만큼 출력시켜 메인 클록신호를 출력시키는 단계를 포함하는 것을 특징으로 한다.

또한, 본원 발명의 반도체 장치의 고전압 발생장치는 메인 클록 신호를 지연시켜 상반된 레벨의 제1 및 제2 클록 신호를 생성하는 클록 구동부와, 상기 제1 및 제2 클록 신호에 따라 펌핑 동작을 실시하여 소정의 출력전압을 출력하는 차지 펌프와, 상기 출력전압을 일정레벨로 안정화시키는 레귤레이터와, 비활성화된 클록 인에이블 신호 인가시에 상기 출력전압이 감소하여 제2 임계값에 도달할 때까지 제1 레벨의 클록 정지 신호를 제1 지연시간만큼 출력시켜 로우레벨의 메인 클록신호를 출력시키고, 상기 출력전압이 제2 임계값에 도달하면 제2 레벨의 클록 정지신호 를 제2 지연시간만큼 출력시켜 메인 클록신호를 출력시키는 리플 제어기를 포함하는 것을 특징으로 한다.

전술한 본원 발명의 구성에 따라 레귤레이터의 비교부를 통해 클록 구동부를 구동하지 않고서도 일정시간마다 메인 클록신호를 인가하여 클록 구동부를 구동시킬 수 있어, 리플 발생을 억제할 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 통상적으로 사용되는 고전압 발생장치를 도시한 회로도이다.

상기 고전압 발생장치(100)는 발진기(110), 클록구동부(120), 차지 펌프(130) 및 레귤레이터(140)를 포함한다.

상기 발진기(110)는 특정 주기의 발진 신호(OSC)를 생성하여 클록구동부(120)로 전달한다.

상기 클록 구동부(120)는 레귤레이터에 포함된 비교부(142)의 출력 신호에 따라 상기 발진 신호(OSC)를 지연시켜 상반된 레벨의 두 클록 신호(CK 및 CKb)를 출력한다. 이를 위해, n개의 인버터가 직렬 접속된 제1 인버터 그룹(122)과, n+1개의 인버터가 직렬 접속된 제2 인버터 그룹(124)을 포함한다.

상기 차지 펌프(130)는 클록 구동부(120)로부터 출력된 레벨이 다른 두 클록 신호(CK 및 CKb)에 따라 펌핑 동작을 실시하여 소정의 출력전압(VPP)을 출력한다.

상기 레귤레이터(140)는 차지 펌프의 출력 전압을 일정레벨의 전압으로 안정화시킨다.

상기 레귤레이터(140)는 상기 차지 펌프의 출력전압을 분배하여 분배 전압(VDIV)을 출력하는 전압 분배부(144)와, 상기 분배전압(VDIV)과 기준 전압(VREF)을 비교하여 상기 클록 구동부(120)의 동작을 제어하는 비교부(142), 레귤레이터의 동작 여부를 제어하는 레귤레이터 구동부(146)를 포함한다.

상기 전압 분배부(144)는 출력전압 출력단(VPP)과 접지사이에 직렬로 연결된 다수의 제1 및 제2 저항(R1, R2)을 포함하며, 이들 저항의 비에 따라 상기 비교부(142)로 입력되는 분배전압(VDIV)을 출력한다.

상기 레귤레이터 구동부(146)는 상기 전압 분배부의 제2 저항과 접지사이에 접속된 NMOS 트랜지스터(N146)를 포함한다. 상기 레귤레이터 구동부(146)는 NMOS 트랜지스터의 게이트에 인가되는 인에이블신호(ENABLE)에 응답하여 상기 전압 분배부와 접지를 접속시켜 레귤레이터가 정상적으로 동작하게 한다.

상기 비교부(142)는 기준 전압(VREF)과 분배 전압(VDIV)을 비교하여 기준 전압이 더 큰 경우 하이 레벨의 클록 인에이블신호(CLK_EN) 신호를 상기 클록 구동부(120)로 출력시킨다.

도면을 통해 상세 동작을 살펴보기로 한다.

도 2는 통상적으로 사용되는 고전압 발생장치의 동작시에 출력되는 신호를 도시한 파형도이다.

(1) T1 구간

먼저 상기 레귤레이터 구동부(146)에 하이레벨의 인에이블신호(ENABLE)가 인가되어 레귤레이터가 동작한다.

한편, 상기 레귤레이터의 구동여부와는 무관하게 상기 발진기(110)는 특정 주파수를 갖는 발진신호(OSC)를 지속적으로 출력한다.

상기 레귤레이터(140)의 출력전압(VPP)이 상승구간에 있어서, 상기 분배전압(VDIV)이 기준전압(VREF)보다 작으므로 상기 비교부(142)는 하이레벨의 클록 인에이블신호(CLK_EN)를 출력한다.

상기 클록 인에이블 신호에 의하여 클록 구동부(120)가 구동을 시작하고 상반된 레벨의 두 클록신호(CK 및 CKb)를 출력하게 된다. 상기 클록신호들(CK 및 CKb)은 차지펌프(130)에 입력되어 상기 출력전압(VPP)을 계속 상승시킨다.

(2) T2 구간

상기 레귤레이터(140)의 출력전압(VPP)이 상승을 지속하여, 상기 분배전압(VDIV)이 기준전압(VREF)보다 커지게 되면, 상기 비교부(142)는 로우레벨의 클록 인에이블신호(CLK_EN)를 출력한다. 그에 따라 클록 구동부(120)가 구동을 멈추고 클록신호(CK)의 출력도 중지된다. 클록신호(CK 및 CKb)의 입력이 중단됨에 따라 상기 차지펌프(130)의 펌핑동작도 중단되어, 상기 출력전압(VPP)은 작아지기 시작한다.

(3)T3 구간

상기 출력전압(VPP)이 작아지다가, 상기 분배전압(VDIV)이 기준전압(VREF)보다 작아지게 되면, 다시 상기 T1 구간에서와 같이 하이레벨의 클록 인에이블 신호(CLK_EN)를 출력하게 되고, 그에 따라 차지펌프가 구동되어 상기 출력전압이 다시 상승하기 시작된다.

이후, T4 구간, T6 구간에서는 상기 T2 구간에서와 같은 동작을 하게 되고, T5 구간, T7 구간에서는 상기 T1, T3 구간에서와 같은 동작을 하게 된다.

다만, 상기 비교부(142)의 출력에 의해서만 차지 펌프의 구동여부가 결정되는바 출력전압(VPP)에 리플(ripple) 발생하는 문제점이 있다. 또한, 비교부(142)의 비교결과가 정밀하지 않을 수 있기 때문에 정확한 출력제어를 할 수 없는 문제점이 있다.

도 3은 본원 발명의 일시예에 따른 고전압 발생장치를 도시한 회로도이다.

상기 고전압 발생장치(300)는 발진기(310), 클록구동부(320), 차지 펌 프(330), 레귤레이터(340) 및 리플 제어기(350)를 포함한다.

상기 발진기(310)는 특정 주기의 발진 신호(OSC)를 생성하여 상기 리플제어기(350)로 전달한다.

상기 리플제어기(350)는 레귤레이터에 인가되는 구동 인에이블신호(ENABLE), 비교부에서 출력되는 클록 인에이블신호(CLK_EN)에 따라 클록 구동부(320)에 인가되는 메인 클록 신호(CLK)를 생성한다.

상기 클록 구동부(320)는 상기 리플제어기(350)에 생성한 메인 클록 신호(CLK)를 지연시켜 상반된 레벨의 두 클록 신호(CK 및 CKb)를 출력한다. 이를 위해, n개의 인버터가 직렬 접속된 제1 인버터 그룹(322)과, n+1개의 인버터가 직렬 접속된 제2 인버터 그룹(324)을 포함한다.

상기 차지 펌프(330)는 클록 구동부(320)로부터 출력된 레벨이 다른 두 클록 신호(CK 및 CKb)에 따라 펌핑 동작을 실시하여 소정의 출력전압(VPP)을 출력한다.

상기 레귤레이터(340)는 차지 펌프의 출력 전압을 일정레벨의 전압으로 안정화시킨다.

상기 레귤레이터(340)는 상기 차지 펌프의 출력전압(VPP)을 분배하여 분배 전압(VDIV)을 출력하는 전압 분배부(344)와, 상기 분배전압(VDIV)과 기준 전압(VREF)을 비교하여 상기 클록 구동부(320)의 동작을 제어하는 비교부(342), 레귤레이터의 동작 여부를 제어하는 레귤레이터 구동부(346)를 포함한다.

상기 전압 분배부(344)는 출력전압 출력단(VPP)과 접지사이에 직렬로 연결된 다수의 제1 및 제2 저항(R1, R2)을 포함하며, 이들 저항의 비에 따라 상기 비교 부(142)로 입력되는 분배전압(VDIV)을 출력한다.

상기 레귤레이터 구동부(346)는 상기 전압 분배부의 제2 저항과 접지사이에 접속된 NMOS 트랜지스터(N346)를 포함한다. 상기 레귤레이터 구동부(346)는 NMOS 트랜지스터의 게이트에 인가되는 인에이블신호(ENABLE)에 응답하여 상기 전압 분배부와 접지를 접속시켜 레귤레이터가 정상적으로 동작하게 한다.

상기 비교부(342)는 기준 전압(VREF)과 분배 전압(VDIV)을 비교하여 기준 전압이 더 큰 경우 하이 레벨의 클록 인에이블신호(CLK_EN) 신호를 상기 리플 제어기(350)로 출력시킨다.

이제 본원 발명의 주요 특징인 리플 제어기의 상세 구성을 살펴보기로 한다.

도 4는 본원 발명의 일 실시예에 따른 리플 제어기를 도시한 도면이다.

상기 리플 제어기(350)는 상기 출력전압이 선정된 레벨에 도달한 시점부터 일정시간동안 하이레벨의 전압을 갖는 클록 정지 신호(CLK_STOP)가 출력되도록 하고, 일정시간 동안 로우레벨의 전압을 갖는 클록 정지 신호(CLK_STOP)가 출력되도록 하는 클록 정지신호 제어부(410), 상기 구동 인에이블신호(ENABLE), 클록 인에이블바 신호(/CLK_EN), 발진 신호(OSC)에 따라 상기 클록 정지 제어 신호(CLK_STOP_CONTROL)와 상반된 레벨의 클록 정지 신호(CLK_STOP)를 생성하는 클록 정지 신호 생성부(420), 상기 클록 인에이블바 신호(/CLK_EN), 발진 신호(OSC)에 따라 상기 클록 구동부(320)에 공급되는 메인 클록 신호(CLK)를 생성하는 클록 신호 생성부(430)를 포함한다.

각 구성요소의 상세 구성을 살펴보기로 한다.

도 5는 본원 발명의 일 실시예에 따른 리플 제어기의 상세 구성을 도시한 회로도이다.

먼저 상기 클록 정지 신호 제어부(410)는 업신호(UP<j:0>) 또는 다운신호(DN<k:0>)의 레벨에 따라 클록 정지 제어신호(CLK_STOP_CONTROL)가 제1 레벨 또는 제2 레벨을 유지하는 시간을 제어한다. 별도의 도면을 통해 그 상세구성을 살펴보기로 한다.

도 6은 상기 클록 정지 신호 제어부(410)의 상세 구성을 도시한 회로도이다.

상기 클록 정지 신호 제어부(410)는 클록 정지 신호(CLK_STOP)에 따라 전원 전압을 공급하는 전원 전압공급부(412), 클록 정지 신호(CLK_STOP)에 따라 접지 전압을 공급하는 접지 전압 공급부(416), 상기 클록 정지 제어 신호(CLK_STOP_CONTROL)가 제1 레벨로 유지되는 시간을 제어하는 제1 지연시간 제어부(418), 상기 클록 정지 제어 신호(CLK_STOP_CONTROL)가 제2 레벨로 유지되는 시간을 제어하는 제2 지연시간 제어부(414), 상기 제1 지연시간 제어부(418)와 제2 지연시간 제어부(414)의 접속노드(N1)에 병렬접속된 커패시터(Cap410), 상기 접속노드(N1)에 인가되는 전압을 반전시켜 상기 클록 정지 제어 신호(CLK_STOP_CONTROL)를 출력하는 인버터(IV410)를 포함한다. 또한, 컨트롤버스신호(CONTROLBUS<n+m-1;0>)를 전달받아 상기 제1 지연시간 제어부(414)에 인가되는 업신호(UP<0:j>,j=2^n-1)와, 상기 제2 지연시간 제어부(418)에 인가되는 다운신호(DN<0:k>,k=2^m-1)를 디코딩하는 제어신호 디코더(419)를 포함한다.

상기 전원 전압 공급부(412)는 전원 전압 단자와 상기 제1 지연시간 제어부(414)사이에 접속되며, 클록 정지 신호(CLK_STOP)를 게이트로 인가받는 PMOS 트랜지스터(P412)를 포함한다. 따라서 로우 레벨의 클록 정지 신호(CLK_STOP)에 응답하여 전원전압을 상기 제1 지연시간 제어부(414)에 공급한다.

상기 접지 전압 공급부(416)는 접지 전압 단자와 상기 제2 지연시간 제어부(418)사이에 접속되며, 클록 정지 신호(CLK_STOP)를 게이트로 인가받는 NMOS 트랜지스터(N416)를 포함한다. 따라서 하이 레벨의 클록 정지 신호(CLK_STOP)에 응답하여 접지 전압을 상기 제2 지연시간 제어부(418)에 공급한다.

상기 제1 지연시간 제어부(414)는 상기 전원 전압 공급부(412)와 상기 노드(N1)사이에 직렬 접속된 다수의 저항(RU0,...,RUj, j=2^n-1)을 포함하며, 업신호(UP<0:j>,j=2^n-1)에 따라 상기 각 저항을 단락시키는 다수의 NMOS 트랜지스터(UP414,UP415)를 포함한다. 상기 각 NMOS 트랜지스터는 상기 각 저항(RU0,...,RUj, j=2^n-1)중 어느 하나와 쌍을 이루어 병렬 접속된다. 바람직하게는 상기 각 저항과 NMOS 트랜지스터의 개수는 2^n개로 동일하다. 따라서 하이레벨의 특정 업신호가 인가되면 해당 신호가 인가된 NMOS 트랜지스터와 접속된 저항이 단락되어 제1 지연시간 제어부(414)의 전체 저항값이 감소하게 된다. 상기 저항값이 감소함에 따라 도 7에서 클록 정지 제어 신호(CLK_STOP_CONTROL)가 하이 레벨 (제2 레벨)을 유지하는 구간이 축소된다.

이는 로우 레벨의 클록 정지신호(CLK_STOP) 인가시에 전원 전압이 상기 저항들과 커패시터(Cap410)에 의하여 일정하게 지연되어 충전되는데, 그 지연시간은 제1 지연시간 제어부(414)의 저항값에 의하여 제어되기 때문이다. 즉, 상기 저항값이 커지면 지연시간이 증가하고, 저항값이 작아지면 지연시간이 증가한다.

따라서, 상기 업신호(UP<0:j>,j=2^n-1)의 레벨에 따라 지연시간이 제어된다.

상기 제2 지연시간 제어부(418)는 상기 접지 전압 공급부(416)와 상기 노드(N1)사이에 직렬 접속된 다수의 저항(RD0,...,RDk, k=2^m-1)을 포함하며, 다운신호(DN<0:k>,k=2^m-1)에 따라 상기 각 저항을 단락시키는 다수의 NMOS 트랜지스터(DN418,DN419)를 포함한다. 상기 각 NMOS 트랜지스터는 상기 각 저항(RD0,...,RDk, k=2^m-1)중 어느 하나와 쌍을 이루어 병렬 접속된다. 바람직하게는 상기 각 저항과 NMOS 트랜지스터의 개수는 2^m개로 동일하다. 따라서 하이레벨의 특정 다운신호가 인가되면 해당 신호가 인가된 NMOS 트랜지스터와 접속된 저항이 단락되어 제2 지연시간 제어부(418)의 전체 저항값이 감소하게 된다. 상기 저항값이 감소함에 따라 도 7에서 클록 정지 제어 신호(CLK_STOP_CONTROL)가 로우 레벨(제1 레벨)을 유지하는 구간이 축소된다.

이는 하이 레벨의 클록 정지신호(CLK_STOP) 인가시에 접지 전압이 상기 저항들과 커패시터(Cap410)에 의하여 일정하게 지연되어 방전되는데, 그 지연시간은 제2 지연시간 제어부(418)의 저항값에 의하여 제어되기 때문이다. 즉, 상기 저항값이 커지면 지연시간이 증가하고, 저항값이 작아지면 지연시간이 증가한다.

따라서, 상기 다운신호(UP<0:k>,k=2^m-1)의 레벨에 따라 지연시간이 제어된다.

한편, 상기 제어신호 디코더(419)는 상기 컨트롤버스신호(CONTROLBUS<n+m-1;0>)를 전달받아 상기 업신호(UP<0:j>,j=2^n-1)와 상기 다운신호(DN<0:k>,k=2^m-1)를 디코딩한다. 따라서, 컨트롤버스신호의 비트수에 따라 업신호와 다운신호의 개수가 결정된다.

정리하면, 상기 업신호 또는 다운신호의 레벨에 따라 특정 레벨이 지속되는 지연 시간이 제어된다. 상기 클록 정지 신호(CLK_STOP)가 하이레벨인 경우에는 다운신호에 따라 지연시간이 제어되고, 클록 정지 신호(CLK_STOP)가 로우레벨인 경우에는 업신호에 따라 지연시간이 제어된다.

다시 도 5를 참조하여 상기 클록 정지 신호 생성부(420)의 상세 구성을 살펴보기로 한다.

상기 클록 정지 신호 생성부(420)는 클럭 인에이블바신호(/CLK_EN)와 발진 신호(OSC)를 부정논리합하는 논리 조합부(422), 상기 논리 조합부(422)의 출력을 셋신호(S)로 입력받고, 상기 클록 정지신호 제어부(410)의 출력인 클록 정지 제어신호(CLK_STOP_CONTROL)를 리셋신호(R)로 입력받아 클록 정지 신호를 출력하는 SR래치(428), 상기 구동 인에이블신호(ENABLE)에 따라 상기 SR래치에 입력되는 셋신 호(S)를 하이레벨로 초기화 하는 제1 초기화부(424), 구동 인에이블바신호(/ENABLE)에 따라 상기 SR래치에 입력되는 리셋신호(R)를 로우레벨로 초기화 하는 제2 초기화부(426)를 포함한다.

상기 논리 조합부(422)는 클럭 인에이블바신호(/CLK_EN)와 발진 신호(OSC)를 부정논리합하는 NOR 게이트(NOR422)를 포함한다. 따라서 상기 클럭 인에이블바신호(/CLK_EN)가 로우 레벨인 경우, 즉 상기 기준 전압(VREF)이 분배 전압(VDIV) 보다 커서 상기 비교부(342)에서 하이 레벨의 클록 인에이블신호(CLK_EN)를 출력하는 경우 상기 발진신호(OSC)와 상반된 레벨의 셋신호(S)를 출력하게 된다.

상기 제1 초기화부(424)는 전원전압 단자와 상기 SR 래치(428)의 셋신호 입력단자사이에 접속되며, 구동 인에이블 신호(ENABLE)에 응답하여 턴온되는 PMOS 트랜지스터(P424)를 포함한다. 또한, 상기 제2 초기화부(426)는 접지전압 단자와 상기 SR 래치(428)의 리셋신호 입력단자사이에 접속되며, 구동 인에이블바 신호(/ENABLE)에 응답하여 턴온되는 NMOS 트랜지스터(N426)를 포함한다. 따라서 로우레벨의 구동 인에이블 신호(ENABLE)인가시에 상기 셋신호(S)는 하이레벨로, 상기 리셋신호(R)는 로우레벨로 초기화된다.

상기 SR 래치(428)는 셋신호(S)와 제2 출력(Q')을 입력으로 하며 제1 출력(Q)을 출력하는 제1 NAND 게이트(NAND428), 리셋신호(R)와 제1 출력(Q)을 입력으로 하며 제2 출력(Q‘)을 출력하는 제2 NAND 게이트(NAND429)를 포함한다.

상기 SR 래치는 일반적으로 알려진 SR 래치와 동일하게 동작하는바 상세 동작에 대한 설명은 생략하기로 한다. 상기 제2 출력(Q')을 클록 정지신호(CLK_STOP) 로 사용한다. 상기 SR 래치(428)의 구성에 따라 상기 클록 정지신호(CLK_STOP)는 상기 클록 정지 제어신호(CLK_STOP_CONTROL)와 상반된 레벨을 갖게 된다.

한편, 상기 클록신호 생성부(430)는 상기 클록 정지신호(CLK_STOP)와 클록 인에이블신호(/CLK_EN)를 논리조합하여 플래그바신호(/FLAG)를 생성하는 플래그신호 생성부(432)와, 상기 플래그바신호(/FLAG)와 상기 발진신호를 부정논리합하여 메인 클록 신호(CLK)를 출력하는 클록신호 출력부(434)를 포함한다.

상기 플래그신호 생성부(432)는 상기 클록 정지신호(CLK_STOP)와 클록 인에이블바신호(/CLK_EN)를 입력으로 하는 NAND 게이트(NAND432)와, 상기 NAND 게이트(NAND432)의 출력을 반전시키는 인버터(IV432)를 포함한다.

따라서, 상기 클록 인에이블바신호(/CLK_EN)가 하이레벨인 경우 상기 클록 정지신호(CLK_STOP)와 같은 레벨의 플래그바신호(/FLAG)를 출력한다.

상기 클록신호 출력부(434)는 상기 플래그바신호(/FLAG)와 발진신호(OSC)를 입력으로 하는 NOR 게이트(NOR434)를 포함한다.

따라서, 상기 플래그바신호(/FLAG)가 로우레벨인 경우 상기 발진신호(OSC)와 상반된 레벨의 메인 클록 신호(CLK)가 출력되며, 상기 플래그바신호(/FLAG)가 하이레벨인 경우에는 로우레벨의 메인 클록 신호(CLK)가 출력된다.

이제 상기 리플 제어기(350)의 상세 동작을 살펴보기로 한다.

도 7은 본원 발명의 일 실시예에 따른 리플 제어기(350)의 동작을 설명하기 위한 타이밍도이다.

(1) T1 구간

상기 레귤레이터(340)의 로우 레벨의 구동 인에이블신호(ENABLE)가 인가되는바, 레귤레이터가 구동되지 않는다. 따라서 클록 인에이블신호(CLK_EN)도 로우레벨을 유지한다. 한편, 로우 레벨의 구동 인에이블 신호(ENABLE)의 인가에 따라 상기 제1 초기화부(424)와 제2 초기화부(426)가 동작하여 상기 SR래치(428)에 하이레벨의 셋신호(S)와 로우레벨의 리셋신호(R)를 설정한다. 그에 따라 하이레벨의 클록 정지신호(CLK_STOP)가 출력된다.

한편, 하이레벨의 클록 인에이블바신호(/CLK_EN)와 하이레벨의 클록 정지신호(CLK_STOP)가 입력됨에 따라 상기 플래그신호 생성부(432)는 하이레벨의 플래그바신호(/FLAG)를 출력하고, 이는 클록신호 출력부(434)로 입력되어 로우레벨의 메인 클록 신호(CLK)를 출력한다.

(2) T2 구간

다음으로, 하이레벨의 구동 인에이블신호(ENABLE)가 인가되어 상기 레귤레이터(340)가 구동된다. 출력전압(VPP)이 제1 임계값(V1)에 도달하기 전까지 상기 비교부(342)는 하이레벨의 클록 인에이블 신호(CLK_EN)를 출력한다.

상기와 같이 하이레벨의 클록 인에이블 신호(CLK_EN)가 출력되는 구간에서는 플래그신호 생성부(432)에 의하여 로우레벨의 플래그바신호(/FLAG)가 출력되므로, 발진신호(OSC)와 상반된 레벨의 메인 클록 신호(CLK)가 출력된다. 즉, 상기 발진신 호(OSC)와 동일한 주기를 갖는 메인 클록 신호(CLK)가 출력된다.

이와 같이 하이레벨의 클록 인에이블 신호(CLK_EN)가 출력되는 구간에서는 발진신호와 동일한 주기의 메인 클록 신호(CLK)가 출력된다.

(3)T3 구간

다음으로, 상기 메인 클록 신호(CLK)가 상기 클록 구동부(320)에 인가되어 출력전압(VPP)이 지속적으로 상승하여 특정레벨에 도달하면 상기 비교부(342)는 로우레벨의 클록 인에이블 신호(CLK_EN)를 출력한다.

상기 로우레벨의 클록인에이블 신호(CLK_EN)가 출력되는 구간에서는 종래기술의 경우 클록 구동부(320)가 구동하지 않아 펌핑동작이 중단되고, 레귤레이터(340)의 출력전압이 감소하여 특정레벨에 도달하면 다시 하이레벨의 클록인에이블 신호(CLK_EN)가 출력되어 펌핑동작이 다시 시작되었다.

본원 발명에서는 로우레벨의 클록인에이블 신호(CLK_EN)가 출력되는 구간에서 상기와 마찬가지로 클록 구동부(320)를 구동시키지 않으며, 일정시간이 지나 상기 레귤레이터(340)의 출력전압이 감소하여 특정레벨에 도달하게 되는 경우, 상기 클록 구동부(320)의 구동없이 메인 클록 신호(CLK)가 출력될 수 있도록 한다. 즉, 하이레벨의 메인 클록 신호(CLK)가 출력된 후 로우레벨의 메인 클록 신호(CLK)가 일정시간 지속되면 다시 하이레벨의 메인 클록 신호(CLK)가 출력되도록 한다.

이를 위해, 하이레벨의 메인 클록 신호(CLK)가 출력된 후 일정시간 동안 하이레벨의 클록 정지신호(CLK_STOP)가 출력되도록 하여 하이레벨의 플래그바 신 호(/FLAG)가 출력되도록 한다. 그 결과, 로우레벨의 메인 클록 신호(CLK)가 출력된다.

이때, 상기 일정시간은 상기 출력전압(VPP)이 감소하여 제2 임계값(V2)에 도달하는데 걸리는 시간이 된다. 이를 제1 지연시간(도 7의 B 구간)이라 한다. 상기 제1 지연시간은 상기 제2 임계값(V2)에 따라 달라질 수 있으며, 레귤레이터의 출력전압이 사용되는 상태에 따라 달라질 수 있다.

한편, 상기 클록 정지신호(CLK_STOP)가 제1 지연시간 동안 하이레벨을 유지하도록 하는 것은 앞서 설명한 클록 정지 신호 제어부(410)이다.

즉, 다운신호를 조절하여 상기 제1 지연시간 제어부(418)의 저항값을 증가시킬 경우 상기 클록 정지 제어신호(CLK_STOP_CONTROL)가 로우레벨을 유지하는 시간이 증가되어, 상기 클록 정지 신호(CLK_STOP)의 제1 지연시간이 증가하게 된다.

만약, 제1 지연시간을 감소시킬 필요가 있는 경우에는 상기 다운신호를 조절하여 상기 제1 지연시간 제어부(418)의 저항값을 감소시키면 된다.

한편, 상기와 같이 클록 정지 신호(CLK_STOP)에 따라 메인 클록 신호(CLK)의 출력이 정지되고, 제1 지연시간이 경과되면, 상기 레귤레이터의 출력전압이 특정레벨에 도달한 것으로 보고, 하이레벨의 메인 클록 신호(CLK)가 출력되도록 제어한다.

이를 위해, 로우레벨의 메인 클록 신호(CLK)가 출력된 후 일정시간 동안 로우레벨의 클록 정지신호(CLK_STOP)가 출력되도록 하여 로우레벨의 플래그바 신 호(/FLAG)가 출력되도록 한다. 상기 일정시간을 제2 지연시간(도 7의 C 구간)이라 한다. 그 결과, 상기 발진신호(OSC)와 같은 주기를 갖는 메인 클록 신호(CLK)가 제2 지연시간 내에 출력된다. 이때, 상기 제2 지연시간 동안 상기 클록구동부(320)가 구동되어 펌핑동작이 일어나게 된다. 상기 펌핑동작이 일어나는 시간에 따라 출력전압의 레벨이 상이해지며, 그 결과 이후 동작에서의 상기 제1 지연시간에도 영향을 줄 수 있다. 이러한 상황을 고려하여 적절하게 상기 제2 지연시간을 조절하도록 한다.

한편, 상기 클록 정지신호(CLK_STOP)가 제2 지연시간 동안 로우레벨을 유지하도록 하는 것은 앞서 설명한 클록 정지 신호 제어부(410)이다.

즉, 업신호를 조절하여 상기 제2 지연시간 제어부(414)의 저항값을 증가시킬 경우 상기 클록 정지 제어신호(CLK_STOP_CONTROL)가 하이레벨을 유지하는 시간이 증가되어, 상기 클록 정지 신호(CLK_STOP)가 로우레벨을 유지하는 시간이 증가하게 된다.

만약, 상기 클록 정지 신호(CLK_STOP)가 로우레벨을 유지하는 시간을 감소시킬 필요가 있는 경우에는 상기 업신호를 조절하여 상기 제2 지연시간 제어부(414)의 저항값을 감소시키면 된다.

이와 같이 클록정지 제어부(410)는 설정된 제1 지연시간 만큼 하이레벨의 클록정지 신호(CLK_STOP)를 출력하고, 제2 지연시간만큼 로우레벨의 클록 정지 신호(CLK_STOP)를 출력하여, 레귤레이터의 출력전압이 특정레벨에 도달할 때 마다 하 이 레벨의 메인 클록 신호(CLK)가 출력될 수 있도록 한다.

한편, 임계값 도달시간에 따라 상기 업신호와 다운신호가 일정하게 인가되도록 설정하면, 상기 클록정지신호(CLK_STOP)는 거의 주기적으로 레벨이 변하게 된다.

(4) T4 구간

상기 동작이 반복되는 동안 외부 변화에 따라 레귤레이터의 출력전압이 갑자기 하강하여 제3 임계값(V3)에 도달하는 경우에는 상기 레귤레이터의 비교부(342)에 의하여 하이레벨의 클록 인에이블 신호(CLK_EN)가 출력된다. 그에 따라, 상기 구간(T2)에서와 같이 로우레벨의 플래그바 신호(/FLAG)가 출력되어, 로우레벨의 클록 인에이블 신호(CLK_EN)가 출력되기까지는 클록 인에이블 신호(CLK_EN)에 의하여 펌핑동작이 일어나게 된다.

정리하면, 출력전압(VPP)을 특정레벨이상으로 상승시키는 구간에서는 클록 인에이블 신호(CLK_EN)에 의하여 발진신호(OSC)와 동일한 주기의 메인 클록 신호(CLK)가 출력되도록 한다.

그러나 출력전압(VPP)이 일정레벨 이상으로 상승하여 로우 레벨의 클록 인에이블 신호(CLK_EN)가 출력되는 구간에서는 클록 정지신호 제어부(410)를 통하여 클록 정지신호(CLK_STOP)가 제1 지연 시간(B), 제2 지연 시간(C)을 제어하여 임계값 도달시간이 경과할 때마다 일정시간 동안 메인 클록 신호(CLK)가 출력되도록 한다.

도 6은 본원 발명의 일 실시예에 따른 클록 정지 신호 제어부의 상세 구성을 도시한 회로도이다.

도 7은 본원 발명의 일 실시예에 따른 리플 제어기의 동작을 설명하기 위한 타이밍도이다.

<도면의 주요 부분에 대한 설명>

300: 고전압 발생장치 310: 발진기

320: 클록 구동부 330: 차지 펌프

340: 레귤레이터 350: 리플 제어기

410: 클록 정지 신호 제어부 420: 클록 정지신호 생성부

430: 클록 신호 생성부

Claims

활성화된 클록 인에이블 신호에 의하여 메인 클록신호를 출력시켜 차지펌프의 출력전압을 상승시키는 단계와,

상기 출력전압이 제1 임계값에 도달하여 비활성화된 클록 인에이블 신호가 출력되는 단계와,

상기 출력전압이 감소하여 제2 임계값에 도달할 때까지 제1 레벨의 클록 정지 신호를 제1 지연시간만큼 출력시켜 로우레벨의 메인 클록신호를 출력시키는 단계와,

상기 출력전압이 제2 임계값에 도달하면 제2 레벨의 클록 정지신호를 제2 지연시간만큼 출력시켜 메인 클록신호를 출력시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생방법.
제1항에 있어서, 상기 차지 펌프의 출력전압을 상승시키는 단계는 상기 메인 클록신호를 지연시켜 상반된 레벨의 제1 및 제2 클록 신호를 생성시키는 단계와,

상기 제1 및 제2 클록 신호에 따라 차지펌핑 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생방법.
제1항에 있어서, 상기 메인 클록신호를 출력시키는 단계는 상기 메인 클록신호를 지연시켜 상반된 레벨의 제1 및 제2 클록 신호를 생성시키는 단계와,

상기 제1 및 제2 클록 신호에 따라 차지펌핑 동작을 수행하여 출력전압을 상승시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생방법.
제1항에 있어서, 상기 출력전압이 감소하여 제3 임계값에 도달하면 상기 활성화된 클록 인에이블 신호가 출력되는 단계와,

상기 활성화된 클록 인에이블 신호에 의하여 메인 클록신호를 출력시켜 차지펌프의 출력전압을 상승시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생방법.
제1항에 있어서, 상기 메인 클록신호를 출력시키는 단계에 따라 상기 출력전압이 상승하면 상기 제1 레벨의 클록 정지 신호를 제1 지연시간만큼 출력시켜 로우레벨의 메인 클록신호를 출력시키는 단계를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생방법.
메인 클록 신호를 지연시켜 상반된 레벨의 제1 및 제2 클록 신호를 생성하는 클록 구동부와,

상기 제1 및 제2 클록 신호에 따라 펌핑 동작을 실시하여 소정의 출력전압을 출력하는 차지 펌프와,

상기 출력전압을 일정레벨로 안정화시키는 레귤레이터와,

비활성화된 클록 인에이블 신호 인가시에 상기 출력전압이 감소하여 제2 임 계값에 도달할 때까지 제1 레벨의 클록 정지 신호를 제1 지연시간만큼 출력시켜 로우레벨의 메인 클록신호를 출력시키고, 상기 출력전압이 제2 임계값에 도달하면 제2 레벨의 클록 정지신호를 제2 지연시간만큼 출력시켜 메인 클록신호를 출력시키는 리플 제어기를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생장치.
제6항에 있어서, 상기 리플 제어기는 상기 클록 정지신호의 제1 지연시간 또는 제2 지연시간을 조절하는 클록 정지신호 제어부와,

클록 인에이블 신호 및 상기 클록 정지신호의 레벨에 따라 발진신호와 같은 주기의 클록 신호를 출력하는 클록신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생장치.
제7항에 있어서, 상기 클록 정지신호 제어부는 클록 정지 신호에 따라 전원 전압을 공급하는 전원 전압공급부와,

클록 정지 신호에 따라 접지 전압을 공급하는 접지 전압 공급부와,

상기 제1 지연시간의 길이를 조절하는 제1 지연시간 제어부와,

상기 제2 지연시간의 길이를 조절하는 제2 지연시간 제어부와,

상기 제1 지연시간 제어부와 제2 지연시간 제어부의 접속노드에 병렬접속된 커패시터와,

상기 접속노드에 인가되는 전압을 반전시켜 클록 정지 제어 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생장치.
제7항에 있어서, 상기 클록 신호 생성부는 상기 클록 정지신호와 클록 인에이블바신호를 논리조합하여 플래그바신호를 생성하는 플래그신호 생성부와,

상기 플래그바신호와 발진신호를 부정논리합하여 메인 클록 신호를 출력하는 클록신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생장치.