KR100965082B1 - 레귤레이션 회로 - Google Patents

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Abstract

본 발명은 레귤레이션 회로에 관한 것으로, 제 1 제어 신호에 따라 클럭 신호를 발생하되, 상기 제 1 제어 신호의 레벨이 증가할수록 주기가 증가하는 상기 클럭 신호를 발생시키기 위한 오실레이터; 제 2 제어 신호에 따라 상기 클럭 신호를 지연시켜 레벨이 다른 두 클럭 신호를 발생시키기 위한 클럭 드라이버; 상기 클럭 드라이버로부터의 두 클럭 신호에 따라 펌핑 동작을 실시하여 소정의 펌핑 전압을 출력하기 위한 펌핑 회로; 상기 펌핑 회로의 상기 펌핑 전압이 증가함에 따라 증가하는 제 1 제어 신호를 출력하여 상기 오실레이터를 제어하고, 소정의 출력 전압을 생성하기 위한 전압 분배기; 및 상기 전압 분배기의 상기 출력 전압을 기준 전압과 비교하여 상기 클럭 드라이버를 제어하기 위한 상기 제 2 제어 신호를 출력하기 위한 비교기를 포함하여 펌핑 회로의 출력 전압이 상승함에 따라 오실레이터의 클럭 신호의 주기를 증가시켜 출력함으로써 회로 구성은 간단하게 유지하면서도 펌핑 회로의 펌핑 전압이 안정화되었을 때 펌프 구동으로 인해 회로가 소비하는 동작 전류를 크게 줄일 수 있는 레귤레이션 회로가 제시된다.
레귤레이션, 오실레이터, 클럭 주기 변화, 펌핑 전압

Description

레귤레이션 회로{Regulation circuit}
도 1은 본 발명의 일 실시 예에 따른 레귤레이션 회로의 구성도.
도 2는 본 발명의 일 실시 예에 따른 레귤레이션 회로를 구성하는 오실레이터의 일 실시 예를 설명하기 위한 회로도.
도 3은 본 발명의 일 실시 예에 따른 레귤레이션 회로를 구성하는 오실레이터의 다른 실시 예를 설명하기 위한 회로도.
도 4는 본 발명의 일 실시 예에 따른 레귤레이션 회로를 구성하는 클럭 드라이버의 실시 예를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 오실레이터 20 : 클럭 드라이버
30 : 펌핑 회로 40 : 전압 분배기
50 : 비교기
본 발명은 레귤레이션 회로에 관한 것으로, 특히 펌핑 회로의 펌핑 전압이 상승함에 따라 오실레이터의 클럭 신호의 주기를 증가시켜 출력함으로써 동작 전류를 크게 줄일 수 있는 레귤레이션 회로에 관한 것이다.
메모리, IC 칩 내부에는 전원 전압 이상의 전압을 필요로 하는 회로들이 존재한다. 전원 전압 이상의 전압은 대부분의 경우 펌핑 회로를 이용하여 생성하고, 펌핑 회로는 오실레이터에 의해 발생된 클럭 신호에 따라 구동된다. 이러한 펌핑 회로의 출력 전압을 일정하게 유지하기 위해 레귤레이션 회로를 필요로 한다.
일반적인 펌핑 전압 레귤레이션 방법의 하나로 펌핑 회로의 출력 전압과 기준 전압을 비교하여 출력 전압이 기준 전압보다 낮으면 오실레이터에 의해 클럭 신호가 생성되어 펌핑 회로를 구동시키고, 레귤레이터의 출력 전압이 기준 전압보다 높으면 클럭 신호의 생성을 차단하는 방식을 이용하고 있다. 따라서, 펌핑 회로의 출력이 기준 전압에 근접했을 때에도 펌핑 회로의 구동 능력은 동일하기 때문에 펌핑 회로가 온(on)/오프(off)될 때 기준 전압 근처에서 출력 전압의 리플(ripple)이 심하게 되고, 전류 소모도 많다는 문제가 있다.
이러한 문제를 해결하기 위해 기준 전압을 두개 이상으로 설정하고, 출력 전압이 제 1 기준 전압에 근접했을 때 오실레이터의 출력 주기를 일정 정도로 증가시키거나 펌핑 회로의 구동 펌프의 수를 줄여 펌프 구동 능력을 감소시켜 제 2 기준 전압에서의 잡음과 전류 소모를 줄이는 방식을 따르고 있다. 그러나, 이 경우는 레벨 검출기(level detector)가 기준 전압 갯수 만큼 필요하여 회로의 면적이 커지게 되어 주기 전환이 불연속적으로 이루어지기 때문에 오동작의 가능성 또한 존재한다는 문제가 있다.
본 발명의 목적은 회로가 차지하는 면적을 줄이는 동시에 전류 소모를 줄일 수 있는 레귤레이션 회로를 제공하는데 있다.
본 발명의 다른 목적은 펌핑 회로의 펌핑 전압이 증가할수록 오실레이터의 클럭 신호의 주기를 증가시켜 펌핑 회로의 출력 전압이 안정화되었을 때 펌프 구동으로 인해 소비하는 동작 전류를 줄일 수 있는 레귤레이션 회로를 제공하는데 있다.
본 발명의 일 실시 예에 따른 레귤레이션 회로는 제 1 제어 신호에 따라 클럭 신호를 발생하되, 상기 제 1 제어 신호의 레벨이 증가할수록 주기가 증가하는 상기 클럭 신호를 발생시키기 위한 오실레이터; 제 2 제어 신호에 따라 상기 클럭 신호를 지연시켜 레벨이 다른 두 클럭 신호를 발생시키기 위한 클럭 드라이버; 상기 클럭 드라이버로부터의 두 클럭 신호에 따라 펌핑 동작을 실시하여 소정의 펌핑 전압을 출력하기 위한 펌핑 회로; 상기 펌핑 회로의 상기 펌핑 전압이 증가함에 따 라 증가하는 제 1 제어 신호를 출력하여 상기 오실레이터를 제어하고, 소정의 출력 전압을 생성하기 위한 전압 분배기; 및 상기 전압 분배기의 상기 출력 전압을 기준 전압과 비교하여 상기 클럭 드라이버를 제어하기 위한 상기 제 2 제어 신호를 출력하기 위한 비교기를 포함한다.
상기 오실레이터는 전원 전압에 따라 제 1 및 제 2 바이어스를 각각 발생시키기 위한 제 1 및 제 2 전압 발생기; 상기 제 1 제어 신호에 따라 상기 제 2 바이어스를 조절하기 위한 전압 조절기; 및 상기 제 1 및 제 2 바이어스에 따라 클럭 신호를 발생시키되, 상기 제 2 바이어스에 따라 주기가 변화되는 클럭 신호를 발생시키기 위한 오실레이팅부를 포함한다.
상기 전압 조절기는 상기 제 2 바이어스 단자와 접지 단자 사이에 접속되어 상기 제 1 제어 신호에 따라 구동되는 NMOS 트랜지스터를 포함하며, 상기 제 1 제어 신호가 상기 NMOS 트랜지스터의 문턱 전압 보다 높아질수록 상기 제 2 바이어스를 낮아지게 한다.
상기 오실레이팅부는 다수의 인버터; 상기 전원 단자와 상기 인버터의 풀업 소자 사이에 접속되어 상기 제 1 바이어스에 따라 구동되는 다수의 풀업 트랜지스터; 상기 인버터의 풀다운 소자와 접지 단자 사이에 접속되어 상기 제 2 바이어스에 따라 구동되는 다수의 풀다운 트랜지스터를 포함하되, 상기 인버터의 출력은 다음 인버터의 입력이 되고, 최종 인버터의 출력은 오실레이터의 출력이 되는 동시에 가장 앞단의 인버터로 입력된다.
상기 오실레이터는 전원 전압에 따라 기준 전압을 발생시키기 위한 전압 발생기; 상기 제 1 제어 신호에 따라 상기 기준 전압을 조절하기 위한 전압 조절기; 및 상기 기준 전압과 제 1 및 제 2 입력 신호를 비교하고, 그 결과에 따른 데이터를 래치한 후 상기 제 1 및 제 2 입력 신호로 피드백하여 상기 기준 전압의 변화에 따라 주기가 변화되는 클럭 신호를 발생시키기 위한 오실레이팅부를 포함한다.
상기 전압 조절기는 상기 기준 전압 단자와 접지 단자 사이에 접속되어 상기 제 1 제어 신호에 따라 구동되는 NMOS 트랜지스터를 포함하며, 상기 제 1 제어 신호가 상기 NMOS 트랜지스터의 문턱 전압 이상으로 인가될 경우 상기 기준 전압을 조절한다.
상기 오실레이팅부는 상기 제 1 입력 신호의 반전 신호와 상기 기준 전압을 비교하기 위한 제 1 비교기; 상기 제 2 입력 신호의 반전 신호와 상기 기준 전압을 비교하기 위한 제 2 비교기; 상기 제 1 및 제 2 비교기의 출력 신호를 각각 반전시키기 위한 제 1 및 제 2 인버터; 상기 제 1 및 제 2 인버터의 출력 신호를 래치하고 출력하여 상기 제 1 및 제 2 입력 신호로 피드백하기 위한 래치; 및 상기 래치의 출력 신호를 반전시켜 클럭 신호를 출력하기 위한 인버터를 포함한다.
상기 클럭 드라이버는 상기 비교기의 출력 신호에 따라 상기 오실레이터의 클럭 신호를 전달하기 위한 논리부; 상기 논리부의 출력 신호를 지연시켜 지연시키기 위한 지연부; 및 상기 논리부의 출력 신호를 반전 지연시키기 위한 반전 지연부를 포함한다.
상기 논리부는 상기 비교기의 출력 신호 및 상기 오실레이터의 출력 신호를 논리 조합하기 위한 NAND 게이트; 및 상기 NAND 게이트의 출력 신호를 반전시키기 위한 인버터를 포함한다.
상기 전압 분배기는 제 1 및 제 2 저항을 포함하여 직렬로 연결된 다수의 저항을 포함하여 상기 펌핑 전압을 분배하며, 다수의 저항 전체와 상기 제 1 저항의 비에 따라 상기 제 1 제어 신호를 생성하고, 상기 다수의 저항 전체와 상기 제 1 및 제 2 저항의 비에 따라 상기 출력 전압을 생성한다.
상기 비교기는 상기 기준 전압과 상기 전압 분배기의 상기 출력 전압을 비교하여 상기 기준 전압이 상기 출력 전압보다 클 경우 하이 레벨의 상기 제 2 제어 신호를 출력하고, 상기 기준 전압이 상기 출력 전압보다 작을 경우 로우 레벨의 상기 제 2 출력 신호를 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 레귤레이션 회로의 구성도이다.
오실레이터(10)는 전압 분배기(40)의 제 1 출력 신호(OSC)에 따라 주기가 변화되는 클럭 신호(CLK)를 생성하는데, 제 1 출력 신호(OSC)의 레벨이 증가할수록 주기가 증가하는 클럭 신호(CLK)를 생성한다.
클럭 드라이버(20)는 비교기(50)의 출력 신호(S1)에 따라 오실레이터(10)로부터 출력된 클럭 신호(CLK)를 지연시켜 레벨이 다른 두 클럭 신호(CLK 및 CLKb)를 출력한다.
펌핑 회로(30)는 클럭 드라이버(20)로부터 출력된 레벨이 다른 두 클럭 신호(CLK 및 CLKb)에 따라 펌핑 동작을 실시하여 소정의 펌핑 전압(Vpp)을 출력한다.
전압 분배기(40)는 직렬로 연결된 다수의 저항(R1 내지 R3)을 포함하며, 이들 저항의 비에 따라 다수의 출력 신호를 출력하는데, 다수의 저항(R1 내지 R3)과 저항(R1)의 비에 따라 제 1 출력 신호(OSC)를 출력하고, 다수의 저항(R1 내지 R3)과 저항(R1 및 R2)의 비에 따라 제 2 출력 신호(OUT)를 출력한다.
비교기(50)는 기준 전압(Vref)과 전압 분배기(40)의 제 2 출력 신호(OUT)를 비교하여 기준 전압(Vref)이 제 2 출력 신호(OUT)보다 클 경우 하이 레벨의 출력 신호(S1)를 출력하고, 기준 전압(Vref)이 제 2 출력 신호(OUT)보다 작을 경우 로우 레벨의 출력 신호(S1)를 출력한다. 비교기(50)의 출력 신호(S1)에 따라 클럭 드라이버(20)가 제어된다.
도 2는 본 발명의 일 실시 예에 따른 레귤레이션 회로를 구성하는 오실레이터의 일 실시 예를 나타낸 것으로, 전압 제어 오실레이터(Voltage Controlled Oscillator; VCO)를 나타낸 것이다.
바이어싱 회로(100)는 제 1 전압 발생기(110)에 의해 제 1 바이어스(BIAS1)을 생성하고, 제 2 전압 발생기(120)에 의해 제 2 바이어스(BIAS2)를 생성한다. 제 1 전압 발생기(110)는 제 2 노드(Q102)에 인가된 전원 전압(Vcc)이 PMOS 트랜지스터(P101)와 NMOS 트랜지스터(N103)의 비에 의해 조절되어 제 1 바이어스(BIAS1)를 생성한다. 그리고, 제 2 전압 발생기(120)는 제 1 노드(Q101)에 인가된 전원 전압(Vcc)이 저항(R101)과 NMOS 트랜지스터(N101)의 비에 의해 조절되어 제 2 바이어스(BIAS2)를 생성한다. 그런데, 제 2 바이어스(BIAS2)는 전압 분배기(40)의 제 1 출 력 신호(OSC)에 따라 구동되는 NMOS 트랜지스터(N102)로 구성된 전압 조절기(130)에 의해 조절된다.
오실레이팅부(200)는 다수의 인버터(I201 내지 I20n)로 구성되는데, 제 1 및 제 2 바이어스(BIAS1 및 BIAS2)에 의해 구동되어 연속적인 펄스를 출력하며, 전원 단자(Vcc)와 인버터(I201 내지 I20n)의 풀업 소자 사이에는 제 1 바이어스(BIAS1)에 의해 구동되는 PMOS 트랜지스터(P201 내지 P20n)가 각각 접속되고, 인버터(I201 내지 I20n)의 풀다운 소자와 접지 단자(Vss) 사이에는 제 2 바이어스(BIAS2)에 의해 구동되는 NMOS 트랜지스터(N201 내지 N20n)가 각각 접속되어 이들을 이용하여 인버터(I201 내지 I20n)의 동작에 필요한 전류를 조절한다. 한편, 오실레이팅부(200)를 구성하는 인버터(I201 내지 I20n)는 전단의 출력이 다음단의 입력이 되며, 최종단의 출력은 오실레이터의 출력 신호(CLK)가 되는 동시에 가장 앞단에 입력이 된다.
상기와 같이 구성되는 오실레이터는 제 2 전압 발생기(120)에 의해 생성된 제 2 바이어스(BIAS2)가 전압 분배기(40)의 제 1 출력 신호(OSC)에 따라 구동되는 전압 조절기(130)에 의해 조절되도록 구성된다. 따라서, 전압 분배기(40)의 제 1 출력 신호(OSC)가 전압 조절기(130)의 NMOS 트랜지스터(N102)의 문턱 전압 이하일 경우에는 클럭 신호(CLK)는 기본 설정된 주기로 출력된다. 그러나, 전압 분배기(40)의 제 1 출력 신호(OSC)가 전압 조절기(130)의 NMOS 트랜지스터(N102)의 문턱 전압 이상이 되면 제 1 출력 신호(OSC)가 커질수록 제 2 바이어스(BIAS2)의 준위가 감소하게 되고, 그 결과 각 인버터(I201 내지 I20n)에 흐르는 전류가 감소하게 되어 클럭 신호(CLK)의 주기는 기본 설정 주기보다 증가되어 출력된다.
도 3은 본 발명의 일 실시 예에 따른 레귤레이션 회로를 구성하는 오실레이터의 다른 실시 예를 나타낸 것으로, SR 래치형 오실레이터를 나타낸 것이다.
기준 전압 발생부(310)는 제 1 노드(Q301)에 인가된 전원 전압(Vcc)이 저항(R301)과 NMOS 트랜지스터(N301)의 비에 의해 조절되어 기준 전압(REF)을 발생시키고, 기준 전압(REF)은 전압 분배기(400)의 제 1 출력 신호(OSC)에 따라 구동되는 NMOS 트랜지스터(N302)로 구성된 전압 조절기(320)에 의해 조절된다.
인버터(I301)는 입력 신호(AA)를 반전시켜 제 2 노드(Q302)의 전위를 결정하는데, 제 2 노드(Q302)의 전위는 제 1 입력 신호(AA)가 하이 상태로 입력될 경우 저항(R302)과 캐패시터(C301)에 의한 RC 지연에 따라 천이되는 시간이 결정된다. 비교기(301)는 제 2 노드(Q302)의 전위와 기준 전압(REF)을 비교하는데, 제 2 노드(Q302)의 전위가 기준 전압(REF)보다 낮아지면 비교기(301)의 출력이 하이 상태가 된다. 하이 상태의 비교기(301)의 출력은 인버터(I303)를 통해 로우 상태로 반전되고, 제 1 NAND 게이트(303)는 인버터(I303)의 출력 신호를 입력하여 하이 상태의 신호(BB)를 출력하고, 이 신호는 인버터(I305)에 의해 반전되어 로우 상태의 클럭 신호(CLK)로 출력된다. 제 1 NAND 게이트(303)의 출력 신호(BB)는 피드백되어 인버터(I303)의 제 2 입력 신호(BB)가 된다.
한편, 인버터(I302)는 제 2 입력 신호(BB)를 반전시켜 제 3 노드(Q303)의 전 위를 결정하는데, 제 3 노드(Q303)의 전위는 제 2 입력 신호(BB)가 하이 상태로 입력될 경우 저항(R303)과 캐패시터(C302)에 의한 RC 지연에 따라 천이되는 시간이 결정된다. 비교기(302)는 제 3 노드(Q303)의 전위와 기준 전압(REF)을 비교하는데, 제 3 노드(Q303)의 전위가 기준 전압(REF)보다 낮아지면 비교기(302)의 출력이 하이 상태가 된다. 하이 상태의 비교기(302)의 출력 신호는 인버터(I304)를 통해 로우 상태로 반전되고, 제 2 NAND 게이트(304)는 인버터(I304)의 출력 신호를 입력하여 하이 상태의 신호(AA)를 출력하고, 이 신호는 제 1 NAND 게이트(303)에 입력되는 동시에 인버터(I301)의 제 1 입력 신호(AA)가 된다. 제 1 NAND 게이트(303)는 하이 상태의 신호(AA)를 입력하면 로우 상태의 신호(BB)를 출력하고, 이 신호는 제 2 입력 신호(BB)가 되는 동시에 인버터(I305)에 의해 하이 상태로 반전되어 클럭 신호(CLK)로 출력된다.
상기와 같은 동작으로 클럭 신호(CLK)를 생성하는데, 기준 전압(REF)에 따라 클럭 신호(CLK)의 주기가 달라진다. 즉, 기준 전압(REF)이 낮아지거나 높아지면 피드백이 빨라지거나 늦어지게 되어 클럭 신호(CLK)의 주기가 빨라지거나 늦어지게 된다.
따라서, 전압 분배기(40)의 제 1 출력 신호(OSC)가 전압 조절기(320)의 NMOS 트랜지스터(N302)의 문턱 전압 이하일 경우에는 클럭 신호(CLK)는 기본 설정된 주기로 출력된다. 그러나, 전압 분배기(40)의 제 1 출력 신호(OSC)가 전압 조절기(320)의 NMOS 트랜지스터(N302)의 문턱 전압 이상이 되면 기준 전압(REF)이 낮아져 제 1 및 제 2 입력 신호(AA 및 BB)의 피드백이 빨라지게 되고, 그 결과 클럭 신호 (CLK)는 기본 설정 주기보다 증가되어 출력된다.
도 4는 본 발명의 일 실시 예에 따른 레귤레이션 회로를 구성하는 클럭 드라이버의 일 실시 예에 따른 회로도이다.
NAND 게이트(401)는 비교기의 출력 신호(S1)에 따라 오실레이터로부터의 클럭 신호(CLK)를 반전시킨다. 인버터(402)는 NAND 게이트(401)의 출력 신호를 반전시킨다. 따라서, NAND 게이트(401) 및 인버터(402)에 의해 비교기의 출력 신호(S1)에 따라 오실레이터로부터의 클럭 신호(CLK)를 전달한다. 인버터(402)의 출력 신호는 다수의 인버터로 구성된 지연부(403)에 의해 지연되어 클럭 신호(CLK)로 출력되고, 다수의 인버터로 구성된 반전 지연부(404)에 의해 반전 지연되어 클럭 신호(CLKb)로 출력된다. 여기서, 지연부(403)는 짝수개의 인버터로 구성되고, 반전 지연부(404)는 홀수개의 인버터로 구성된다.
상술한 바와 같이 본 발명에 의하면, 펌핑 회로의 출력 전압이 상승함에 따라 오실레이터의 클럭 신호의 주기를 증가시켜 출력함으로써 회로 구성은 간단하게 유지하면서도 펌핑 회로의 펌핑 전압이 안정화되었을 때 펌프 구동으로 인해 회로가 소비하는 동작 전류를 크게 줄일 수 있어 저전력 소자에 이용이 가능해진다.

Claims (11)

  1. 제 1 제어 신호에 따라 클럭 신호를 발생하되, 상기 제 1 제어 신호의 레벨이 증가할수록 주기가 증가하는 상기 클럭 신호를 발생시키기 위한 오실레이터;
    제 2 제어 신호에 따라 상기 클럭 신호를 지연시켜 레벨이 다른 두 클럭 신호를 발생시키기 위한 클럭 드라이버;
    상기 클럭 드라이버로부터의 두 클럭 신호에 따라 펌핑 동작을 실시하여 소정의 펌핑 전압을 출력하기 위한 펌핑 회로;
    상기 펌핑 회로의 상기 펌핑 전압이 증가함에 따라 증가하는 제 1 제어 신호를 출력하여 상기 오실레이터를 제어하고, 소정의 출력 전압을 생성하기 위한 전압 분배기; 및
    상기 전압 분배기의 상기 출력 전압을 기준 전압과 비교하여 상기 클럭 드라이버를 제어하기 위한 상기 제 2 제어 신호를 출력하기 위한 비교기를 포함하는 레귤레이션 회로.
  2. 제 1 항에 있어서, 상기 오실레이터는 전원 전압에 따라 제 1 및 제 2 바이어스를 각각 발생시키기 위한 제 1 및 제 2 전압 발생기;
    상기 제 1 제어 신호에 따라 상기 제 2 바이어스를 조절하기 위한 전압 조절기; 및
    상기 제 1 및 제 2 바이어스에 따라 클럭 신호를 발생시키되, 상기 제 2 바이어스에 따라 주기가 변화되는 클럭 신호를 발생시키기 위한 오실레이팅부를 포함하는 레귤레이션 회로.
  3. 제 2 항에 있어서, 상기 전압 조절기는 상기 제 2 바이어스 단자와 접지 단자 사이에 접속되어 상기 제 1 제어 신호에 따라 구동되는 NMOS 트랜지스터를 포함하며, 상기 제 1 제어 신호가 상기 NMOS 트랜지스터의 문턱 전압 보다 높아질수록 상기 제 2 바이어스를 낮아지게 하는 레귤레이션 회로.
  4. 제 2 항에 있어서, 상기 오실레이팅부는 다수의 인버터;
    상기 전원 단자와 상기 인버터의 풀업 소자 사이에 접속되어 상기 제 1 바이어스에 따라 구동되는 다수의 풀업 트랜지스터;
    상기 인버터의 풀다운 소자와 접지 단자 사이에 접속되어 상기 제 2 바이어스에 따라 구동되는 다수의 풀다운 트랜지스터를 포함하되, 상기 인버터의 출력은 다음 인버터의 입력이 되고, 최종 인버터의 출력은 오실레이터의 출력이 되는 동시에 가장 앞단의 인버터로 입력되는 레귤레이션 회로.
  5. 제 1 항에 있어서, 상기 오실레이터는 전원 전압에 따라 기준 전압을 발생시키기 위한 전압 발생기;
    상기 제 1 제어 신호에 따라 상기 기준 전압을 조절하기 위한 전압 조절기; 및
    상기 기준 전압과 제 1 및 제 2 입력 신호를 비교하고, 그 결과에 따른 데이터를 래치한 후 상기 제 1 및 제 2 입력 신호로 피드백하여 상기 기준 전압의 변화에 따라 주기가 변화되는 클럭 신호를 발생시키기 위한 오실레이팅부를 포함하는 레귤레이션 회로.
  6. 제 5 항에 있어서, 상기 전압 조절기는 상기 기준 전압 단자와 접지 단자 사이에 접속되어 상기 제 1 제어 신호에 따라 구동되는 NMOS 트랜지스터를 포함하며, 상기 제 1 제어 신호가 상기 NMOS 트랜지스터의 문턱 전압 이상으로 인가될 경우 상기 기준 전압을 조절하는 레귤레이션 회로.
  7. 제 5 항에 있어서, 상기 오실레이팅부는 상기 제 1 입력 신호의 반전 신호와 상기 기준 전압을 비교하기 위한 제 1 비교기;
    상기 제 2 입력 신호의 반전 신호와 상기 기준 전압을 비교하기 위한 제 2 비교기;
    상기 제 1 및 제 2 비교기의 출력 신호를 각각 반전시키기 위한 제 1 및 제 2 인버터;
    상기 제 1 및 제 2 인버터의 출력 신호를 래치하고 출력하여 상기 제 1 및 제 2 입력 신호로 피드백하기 위한 래치; 및
    상기 래치의 출력 신호를 반전시켜 클럭 신호를 출력하기 위한 인버터를 포함하는 레귤레이션 회로.
  8. 제 1 항에 있어서, 상기 클럭 드라이버는 상기 비교기의 출력 신호에 따라 상기 오실레이터의 클럭 신호를 전달하기 위한 논리부;
    상기 논리부의 출력 신호를 지연시켜 지연시키기 위한 지연부; 및
    상기 논리부의 출력 신호를 반전 지연시키기 위한 반전 지연부를 포함하는 레귤레이션 회로.
  9. 제 8 항에 있어서, 상기 논리부는 상기 비교기의 출력 신호 및 상기 오실레이터의 출력 신호를 논리 조합하기 위한 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전시키기 위한 인버터를 포함하는 레귤레이션 회로.
  10. 제 1 항에 있어서, 상기 전압 분배기는 제 1 및 제 2 저항을 포함하여 직렬로 연결된 다수의 저항을 포함하여 상기 펌핑 전압을 분배하며, 다수의 저항 전체와 상기 제 1 저항의 비에 따라 상기 제 1 제어 신호를 생성하고, 상기 다수의 저항 전체와 상기 제 1 및 제 2 저항의 비에 따라 상기 출력 전압을 생성하는 레귤레이션 회로.
  11. 제 1 항에 있어서, 상기 비교기는 상기 기준 전압과 상기 전압 분배기의 상기 출력 전압을 비교하여 상기 기준 전압이 상기 출력 전압보다 클 경우 하이 레벨의 상기 제 2 제어 신호를 출력하고, 상기 기준 전압이 상기 출력 전압보다 작을 경우 로우 레벨의 상기 제 2 출력 신호를 출력하는 레귤레이션 회로.
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