CN113541606A - 振荡电路以及半导体集成电路 - Google Patents

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CN113541606A CN202110386825.1A CN202110386825A CN113541606A CN 113541606 A CN113541606 A CN 113541606A CN 202110386825 A CN202110386825 A CN 202110386825A CN 113541606 A CN113541606 A CN 113541606A
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中谷真史
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Abstract

本发明提供一种振荡电路以及半导体集成电路，能够抑制由于定电流电路的异常所引起的时钟信号的频率的上限。本发明的振荡电路包含定电流电路、振荡器以及电流限制电路。定电流电路根据电源电压而产生第1输出电流。电流限制电路接收第1输出电流及产生第2输出电流，且在电源电压下降到低于定电流电路的运作保证范围的下限时，限制第2输出电流的上限。振荡器根据第2输出电流而产生时钟信号。通过限制第2输出电流的上限，可限制时钟信号的最大频率。

Description

振荡电路以及半导体集成电路
技术领域
本发明是关于振荡电路，特别是关于使用定电流电路的振荡电路。
背景技术
现有技术已提到多种定电流电路的技术或应用。例如日本专利特开2005-234890号公报揭示了将电流镜电路用于定电流电路。日本专利特开2013-97751号公报公开了不依存电源电压且输出恒定电流的定电流电路。此外，日本专利特开2017-69825号公报揭示了使用定电流电路(V/I转换电路)的振荡电路。
图1表示既有的定电流电路10，其包含：运算放大器OP、PMOS晶体管PMOS1、PMOS2以及可变电阻RT。PMOS晶体管PMOS1及可变电阻RT之间具有节点N。运算放大器OP的反相输入端子(-)接收基准电压VREF，非反相输入端子(+)接收节点N的电压VN。晶体管PMOS1与可变电阻RT串联在电源电压VDD与接地电位GND之间，晶体管PMOS1的栅极与运算放大器OP的输出连接。可变电阻RT被配置以相应于电路元件的公差等而微调其电阻值。运算放大器OP控制晶体管PMOS1的栅极电压，使得节点N的电压VN与基准电压VREF相等(VN＝VREF)。换言之，运算放大器OP作为单位增益缓冲器来运作。因此，流通于晶体管PMOS1的基准电流，以IREF＝VREF/RT表示，基准电流IREF成为不依存电源电压的变动的定电流。另外，运算放大器OP的输出还可耦接至与晶体管PMOS1构成电流镜电路的晶体管PMOS2的栅极。由此，晶体管PMOS2可产生与流通于晶体管PMOS1的电流IREF相应的输出电流IMIRROR，且将所述输出电流IMIRROR提供给负载。
图2表示利用图1所示的定电流电路10的振荡电路的一例。振荡器20包含一对的延迟电路22、24及正反器电路26。定电流电路10的P型晶体管PMOS2(绘示于图3中的(A)中)提供输出电流IMIRROR给延迟电路22、24的第一输入端。延迟电路22、24的输出OUT1、OUT2分别与正反器电路26的输入S、R连接。正反器电路26的输出Q、
Figure BDA0003015408260000011
分别与延迟电路22、24的第二输入端连接，且在输出Q产生时钟信号CLK(clock signal)。其中，输出
Figure BDA0003015408260000021
为输出Q的反相。
图3中的(A)表示延迟电路22的构成，图3中的(B)、(C)、(D)分别为延迟电路22的输入IN、节点N3及输出OUT1上的电压对应时间的运作波形。延迟电路22包含N型晶体管NMOS1、电容器C以及比较器CMP。定电流电路10的P型晶体管PMOS2与延迟电路22的N型晶体管NMOS1串联在电源电压VDD与接地电位GND之间。定电流电路10的晶体管PMOS2所产生的输出电流IMIRROR被提供给位于晶体管PMOS2与晶体管NMOS1之间的节点N3。电容器C及比较器CMP耦接至节点N3。详细而言，比较器CMP的反相输入端子(-)接收基准电压VREF，非反相输入端子(+)接收节点N3的电压。比较器CMP被配置以比较节点N3的电压与基准电压VREF，当节点N3的电压小于或等于基准电压VREF时，比较器CMP输出L位准，当节点N3的电压大于基准电压VREF时，比较器CMP输出H位准。比较器CMP的输出OUT1与正反器电路26的输入S连接；正反器电路26的输出Q作为输入IN，施加于晶体管NMOS1的栅极。延迟电路24亦为相同的构成。
详细而言，在时间t1～t4的期间，正反器电路26的输出Q为L位准(即输入IN为L位准)，在这段期间，晶体管NMOS1关闭，电容器C透过晶体管PMOS2与电源电压VDD连接，换言之，电容器C在时间t1～t4的期间被充电。
时间t1开始前，输入IN为H位准，使晶体管NMOS1为导通状态，因此透过导通的晶体管NMOS1，节点N3的电压朝向接地电位GND放电。此时，透过运算放大器OP的输出电压Vg而流通于晶体管PMOS2的电流小于能够流通于晶体管NMOS1的电流，因此，节点N3的电位几乎变得与接地电位GND相等，电容器C未被充电。在时间t1，当晶体管NMOS1一关闭，则电荷会从电源电压VDD透过晶体管PMOS2对电容器C充电。充电速度与流通于晶体管PMOS2的输出电流IMIRROR依存。
当电容器C被充电且节点N3的电压变得大于基准电压VREF时，比较器CMP的输出OUT1变成H位准。之后，因为正反器电路26接收来自比较器CMP的H位准的输出OUT1，正反器电路26的输出Q(即输入IN)在时间t4开始朝向H位准变化，使得晶体管NMOS1导通，电容器C开始放电。当节点N3的电压变得比基准电压VREF还低时，比较器CMP的输出OUT1变成L位准。此外，自时间t4开始，因为正反器电路26输出
Figure BDA0003015408260000022
开始朝向L位准变化，使得另一延迟电路24的输入IN朝向L位准变化，进而使延迟电路24的电容器C开始被充电。如此一来，透过相互连接正反器电路26的延迟电路22、24所产生的振荡，从正反器电路26的输出Q产生时钟信号CLK。
在定电流电路10中，假如电源电压VDD下降到很接近基准电压VREF，则做为运算放大器OP的输出驱动器的晶体管PMOS1，将变得无法在饱和区运作，使得运算放大器OP的输出电压Vg变得非常地低。这样一来，晶体管PMOS2同样也变得无法持续在饱和区运作，而有可能产生与电流镜比无关，且明显大于晶体管PMOS1的基准电流IREF的输出电流IMIRROR。
图3中的(C)的输出电流IMIRROR_L(虚线)表示出当输出电流IMIRROR明显大于基准电流IREF的非理想情况。若从输出电流IMIRROR_S增加为输出电流IMIRROR_L，则电容器C的充电时间会相应于此而变短。因此，如图3中的(D)所示，在理想情况中(即输出电流IMIRROR_S等于基准电流IREF的实施例中)，比较器CMP的输出OUT1在时间t3变成H位准；相对地，在非理想情况中(即输出电流IMIRROR_L明显大于基准电流IREF的实施例中)，输出OUT1在早于时间t3的时间t2变成H位准。换句话说，在这样的非理想情况中，相较于理想情况，电容器C的充电所造成的延迟时间就变短，所产生的时钟信号CLK的振荡频率就变高。万一振荡器20产生的时钟信号CLK的频率变得过高，则需与时钟信号CLK同步的电路的运作将无法被保证。
发明内容
本发明是为了解决像这样的既有课题，目的在于提供一种振荡电路，能够对由于定电流电路的异常而引起的时钟信号的频率进行上限抑制。
关于本发明的振荡电路，包含：定电流电路，被配置以根据电源电压而产生第1输出电流；电流限制电路，被配置以接收第1输出电流及产生第2输出电流，且在电源电压下降到低于定电流电路的运作保证范围的下限时，限制第2输出电流的上限；以及振荡器，被配置以根据第2输出电流而产生时钟信号。
根据本发明，由于限制了电源电压下降到低于定电流电路的运作保证范围的下限时的异常电流，因此可以防止时钟信号的频率比需要的值还更高。
附图说明
图1表示既有的定电流电路的构成。
图2表示使用既有的定电流电路的振荡电路的构成。
图3中的(A)表示振荡器的延迟电路的构成，图3中的(B)-(D)表示延迟电路的各节点上的电压的运作波形。
图4表示使用根据本发明实施例的振荡电路的构成。
图5表示使用根据本发明第2实施例的定电流电路的振荡电路的构成。
图6表示本发明第2实施例的延迟电路的构成。
符号说明：
10:定电流电路 K2:第2电流路径
20:振荡器 N,N2,N3,N4,N5:节点
22,24:延迟电路 NMOS1～NMOS3:晶体管
22’,24’:延迟电路 OP:运算放大器
26:正反器电路 OUT1:输出
100,100A:振荡电路 PMOS1～PMOS5,PMOS7:晶体管
110:电流限制电路 Q:输出
110’:电流限制电路
Figure BDA0003015408260000041
输出
BIAS,BIASP:偏压电压 R:输入
C:电容器 RLIM:电阻
CLK:时钟信号 RT:可变电阻
CMP:比较器 S:输入
ILIM:电流 t1,t2,t3,t4:时间
IMIRROR,IMIRROR_L,IMIRROR_S:输出电流 VDD:电源电压
IN:输入 Vg:输出电压
IREF:基准电流 VN:电压
K1:第1电流路径 VREF:基准电压
具体实施方式
接着，参照图式详细说明本发明的实施形态。关于本发明的振荡电路，能够被利用在快闪存储器、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、可变电阻式存储器(RRAM)、磁性随机存取存储器(MRAM)等存储装置，或是逻辑、信号处理等各种的半导体装置。
图4表示本实施例的振荡电路的构成，针对与图2以及图3中的(A)相同的构成，则给予同一个参考编号，并省略重复的说明。
本实施例的振荡电路100包含定电流电路10、电流限制电路110以及振荡器20。电流限制电路110是配置于定电流电路10与振荡器20之间。其中，仅于振荡器20中绘示延迟电路22作为代表，而有关振荡器20的其他元件，例如延迟电路24与正反器电路26则被省略绘示出。于一实施例中，延迟电路22与24可共同地耦接至一个电流限制电路110。于另一实施例中，振荡电路100可包括两个晶体管PMOS2与两个电流限制电路110，且延迟电路22是耦接至串接的其中一个晶体管PMOS2与其中一个电流限制电路110，而延迟电路24是耦接至串接的另一个晶体管PMOS2与另一个电流限制电路110。
本实施例的电流限制电路110被配置为在定电流电路10流通异常大的定电流时，限制振荡器20产生的时钟信号CLK的频率的上限。举例来说，若提供给定电流电路10的电源电压VDD，因为某种原因从预定的电源电压VDD(例如1.8V)下降到很靠近基准电压VREF(例如，以能带隙参考电路产生的1.2V)时，运算放大器OP的输出电压Vg将变得过小，且作为输出驱动器的晶体管PMOS1、PMOS2变得不在饱和区运作(例如，在线性区运作)。如此一来，晶体管PMOS1、PMOS2所构成的电流镜电路不能正常运作，晶体管PMOS2的输出电流IMIRROR不遵照电流镜比，有可能变得非常大。
如图3中的(A)所示，振荡器20的延迟电路22、24包含电容器C。对电容器C充电的时间，与输出电流IMIRROR依存。若输出电流IMIRROR变得越大，则充电速度就变得越快，延迟电路22、24造成的延迟时间就变得越短，时钟信号CLK的频率就变得越高。
本实施例的电流限制电路110被配置为规范电源电压VDD降低时的定电流电路10的输出电流IMIRROR的上限，防止延迟电路22的电容器C的充电时间变得过短，而造成延迟时间短于第一预定值的问题，进而使时钟信号CLK的频率不大于第二预定值。由此，可保证与来自于振荡电路100的时钟信号CLK同步运作的电路的运作。
本实施例的电流限制电路110如图4所示，包含P型晶体管PMOS4、PMOS5以及电阻RLIM。其中，晶体管PMOS5是串联在定电流电路10与振荡器20之间。于本实施例中，晶体管PMOS5是串联在晶体管PMOS2与晶体管NMOS1之间。电流限制电路110包括位于电源电压VDD与接地电位GND之间的电流ILIM电流路径，且晶体管PMOS4与电阻RLIM是串联在电流ILIM流通路径中。晶体管PMOS4的栅极以及晶体管PMOS5的栅极是共通地连接至位于晶体管PMOS4以及电阻RLIM之间的节点N4。晶体管PMOS4以及晶体管PMOS5构成电流镜电路。根据本实施例的电流限制电路110，晶体管PMOS5的栅极的偏压是由流通于晶体管PMOS4以及电阻RLIM的电流ILIM来决定。因此，流通于PMOS5的电流，是由电流ILIM来决定。若电源电压VDD变得越高，则电流ILIM变得越大；若电源电压VDD变得越低，则电流ILIM变得越小。另外，若把电阻RLIM的电阻值调整得越小，则电流ILIM变得越大；若把电阻RLIM的电阻值调整得越大，则电流ILIM变得越小。
若电源电压VDD显著地大于基准电压VREF时，即满足定电流电路10的运作保证范围的下限时，晶体管PMOS1在饱和区运作，晶体管PMOS2遵照电流镜比，产生与流通于晶体管PMOS1的基准电流IREF相应的输出电流IMIRROR。若电源电压VDD因为某种原因而下降到很靠近基准电压VREF，甚至小于基准电压VREF时，晶体管PMOS1将在线性区运作，且晶体管PMOS2不再作为基准电流IREF的电流镜而运作，导致输出电流IMIRROR大于基准电流IREF。通过本实施例的电流限制电路110，可限制提供给电容器C的电流。
电阻RLIM为可变电阻。当电源电压VDD小于使定电流电路10的运作保证范围的下限时，电流ILIM被调整为小到让流通于晶体管PMOS5的漏极电流所造成的电容器C的充电时间不小于既定的时间。举例来说，当电源电压VDD等于定电流电路10的运作保证范围的下限时，电阻RLIM被配置为将电流ILIM调整至与输出电流IMIRROR相等。即，调整后的电流ILIM等于基准电流IREF。如此一来，当电源电压VDD正常时，由基准电流IREF控制输出电流IMIRROR；另一方面，当电源电压VDD低于定电流电路10的运作保证范围的下限时，通过使电流ILIM小于基准电流IREF，而抑制输出电流IMIRROR。
通过规范输出电流IMIRROR的上限，如图3中的(C)所示，虚线所示的电压波形被限制成实线所示的电压波形，而限制了时钟信号的频率的上限。
于正常运作时，电流限制电路110的电流ILIM大于基准电流IREF，因此不会限制晶体管PMOS5产生的输出电流IMIRROR。
通过像这样适当地调整电流限制电路110的电阻RLIM的电阻值，使得当定电流电路10的输出电流IMIRROR变大时，电流限制电路110作为电流限制器运作，以限制输出电流IMIRROR流通的上限，使电容器C的充电时间不小于既定的时间；而在定电流电路10输出正常的定电流的状态下，电流限制电路110提供与基准电流IREF相应的输出电流IMIRROR，而不会作为电流限制器运作。由此，在使用本实施例的定电流电路的振荡电路中，可以避免振荡器产生不预期的高频率的时钟信号，并且保证与时钟信号同步的电路的运作。
接着，图5表示使用关于本发明第2实施例的定电流电路的振荡电路的构成。图6表示本发明第2实施例的延迟电路22’、24’的构成。于图5及图6中，针对与图2、图3中的(A)以及图4相同的构成，则给予同一个参考编号，并省略重复的说明。根据本实施例的振荡电路100A，电流限制电路110’设置在定电流电路10与振荡器20之间。电流限制电路110’包括P型晶体管PMOS4、PMOS5、PMOS7、电阻RLIM、N型晶体管NMOS2、NMOS3。与图4的实施例相异的是，本实施例的电流限制电路110’的晶体管PMOS5的漏极是耦接至晶体管NMOS2。因此，第1电流路径K1包含串联于电源电压VDD与接地电位GND之间的P型晶体管PMOS2、电流限制电路110的晶体管PMOS5，以及N型晶体管NMOS2。根据自晶体管PMOS5的漏极流出的电流，可在节点N2产生驱动晶体管NMOS2的偏压电压BIAS。和先前的实施例类似，当电源电压VDD低于定电流电路10的运作保证范围时，晶体管PMOS2可能产生过剩的输出电流IMIRROR，透过电流限制电路110’，可限制过剩的输出电流IMIRROR输出至振荡器20的量。
另外，P型晶体管PMOS7及N型晶体管NMOS3配置于位于电源电压VDD与接地电位GND之间的第2电流路径K2中。P型晶体管PMOS7的栅极耦接至振荡器20的P型晶体管PMOS3(绘示于图6所示)的栅极。亦即，晶体管PMOS7与晶体管PMOS3构成电流镜电路。晶体管NMOS2的栅极与晶体管NMOS3的栅极共通地耦接至节点N2，且偏压电压BIAS施加于节点N2。通过晶体管NMOS2与晶体管NMOS3所构成的电流镜电路，流通于第2电流路径K2的输出电流IMIRROR受到电流ILIM所规范。另外，根据流通于第2电流路径K2的输出电流IMIRROR，在晶体管PMOS7与晶体管NMOS3之间的节点N5产生偏压电压BIASP，且偏压电压BIASP亦施加于晶体管PMOS7以及图6所示的晶体管PMOS3的栅极。由此，流通于第2电流路径K2的输出电流IMIRROR可规范流通于晶体管PMOS3的输出电流IMIRROR，亦即使延迟电路22、24的电流源被限制在一定值以下。
当电源电压VDD变得低于定电流电路10的运作保证范围的下限时，由电流限制电路110’的电流ILIM限制第1电流路径K1的输出电流IMIRROR被提供至晶体管NMOS2的上限(亦即使偏压电压BIAS小于等于一预定值)。响应于此，晶体管NMOS3的漏极电流限制第2电流路径K2的输出电流IMIRROR的上限。响应于此，流通于延迟电路22’、24’的晶体管PMOS3的输出电流IMIRROR将小于等于一预定值，使提供至节点N3的电流小于等于一预定值。由此，可限制提供给电容器C的电流，避免电容器C充电的速度过快。
根据本实施例，能够以1个电流限制电路110’来控制一对的延迟电路22’、24’的电容器C的充电时间，而不需要像第1实施例那样，对应各个延迟电路22、24个别地设置电流限制电路110。
上述实施例中，振荡器被设计为以一对的延迟电路、以及与其互相连接的正反器电路所构成，然而，这仅为一个范例，也可以是其他已知的构成。具体来说，本发明的电流限制电路适用于基于定电流电路产生的电流的电流量，来决定时钟信号的频率的振荡器。
详述了关于本发明较佳的实施形态，但本发明并非限定于特定的实施形态，在权利要求所记载的发明要旨的范围内，可进行各种的变形/变更。

Claims (15)

1.一种振荡电路，其特征在于，包含：
定电流电路，被配置以根据电源电压而产生第1输出电流；
电流限制电路，被配置以接收所述第1输出电流及产生第2输出电流，且在所述电源电压下降到低于所述定电流电路的运作保证范围的下限时，限制所述第2输出电流的上限；以及
振荡器，被配置以根据所述第2输出电流而产生时钟信号。
2.根据权利要求1所述的振荡电路，
其特征在于，所述定电流电路包含：
第1电流镜电路，被配置以依据所述电源电压与第一可变电阻的电阻值产生基准电流，且响应于所述基准电流于第1电流路径产生所述第1输出电流；
其中，所述电流限制电路包含：
第二可变电阻；以及
第2电流镜电路，耦接至所述第二可变电阻，且被配置以依据所述电源电压与所述第二可变电阻的电阻值于第2电流路径产生上限电流，且根据所述上限电流决定所述第2输出电流的上限；
其中，当所述电源电压下降到低于所述定电流电路的运作保证范围的下限时，所述电流限制电路将所述上限电流配置为小于所述基准电流。
3.根据权利要求2所述的振荡电路，
其特征在于，所述第2电流镜电路被配置为根据所述基准电流或所述上限电流提供一第一偏压电压，且所述电流限制电路更包含：
第3电流镜电路，耦接至所述第2电流镜电路以接收所述第一偏压电压，且被配置以响应于所述第一偏压电压产生控制电流；以及
晶体管，耦接至所述第3电流镜电路及所述振荡器的电流源晶体管，所述晶体管被配置为与所述电流源晶体管构成第4电流镜电路，且根据所述控制电流产生所述第2输出电流。
4.根据权利要求2所述的振荡电路，
其特征在于，所述第2电流镜电路包含：
第1晶体管，与所述第1电流镜电路串接，以接收所述第1输出电流及产生所述第2输出电流；以及
第2晶体管，配置于所述第2电流路径，所述第1晶体管的栅极以及所述第2晶体管的栅极共同地连接至位于所述第2晶体管与所述第二可变电阻之间的第1节点。
5.根据权利要求3所述的振荡电路，
其特征在于，所述第2电流镜电路包含：
第1晶体管，与所述第1电流路径串接，且配置于所述第1电流镜电路与所述第3电流镜电路之间，以提供所述第一偏压电压；以及
第2晶体管，配置于所述第2电流路径，所述第1晶体管的栅极以及所述第2晶体管的栅极共同地连接至位于所述第2晶体管与所述第二可变电阻之间的第1节点。
6.根据权利要求4所述的振荡电路，
其特征在于，所述第二可变电阻被配置为，在所述电源电压大于或等于所述定电流电路的运作保证范围的下限时，使所述第1晶体管不抑制所述第1输出电流，且在所述电源电压低于所述定电流电路的运作保证范围的下限时，使所述第1晶体管根据所述上限电流决定所述第2输出电流的上限。
7.根据权利要求2所述的振荡电路，
其特征在于，在所述电源电压大于或等于所述定电流电路的运作保证范围的下限时，所述电流限制电路被配置为调整所述第二可变电阻的电阻值，使得所述上限电流大于或等于所述基准电流。
8.根据权利要求4所述的振荡电路，
其特征在于，所述振荡电路包含多个所述电流限制电路，所述振荡器包含多个延迟电路，且各所述延迟电路经由所述第1晶体管与所述电流限制电路的对应一者连接。
9.根据权利要求4所述的振荡电路，
其特征在于，所述振荡器包含：
延迟电路，包括耦接至所述第1晶体管的电容器，所述延迟电路被配置为根据所述第2输出电流对所述电容器充电，以根据所述电容器的充电时间产生延迟时间；
其中，所述振荡器根据所述延迟时间产生所述时钟信号。
10.根据权利要求3所述的振荡电路，
其特征在于，所述振荡器包含：
延迟电路，包括耦接至所述电流源晶体管的电容器，所述延迟电路被配置为根据所述第2输出电流对所述电容器充电，以根据所述电容器的充电时间产生延迟时间；
其中，所述振荡器根据所述延迟时间产生所述时钟信号。
11.根据权利要求3所述的振荡电路，
其特征在于，所述电流限制电路被配置为在所述晶体管与所述第3电流镜电路之间的节点上产生第二偏压电压，且所述第二偏压电压被提供至所述晶体管的栅极与所述电流源晶体管的栅极。
12.根据权利要求2所述的振荡电路，
其特征在于，所述振荡器包含延迟电路，且所述延迟电路包含：
电容器，
第3晶体管，与所述电容器并联地耦接至第2节点，且被配置为根据所述时钟信号与所述第2输出电流于所述第2节点上产生一充电电压；以及
比较器，被配置为比较基准电压以及所述充电电压以产生比较结果，其中，所述振荡器根据所述比较结果产生所述时钟信号。
13.根据权利要求12所述的振荡电路，
其特征在于，所述振荡器包含两个所述延迟电路与正反器电路，所述延迟电路的其中一者的输出耦接至所述正反器电路的第一输入端，所述正反器电路的第一输出端耦接至所述延迟电路的其中一者的所述第3晶体管的栅极，所述延迟电路的另一者的输出耦接至所述正反器电路的第二输入端，所述正反器电路的第二输出耦接至所述延迟电路的另一者的所述第3晶体管的栅极，且所述时钟信号产生自所述正反器电路的所述第一输出端。
14.根据权利要求12所述的振荡电路，
其特征在于，所述第2电流镜电路由两个栅极互相耦接的P型MOS晶体管所构成，且所述第3晶体管为N型MOS晶体管。
15.一种半导体集成电路，其特征在于，包含：
根据权利要求1至14任何一项所述的振荡电路；以及
与所述振荡电路产生的时钟信号同步运作的电路。
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