KR102506190B1 - 발진회로 및 반도체 집적회로 - Google Patents

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Abstract

[과제] 정전류회로의 비정상에 의한 클록신호의 주파수의 상한을 억제할 수 있는 발진회로를 제공한다.
[해결 수단] 본 발명의 발진회로(100)는, 정전류회로(10)와, 정전류회로(10)에서 생성된 출력전류(IMIRROR)에 의거해서 클록신호를 생성하는 발진기(20)와, 출력전류(IMIRROR)의 상한을 규정하는 전류 제한회로(110)를 포함한다. 전류 제한회로(110)는, 출력전류(IMIRROR)의 전류경로에 접속된 커런트 미러 회로를 포함하고, 커런트 미러 회로의 전류를 제한함으로써 출력전류(IMIRROR)를 제한하고, 발진기(20)의 최대 주파수를 제한한다.

Description

발진회로 및 반도체 집적회로{ELECTRONIC OSCILLATOR AND SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 발진회로에 관한 것으로, 특히 정전류회로를 이용한 발진회로에 관한 것이다.
정전류회로에 커런트 미러(current mirror) 회로를 이용한 것이 종래부터 알려져 있고, 이러한 정전류회로가, 예를 들어, 특허문헌 1에 개시되어 있다. 또한, 전원전압에 의존하지 않고 일정한 전류를 출력하는 정전류회로가, 예를 들어, 특허문헌 2에 개시되어 있다. 또한 특허문헌 3에는, 정전류회로(V/I 변환회로)를 이용한 발진회로가 개시되어 있다.
JP 2005-234890 A JP 2013-97751 A JP 2017-69825 A
도 1에 종래의 정전류회로의 구성을 나타낸다. 해당 도면에 나타낸 바와 같이, 정전류회로(10)는 연산증폭기(OP), PMOS 트랜지스터(PMOS1, PMOS2), 가변저항(RT)을 포함하고, 연산증폭기(OP)의 반전 입력 단자(-)에는 기준전압(VREF)이 입력되고, 비반전 입력 단자(+)에는 노드(N)의 전압(VN)이 입력된다. 전원전압(VDD)과 GND 사이에 트랜지스터(PMOS1)와 가변저항(RT)이 직렬로 접속되고, 트랜지스터(PMOS1)의 게이트가 연산증폭기(OP)의 출력에 접속된다. 가변저항(RT)은, 회로 소자의 편차 등에 따라서 저항치가 트리밍된다. 또, 트랜지스터(PMOS1)와 커런트 미러 회로를 구성하도록 트랜지스터(PMOS2)의 게이트가 연산증폭기(OP)의 출력에 접속된다. 연산증폭기(OP)는, 노드(N)의 전압(VN)이 기준전압(VREF)과 동등해지도록(VN=VREF) 트랜지스터(PMOS1)의 게이트 전압을 제어한다. 즉, 연산증폭기(OP)는, 단위 이득 버퍼(unity gain buffer)로서 기능한다. 그 결과, 트랜지스터(PMOS1)가 흐르게 하는 기준전류는, IREF=VREF/RT로 표시되고, 기준전류(IREF)는 전원전압의 변동에 의존하지 않는 정전류가 된다. 또한, 트랜지스터(PMOS2)는, 트랜지스터(PMOS1)가 흐르게 하는 기준전류(IREF)에 따른 출력전류(IMIRROR)를 생성하고, 이 전류가 부하에 공급된다.
도 2는 도 1에 나타낸 정전류회로를 이용한 발진회로의 일례를 도시하고 있다. 정전류회로(10)의 연산증폭기(OP)의 출력(Vg)이 전류원 바이어스로서 발진기(20)에 제공된다. 발진기(20)는, 1쌍의 지연회로(22, 24)와, 플립-플롭 회로(26)를 포함한다. 지연회로(22, 24)의 출력(OUT1, OUT2)이 플립-플롭 회로(26)의 입력(S, R)에 접속되고, 출력(Q, Qb)이 지연회로(22, 24)의 입력 단자에 접속되도록 구성되고, 출력(Q)에 클록신호(CLK)가 생성된다. 출력(Qb)은 출력(Q)의 반전이다.
도 3(A)는 발진기의 한쪽 지연회로의 구성을 나타내고, 도 3(B), (C), (D)는 지연회로의 각 부의 동작 파형이다. 지연회로(22)는 전원전압(VDD)과 GND 사이의 전류경로에 직렬로 접속된 P형 트랜지스터(PMOS3)와 N형 트랜지스터(NMOS1)를 포함한다. 트랜지스터(PMOS3)의 게이트에는 연산증폭기(OP)의 출력(VG)이 인가된다. 지연회로(22)는 또한 트랜지스터(PMOS3)와 트랜지스터(NMOS1) 사이의 노드(N3)에 접속된 커패시터(C)와, 비교기(CMP)를 포함한다. 비교기(CMP)의 반전 입력 단자(-)에는 기준전압(VREF)이 입력되고, 비반전 입력 단자(+)에는 노드(N3)의 전압이 입력되고, 비교기(CMP)는 노드(N3)의 전압과 기준전압(VREF)을 비교하고, 노드(N3)의 전압이 기준전압(VREF)보다도 낮을 때, L수준을 출력하고, 노드(N3)의 전압이 기준전압(VREF)보다 높을 때, H수준을 출력한다. 비교기(CMP)의 출력(OUT1)은 플립-플롭 회로(26)의 입력(S)에 접속되고, 트랜지스터(NMOS1)의 게이트에는 플립-플롭 회로(26)의 출력(Q)이 입력(IN)으로서 인가된다. 또 하나의 지연회로(24)도 마찬가지로 구성된다.
시각 t1 내지 t4의 기간, 플립-플롭 회로(26)의 출력(Q)가 L수준이고, 그 동안, 트랜지스터(NMOS1)가 오프 상태로 되고, 커패시터(C)가 트랜지스터(PMOS3)를 개재해서 VDD에 접속되는 기간이며, 바꿔 말하면 커패시터(C)에 전하가 충전되는 기간이다.
시각 t1의 개시 전, 트랜지스터(NMOS1)가 온(on) 상태이고, 트랜지스터(NMOS1)를 개재해서 커패시터(C)에 충전된 전하가 노드(N3)로부터 GND를 향해서 방전된다. 이때, 바이어스 전압(Vg)에 의해서 트랜지스터(PMOS3)가 흐르게 하는 전류는, 트랜지스터(NMOS1)가 흐르게 하는 것이 가능한 전류보다도 충분히 작고, 그 때문에, 노드(N3)는 거의 GND와 동등한 전위가 되고, 커패시터(C)에 전하는 충전되지 않는다. 시각 t1에서 트랜지스터(NMOS1)가 오프로 되면, 트랜지스터(PMOS3)를 개재해서 VDD로부터 커패시터(C)에 전하가 충전된다. 충전속도는 트랜지스터(PMOS3)가 흐르게 하는 출력전류(IMIRROR)에 의존한다.
커패시터(C)의 전하의 충전이 개시되고, 노드(N3)의 전압이 기준전압(VREF)보다도 높아지면, 비교기(CMP)의 출력(OUT1)이 H수준이 된다. 그 후, 출력(OUT1)을 받은 플립-플롭 회로(26)에 의해서 시각 t4에서 입력(IN)이 H수준이 되면 트랜지스터(NMOS1)가 온 상태로 되어, 커패시터(C)의 방전이 개시되고, 노드(N3)의 전압이 기준전압(VREF)보다도 낮아지면, 비교기(CMP)의 출력(OUT1)이 L수준이 된다. 이때, 동시에 다른 쪽 지연회로(24)의 입력(IN)은, 플립-플롭 회로(26)에 의해 L수준으로 변화되어 있고, 충전 동작이 개시되고 있다. 이와 같이 해서 지연회로(22, 24)의 플립-플롭 회로(26)를 개재한 상호접속에 의한 발진에 의해 플립-플롭 회로(26)의 출력(Q)으로부터 클록신호(CLK)가 생성된다.
정전류회로(10)에 있어서, 만약에 전원전압(VDD)이 기준전압(VREF) 근방까지 강하되면, 연산증폭기(OP)의 출력에 접속된 출력 드라이버인 트랜지스터(PMOS1)는 이미 포화 영역에서 동작할 수 없게 되어, 연산증폭기(OP)의 출력 전압(Vg)이 매우 낮아진다. 그렇다면 출력 드라이버(PMOS3)도 또한 포화 영역에서 동작할 수 없게 되어, 커런트 미러비와는 무관하게 PMOS1의 기준전류(IREF)보다도 매우 큰 출력전류(IMIRROR)를 생성할 경우가 있다.
이 양상을 도 3(C)의 출력전류(IMIRROR_L)(파선)로 나타낸다. 출력전류(IMIRROR_S)로부터 출력전류(IMIRROR_L)로 증가하면, 이에 따라서 커패시터(C)의 충전시간이 짧아진다. 그 결과, 도 3(D)에 나타낸 바와 같이, 출력전류(IMIRROR_S)에서는 시각 t3에서 비교기(CMP)의 출력(OUT1)이 H수준이 되는 것에 대해서, 출력전류(IMIRROR_L)에서는 시각 t2에서 출력(OUT1)이 H수준으로 상승한다. 이와 같이 출력전류(IMIRROR)가 커지면, 커패시터(C)의 충전에 의한 지연시간이 짧아져, 발진하는 클록신호(CLK)의 주파수가 높아진다. 만일 발진기(20)가 생성하는 클록신호(CLK)의 주파수가 지나치게 높아지면, 클록신호(CLK)와 동기하는 회로의 동작을 보증할 수 없게 되어 버린다는 과제가 있다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 정전류회로의 이상, 즉, 비정상에 의한 클록신호의 주파수의 상한을 억제할 수 있는 발진회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 발진회로는, 전원전압의 변동에 의존하지 않는 기준전류를 생성하는 생성 회로와, 해당 회로에 접속되고, 그리고 상기 기준전류와 커런트 미러를 구성하는 제1 전류를 제1 전류경로에 생성하는 제1 커런트 미러 회로를 포함하는 정전류회로와, 상기 정전류회로에 접속되고, 상기 제1 전류경로에 생성된 제1 전류에 따라서 클록신호를 생성하는 발진기와, 상기 제1 전류경로에 접속되고, 상기 정전류회로의 상기 전원전압이 동작 보증 범위의 하한보다도 저하되었을 때에 생성되는 상기 제1 전류의 상한을 제한하는 전류 제한회로를 포함하되, 상기 전류 제한회로는, 상기 제1 전류경로를 흐르는 상기 제1 전류와 커런트 미러를 구성하는 제2 전류를 제2 전류경로에 생성하는 제2 커런트 미러 회로와, 상기 제2 전류경로에 접속된 저항을 포함하고, 상기 저항은, 상기 정전류회로의 상기 전원전압이 동작 보증의 하한보다도 저하되었을 때, 상기 제2 전류경로를 흐르는 상기 제2 전류를 제한함으로써 상기 제1 전류의 상한을 제한한다.
본 발명에 따르면, 전원전압이 정전류회로의 동작 보증 범위의 하한을 밑돌았을 때의 정전류의 비정상 전류를 제한하도록 했으므로, 클록신호의 주파수가 필요 이상으로 높아지는 것을 방지할 수 있다.
도 1은 종래의 정전류회로의 구성을 나타내는 도면이다.
도 2는 종래의 정전류회로를 이용한 발진회로의 구성을 나타내는 블록도이다.
도 3(A)는 발진기의 지연회로의 구성을 나타내는 도면, 도 3(B) 내지 (D)는 지연회로의 각 부의 동작 파형을 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 정전류회로를 이용한 발진회로의 구성을 나타내는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 정전류회로를 이용한 발진회로의 구성을 나타내는 도면이다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명에 따른 정전류회로를 이용한 발진회로는, 플래시 메모리, 동적 메모리(DRAM), 정적 메모리(SRAM), 저항 변화형 메모리, 자기 메모리(MRAM) 등의 기억장치나, 로직, 신호 처리 등의 각종 반도체장치에 있어서 이용할 수 있다.
[실시예]
다음에, 본 발명의 실시예에 따른 정전류회로를 이용한 발진회로에 대해서 도면을 참조해서 설명한다. 도 4는 본 실시예의 정전류회로를 이용한 발진회로의 구성을 나타내는 도면이며, 도 2 및 도 3(A)와 동일 구성에 대해서는 동일한 참조 부호를 붙이고, 중복하는 설명을 생략한다.
본 실시예의 발진회로(100)는, 도 2에 나타낸 바와 같은 정전류회로(10)와 발진기(20)를 포함하고, 발진기(20)를 구성하는 지연회로(22, 24)의 출력전류(IMIRROR)를 생성하는 전류경로에 새롭게 전류 제한회로(110)가 형성된다. 도 4에는, 한쪽 지연회로(22)만을 예시하지만, 다른 쪽 지연회로(22)도 전류 제한회로(110)를 포함해서 구성된다.
발진회로(100)는 복수의 전류 제한회로(110)를 포함할 수 있고, 발진기(20)는 복수의 지연회로를 포함할 수 있으며, 상기 지연회로의 각각은 트랜지스터(PMOS5)를 통해서 상기 복수의 전류 제한회로(110) 중 대응하는 전류 제한회로에 접속될 수 있다.
전류 제한회로(110)는, 정전류회로(10)가 비정상적으로 큰 정전류를 흐르게 할 때에 발진기(20)가 생성하는 클록신호(CLK)의 주파수의 상한을 제한하도록 동작한다. 예를 들면, 정전류회로(10)의 전원전압(VDD)(예를 들어, 1.8V)이, 어떠한 원인에 의해 기준전압(VREF)(예를 들어, 밴드갭 기준회로에 의해 생성되는 1.2V) 근방까지 강하되면, 연산증폭기(OP)의 출력 전압(Vg)이 대단히 지나치게 작아져, 출력 드라이버인 트랜지스터(PMOS1, PMOS3)가 포화 영역에서 동작하지 않게 된다. 그렇다면, 커런트 미러 회로가 정상으로 동작하지 않고, 트랜지스터(PMOS3)의 출력전류(IMIRROR)가 커런트 미러비를 따르지 않고, 매우 커질 경우가 있다.
발진기(20)의 지연회로(22, 24)는, 도 3(A)에 나타낸 바와 같이 커패시터(C)를 포함하고, 커패시터(C)에 전하가 충전되는 시간은, 출력전류(IMIRROR)에 의존한다. 출력전류(IMIRROR)가 커지면 충전시간이 빨라지고, 지연회로(22, 24)에 의한 지연시간이 짧아져, 클록신호(CLK)의 주파수가 높아진다.
본 실시예의 전류 제한회로(110)는, 전원전압(VDD)이 저하되었을 때의 정전류회로(10)의 출력전류(IMIRROR)의 상한을 규정하고, 지연회로(22, 24)의 커패시터(C)의 전하의 충전시간이 빨라짐으로써 지연시간이 일정 이상으로 짧아지는 것을 방지하여, 클록신호(CLK)의 주파수가 필요 이상으로 상승하지 않도록 한다. 이것에 의해, 발진회로(100)로부터의 클록신호(CLK)에 동기해서 동작하는 동기 회로의 동작을 보증한다.
전류 제한회로(110)는, 도 4에 나타낸 바와 같이, P형의 트랜지스터(PMOS4, PMOS5) 및 저항(RLIM)을 포함한다. 출력전류(IMIRROR)를 흐르게 하는 전류경로에는, 트랜지스터(PMOS3)와 트랜지스터(NMOS1) 사이에 직렬로 트랜지스터(PMOS5)가 접속된다. 전류 제한회로(110)는 또한, 전원전압(VDD)과 GND 사이에 또 하나의 전류경로를 포함하고, 이 전류경로에는 트랜지스터(PMOS4)와 저항(RLIM)이 직렬로 접속된다. 트랜지스터(PMOS4)와 저항(RLIM)을 접속하는 노드(N4)가 트랜지스터(PMOS4)와 트랜지스터(PMOS5)의 게이트에 공통으로 접속되고, 트랜지스터(PMOS4)와 트랜지스터(PMOS5)가 커런트 미러 회로를 구성한다. 트랜지스터(PMOS5)의 게이트의 바이어스는, 트랜지스터(PMOS4)와 저항(RLIM)을 흐르는 전류(ILIM)에 의해서 결정되고, 트랜지스터(PMOS5)를 흐르는 전류는, 전류(ILIM)에 의해서 결정된다. 만약에 전원전압(VDD)이 높아지면, 전류(ILIM)가 커지고, 전원전압(VDD)이 낮아지면, 전류(ILIM)가 작아진다. 또한, 저항(RLIM)을 작게 하면, 전류(ILIM)가 커지고, 저항(RLIM)을 크게 하면, 전류(ILIM)가 작아진다.
전원전압(VDD)이 기준전압(VREF)보다도 충분히 높을 때, 즉 정전류회로(10)의 동작 보증 범위의 하한을 충족시키고 있을 때, 트랜지스터(PMOS1)는 포화 영역에서 동작하고, 트랜지스터(PMOS3)는, 커런트 미러비에 따라서 트랜지스터(PMOS1)가 흐르게 하는 기준전류(IREF)에 따른 출력전류(IMIRROR)를 생성한다. 만약에 전원전압(VDD)이 어떠한 원인에 의해 기준전압(VREF) 근방 또는 그것보다도 낮게 강하하면, 트랜지스터(PMOS1)가 선형 영역에서 동작하고, 트랜지스터(PMOS3)는 이미 기준전류(IREF)의 커런트 미러로서 기능하지 않는다. 이러한 비정상 상태에서는, 정전류회로(10)가 정상으로 동작할 수 없게 되고, 트랜지스터(PMOS3)에는 커런트 미러비를 따르지 않는 큰 출력전류(IMIRROR)가 흐른다. 이때, 전류 제한회로(110)는 트랜지스터(PMOS5)를 흐르는 과잉의 출력전류(IMIRROR)를 제한하는 전류 리미터로서 기능한다.
전류(ILIM)는, 전원전압(VDD)이 정전류회로(10)의 동작 보증 범위의 하한을 충족시킬 경우에는, 출력전류(IMIRROR)를 상회할 정도로 크고, 그리고 전원전압(VDD)이 정전류회로(10)의 동작 보증 범위의 하한보다 낮을 경우에는, 트랜지스터(PMOS5)가 흐르게 하는 드레인 전류에 의한 커패시터(C)의 충전시간이 일정보다도 빨라지지 않는 정도로 작게 조정된다. 예를 들면, 저항(RLIM)은, 전원전압(VDD)이 정전류회로(10)의 동작 보증 범위의 하한일 때, 전류(ILIM)가 출력전류(IMIRROR)와 동등하게 되도록 조정되는 것이 바람직하다. 만약에 기준전류(IREF)와 출력전류(IMIRROR)가 동등한 경우(커런트 미러비가 1인 경우)에는, ILIM=IREF가 되도록 저항(RLIM)이 조정된다. 그와 같이 조정된 경우, 전원전압(VDD)이 정상일 때 출력전류(IMIRROR)는 기준전류(IREF)로 제어되는 한편, 전원전압(VDD)이 정전류회로(10)의 동작 보증 범위의 하한을 밑돌면 즉시 전류(ILIM)가 기준전류(IREF)보다 저하되어 출력전류(IMIRROR)가 억제된다.
출력전류(IMIRROR)의 상한을 규정함으로써, 도 3(C)에 나타낸 바와 같이, 파선으로 표시되는 전압파형이 실선으로 표시되는 전압파형과 같이 제한되어, 클록신호의 주파수의 상한이 규제된다.
통상 동작 시, 전류 제한회로(110)의 전류(ILIM)는, 기준전류(IREF)보다도 크고, 트랜지스터(PMOS5)에 의한 출력전류(IMIRROR)를 제한하지 않는다.
이와 같이 전류 제한회로(110)의 저항(RLIM)을 적절하게 조정함으로써, 전류 제한회로(110)는, 정전류회로(10)의 출력전류(IMIRROR)가 통상보다도 커져 버릴 경우에는, 출력전류(IMIRROR)의 상한을 제한하는 전류 리미터로서 작용하고, 정전류회로(10)가 정상인 정전류를 출력하고 있는 상태에서는, 전류 리미터로서 작용하는 일 없이 기준전류(IREF)에 따른 출력전류(IMIRROR)를 공급한다. 이것에 의해, 본 실시예의 정전류회로를 이용한 발진회로에서는, 발진기가 예기하지 않은 높은 주파수의 클록신호를 생성하는 것을 억제하고, 클록신호와 동기하는 회로의 동작을 보증할 수 있다.
다음에, 본 발명의 제2 실시예에 따른 정전류회로를 이용한 발진회로의 구성을 도 5에 나타낸다. 본 실시예의 발진회로(100A)에서는, 정전류회로(10)의 트랜지스터(PMOS1)와 커런트 미러 회로를 구성하는 P형의 트랜지스터(PMOS6)를 포함하는 제1 전류경로(K1)에 전류 제한회로(110)가 형성된다. 제1 전류경로(K1)의 전원전압(VDD)과 GND 사이에는, 트랜지스터(PMOS1)와 공통의 게이트에 출력(Vg)이 인가된 트랜지스터(PMOS6), 전류 제한회로(110)의 트랜지스터(PMOS5) 및 N형의 트랜지스터(NMOS2)가 직렬로 접속된다. 제1 전류경로(K1)를 흐르는 출력전류(IMIRROR)는, 트랜지스터(NMOS2)를 구동하는 바이어스 전압(BIAS)을 노드(N2)에 생성한다. 전류 제한회로(110)는, 앞서의 실시예일 때와 마찬가지로, 전원전압(VDD)이 정전류회로(10)의 동작 보증 범위의 하한보다 낮아졌을 때, 트랜지스터(PMOS6)에 의해서 발생할 수 있는 과잉의 출력전류(IMIRROR)가 제한된다.
또한, 제1 전류경로(K1)의 트랜지스터(NMOS2)와 커런트 미러 회로를 구성하는 N형의 트랜지스터(NMOS3)를 포함하는 제2 전류경로(K2)에 발진기(20)가 접속된다. 제2 전류경로(K2)의 전원전압(VDD)과 GND 사이에는, P형의 트랜지스터(PMOS7)와, 트랜지스터(NMOS3)가 직렬로 접속된다. 트랜지스터(NMOS2)와 트랜지스터(NMOS3)가 커런트 미러 회로를 구성하고, 이들의 게이트의 노드(N2)에 바이어스 전압(BIAS)이 인가된다. 이 커런트 미러 회로에 의해서, 제2 전류경로(K2)를 흐르는 출력전류(IMIRROR)는, 제1 전류경로(K1)를 흐르는 출력전류(IMIRROR)에 의해서 규정된다. 또한, 트랜지스터(PMOS7)와 트랜지스터(NMOS3) 사이의 노드(N5)에 바이어스 전압(BIASP)이 생성되고, 이 바이어스 전압(BIASP)은 트랜지스터(PMOS7)와 도 3에 나타낸 트랜지스터(PMOS3)의 공통 게이트에 인가된다. 트랜지스터(PMOS7)와 트랜지스터(PMOS3)는 커런트 미러 회로를 구성하고, 제2 전류경로(K2)를 흐르는 출력전류(IMIRROR)는, 지연회로(22, 24)의 전류원인 트랜지스터(PMOS3)를 흐르는 출력전류(IMIRROR)를 규정한다.
전원전압(VDD)이 정전류회로(10)의 동작 보증 범위의 하한보다 낮아졌을 때, 전류 제한회로(110)에 의해서 제1 전류경로(K1)의 출력전류(IMIRROR)의 상한이 제한되고, 이것에 응답해서 보다 제2 전류경로(K2)의 출력전류(IMIRROR)가 트랜지스터(NMOS3)의 드레인 전류에 의해 제한되고, 이것에 응답해서, 지연회로(22, 24)의 트랜지스터(PMOS3)를 흐르는 출력전류(IMIRROR)가 제한된다.
본 실시예에 따르면, 제1 실시예와 같이 1쌍의 지연회로(22, 24)의 각각에 개별로 전류 제한회로를 형성하는 일 없이, 1개의 전류 제한회로에 의해 1쌍의 지연회로(22, 24)의 커패시터에의 충전시간을 제어할 수 있다.
상기 실시예에서는, 1쌍의 지연회로와 이것에 상호접속된 플립-플롭 회로로 발진기를 구성하도록 했지만, 이것은 일례이며, 다른 구성이어도 된다. 요컨대, 본 발명은, 정전류회로에 의해 생성된 전류의 전류량에 의거해서 클록신호의 주파수를 결정하는 발진기에 적용된다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정한 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
10: 정전류회로
20: 발진기
22, 24: 지연회로
100: 발진회로
110: 전류 제한회로

Claims (14)

  1. 발진회로로서,
    전원전압의 변동에 의존하지 않는 기준전류를 생성하는 생성 회로와, 상기 생성 회로에 접속되고, 그리고 상기 기준전류와 커런트 미러를 구성하는 제1 전류를 제1 전류경로에 생성하는 제1 커런트 미러 회로를 포함하는 정전류회로;
    상기 정전류회로에 접속되고, 상기 제1 전류경로에 생성된 제1 전류에 따라서 클록신호를 생성하는 발진기; 및
    상기 제1 전류경로에 접속되고, 상기 정전류회로의 상기 전원전압이 동작 보증 범위의 하한보다도 저하되었을 때에 생성되는 상기 제1 전류의 상한을 제한하는 전류 제한회로를 포함하되,
    상기 전류 제한회로는, 상기 제1 전류경로를 흐르는 상기 제1 전류와 커런트 미러를 구성하는 제2 전류를 제2 전류경로에 생성하는 제2 커런트 미러 회로와, 상기 제2 전류경로에 접속된 저항을 포함하고, 상기 저항은, 상기 정전류회로의 상기 전원전압이 동작 보증의 하한보다도 저하되었을 때, 상기 제2 전류경로를 흐르는 상기 제2 전류를 제한함으로써 상기 제1 전류의 상한을 제한하는, 발진회로.
  2. 제1항에 있어서, 상기 생성 회로는, 단위 이득 버퍼로서 기능하는 연산증폭기와, 상기 전원전압과 기준전위 사이에 접속되고, 그리고 상기 연산증폭기의 출력에 접속된 트랜지스터를 포함하고, 상기 제1 커런트 미러 회로는 상기 트랜지스터와 상기 제1 전류경로에 접속된 트랜지스터를 포함하는, 발진회로.
  3. 제1항에 있어서, 상기 전류 제한회로는, 또한
    상기 제1 전류경로를 흐르는 상기 제1 전류와 커런트 미러를 구성하는 제3 전류를 제3 전류경로에 생성하는 제3 커런트 미러 회로와,
    상기 발진기의 전류원 트랜지스터 및 상기 제3 커런트 미러 회로에 접속된 트랜지스터로서, 상기 트랜지스터와 상기 전류원 트랜지스터는 제4 커런트 미러 회로를 구성하고, 상기 트랜지스터는 상기 제3 전류에 따라 제4 전류를 생성하도록 구성되는, 상기 트랜지스터
    를 포함하되, 상기 발진기는, 제4 전류경로에 의해 생성된 제4 전류에 의거해 클록신호를 생성하는, 발진회로.
  4. 제1항에 있어서, 상기 제2 커런트 미러 회로는, 상기 제1 전류경로에 접속된 제1 트랜지스터와, 상기 제2 전류경로에 상기 저항과 직렬로 접속된 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터와 상기 저항을 접속하는 제1 노드가 상기 제1 및 제2 트랜지스터의 게이트에 공통으로 접속되고, 상기 제1 전류의 상한은, 상기 제2 전류경로를 흐르는 상기 제2 전류에 의해 규정되는, 발진회로.
  5. 제4항에 있어서, 상기 저항은, 상기 전원전압이 상기 정전류회로의 동작 보증 범위의 하한을 충족시킬 경우에는 상기 제1 트랜지스터가 상기 제1 전류를 억제하지 않고, 그리고 상기 전원전압이 상기 정전류회로의 동작 보증 범위의 하한보다 낮을 경우에는 상기 제1 트랜지스터에 상기 제2 전류에 따라서 상기 제1 전류의 상한을 규정시키는, 발진회로.
  6. 제1항에 있어서, 상기 정전류회로의 상기 전원전압이 동작 보증 범위의 하한을 충족시킬 때, 상기 제2 전류경로를 흐르는 상기 제2 전류가 상기 기준전류보다도 커지도록 상기 저항의 저항치가 조정되는, 발진회로.
  7. 제4항에 있어서, 상기 발진회로는 복수의 전류 제한회로를 포함하고, 상기 발진기는 복수의 지연회로를 포함하되, 상기 지연회로의 각각은 상기 제1 트랜지스터를 통해서 상기 복수의 전류 제한회로 중 대응하는 전류 제한회로에 접속되는, 발진회로.
  8. 제3항에 있어서, 상기 발진기는, 커패시터에의 충전에 의해 지연시간을 규정하는 지연회로를 포함하고, 상기 클록신호의 주파수는 상기 지연시간에 응답하고,
    상기 커패시터는 상기 제4 전류경로를 흐르는 상기 제4 전류에 의해 충전되는, 발진회로.
  9. 제4항에 있어서, 상기 발진기는 상기 제1 트랜지스터에 접속된 커패시터를 포함하는 지연회로를 포함하되, 상기 지연회로는, 상기 커패시터의 충전시간에 따라서 지연시간을 생성하기 위하여, 상기 제1 트랜지스터를 통해서 흐르는 전류에 따라서 상기 제1 트랜지스터를 충전하도록 구성되고; 상기 발진기는 상기 지연시간에 따라서 클록신호를 생성하는, 발진회로.
  10. 제3항에 있어서, 상기 전류 제한회로는 상기 트랜지스터와 상기 제3 커런트 미러 회로 사이의 노드에 바이어스 전압을 생성하도록 구성되고, 상기 바이어스 전압은 상기 트랜지스터의 게이트 및 상기 전류원 트랜지스터의 게이트에 공급되는, 발진회로.
  11. 제1항에 있어서, 상기 발진기는 지연회로를 포함하되, 상기 지연회로는,
    커패시터;
    상기 커패시터와 병렬로 제2 노드에 접속되고, 상기 클록신호 및 상 제1 전류에 따라서 상기 제2 노드에 충전전압을 생성하도록 구성된 제3 트랜지스터; 및
    기준 전압과 상기 충전전압을 비교하여 비교 결과를 생성하도록 구성된 비교기
    를 포함하되, 상기 발진기는 상기 비교 결과에 따라서 상기 클록신호를 생성하는, 발진회로.
  12. 제1항에 있어서, 상기 발진기는, 플립-플롭 회로를 개재해서 서로 접속된 1쌍의 지연회로를 포함하고, 한쪽 지연회로의 출력이 상기 플립-플롭 회로의 세트 입력에 접속되고, 상기 플립-플롭 회로의 정전 데이터 출력이 상기 한쪽 지연회로에 입력되고, 다른 쪽 지연회로의 출력이 상기 플립-플롭 회로의 리셋 입력에 접속되고, 상기 플립-플롭 회로의 반전 데이터 출력이 상기 다른 쪽 지연회로에 입력되고, 상기 1쌍의 지연회로의 어느 한쪽의 출력으로부터 상기 클록신호가 생성되는, 발진회로.
  13. 제11항에 있어서, 상기 제2 커런트 미러 회로는 2개의 P형 MOS 트랜지스터로 구성되고, 상기 제3 트랜지스터는 N형 MOS 트랜지스터인, 발진회로.
  14. 반도체 집적회로로서,
    제1항 내지 제13항 중 어느 한 항에 기재된 발진회로; 및
    상기 발진회로에서 생성된 클록신호에 동기해서 동작하는 회로
    를 포함하는, 반도체 집적회로.
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