JP2000228084A - 電圧発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 動作タイミングが既知であり、かつ大量の電
流を短時間に消費する負荷に対して安定的に動作電圧を
供給可能な電圧発生回路を提供する。 【解決手段】 電圧発生回路１００は、基準電圧信号Ｖ
ｉと内部電源電圧Ｖｃｃとを比較する電圧比較回路２０
と、電圧比較回路の出力電圧Ｖｏに応じて電流を供給し
てＶｃｃを維持するための電流供給トランジスタＱＰ１
とを備える。電圧発生回路１００は、基準電圧信号発生
回路３０をさらに備える。基準電圧信号発生回路３０
は、負荷の動作タイミングに先立って一定期間活性化さ
れる制御信号ＡＣＴに応じて、制御信号ＡＣＴの非活性
時にはＶｉ＝Ｖｒｅｆと設定し、制御信号ＡＣＴの活性
時にはＶｉ＝Ｖｒｅｆ＋ΔＶに昇圧する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電圧発生回路に
関し、より特定的には、半導体記憶装置におけるセンス
アンプに代表される外部から与えられるタイミング信号
に応じて動作する負荷に対して、安定した内部電源電圧
を供給することが可能な電圧発生回路に関する。

【０００２】

【従来の技術】半導体記憶装置の大容量化の要請に伴う
微細加工化の進展により、半導体装置内の内部回路の耐
圧が低くなってきている。このような状況に対応するた
めに、半導体記憶装置は内部に電源回路を備え、たとえ
ば５Ｖ、３．３Ｖといった外部電源電圧ＶＣＥを適当な
内部電源電圧Ｖｃｃ（たとえば２．５Ｖ、２．０Ｖ等）
に降圧して使用している。

【０００３】半導体記憶装置に備えられるセンスアンプ
回路は、メモリセルデータが読出されたビット線対間に
生じた微小な電圧差を増幅するが、その増幅動作には特
に高速性が要求される。これらのセンスアンプ回路も上
記の内部に設けられた電源回路から内部電源電圧Ｖｃｃ
の供給を受けて動作するのが一般的である。

【０００４】半導体記憶装置においては、１回の行選択
動作にあたって同一のワード線に接続される全てのメモ
リセルのデータをビット線対に読出す必要があるため、
同時に多数のセンスアンプ回路が動作する。よって、セ
ンスアンプ回路の動作時には短時間に大量の電荷が供給
され、センスアンプ回路に電源電圧を供給するＶｃｃ配
線の電圧は一時的に低下する。この現象は、ビット線対
に生じた微小な電圧差の速やかな増幅を妨げ、動作速度
の低下を招く。

【０００５】よって、上述したセンスアンプに代表され
る急激に大量の電荷を消費する負荷に対しても、安定的
に内部電源電圧Ｖｃｃを供給することのできる内部電源
電圧発生回路が求められている。

【０００６】図１９は、このような用途に使用される従
来の技術の代表的な内部電源電圧発生回路５００の構成
を説明するための概略ブロック図である。

【０００７】図１９を参照して、内部電源電圧発生回路
５００は、内部電源電圧Ｖｃｃを内部電源配線５１５に
よって負荷（センスアンプ）５１７に供給するための回
路である。

【０００８】内部電源電圧Ｖｃｃの制御目標電圧は、一
定値の直流電圧Ｖｒｅｆ１で与えられる。内部電源電圧
発生回路５００は、内部電源電圧Ｖｃｃと基準電圧Ｖｒ
ｅｆ１との差、（Ｖｃｃ−Ｖｒｅｆ１）に応じた出力電
圧Ｖｏを発生する電圧比較回路５０１と、出力電圧Ｖｏ
をゲートに受け外部電源電圧Ｖｃｅを供給する外部電源
配線５１１と内部電源配線５１５とを接続する電流供給
トランジスタ５０５とを備える。

【０００９】電圧比較回路５０１には、代表的にはカレ
ントミラーアンプが使用される。電源スイッチ５０２を
介して外部電源電圧ＶＣＥおよび接地電圧Ｖｓｓが与え
られる。

【００１０】内部電源電圧発生回路５００は、内部電源
電圧Ｖｃｃが基準電圧Ｖｒｅｆ１よりも低下した場合に
は、電圧比較回路５０１の出力電圧Ｖｏに応じて電流供
給トランジスタ５０５をオンさせ、外部電源配線５１１
から内部電源配線５１５に電源電流Ｉｃを供給すること
により、内部電源電圧Ｖｃｃを一定に保つことを目的と
する回路である。

【００１１】しかしながら、内部電源電圧発生回路５０
０においては、実際に内部電源電圧Ｖｃｃが低下してか
ら電流供給トランジスタ５０５が導通するまでの間に
は、電圧比較回路５０１の応答時間に相当する一定の制
御遅れが存在する。この制御遅れは、たとえば負荷が半
導体記憶装置におけるセンスアンプのように短時間の間
に並列して多数同時に動作するような場合において、問
題となる。

【００１２】図２０は、負荷で短時間に大電流が消費さ
れた場合における内部電源電圧発生回路５００の問題点
を説明するための概念図である。

【００１３】図２０を参照して、Ｖｃｃ′は、内部電源
電圧発生回路５００によるフィードバック制御を行なわ
ないと仮定した場合の内部電源電圧Ｖｃｃの変化を示す
波形である。

【００１４】時刻ｔ１において負荷が活性化され電流が
消費され，消費電流によって内部電源電圧Ｖｃｃは一時
的に低下する。

【００１５】この場合において、内部電源電圧発生回路
５００を動作させても、内部電源電圧Ｖｃｃの低下が実
際に電圧比較回路５０１への出力Ｖｏに現われるまでに
Δｔのタイムラグが存在するときには、上記Δｔの間電
流供給トランジスタ５０５は導通しないため、Ｖｃｃは
Ｖｃｃ′と同様に低下する。

【００１６】次に、時刻ｔ１から電圧比較回路５０１の
応答時間に相当するタイムラグΔｔが経過したの時刻ｔ
２において、比較出力電圧Ｖｏが低下し始め、これに応
じて電流供給トランジスタ５０５が徐々に導通し、電源
電流Ｉｃが外部電源配線５１１から内部電源配線５１５
に向かって流れる。この電源電流Ｉｃにより内部電源電
圧Ｖｃｃは回復し、再び基準電圧Ｖｒｅｆ１のレベルに
復帰する。

【００１７】しかし、内部電源電圧Ｖｃｃが基準電圧Ｖ
ｒｅｆ１に復帰した後においても、同様の応答時間が電
圧比較回路５０１には存在するため、電流供給トランジ
スタ５０５は速やかにオフされることなく、内部電源電
圧Ｖｃｃは基準電圧よりも上昇してしまう。電圧比較回
路５０１の応答時間Δｔが大きい場合には、内部電源電
圧Ｖｃｃが基準電圧に比較して上昇し過ぎるといったケ
ースも生じるおそれがあり、このような場合には内部電
源電圧Ｖｃｃを低下させる回路を別途設けることが必要
となってしまう。

【００１８】このように、負荷が急激に大電流を消費す
るような場合においては、カレントミラーアンプに代表
される応答時間を考慮せざるを得ない電圧比較回路によ
る内部電源電圧Ｖｃｃのフィードバック制御を行なうの
みでは、内部電源電圧Ｖｃｃを安定的に供給することは
困難である。

【００１９】そこで、予め動作タイミングが既知である
負荷に対して動作電源電圧を安定的に供給するための内
部電源電圧発生回路が、特開平１０−２７０２６号公報
に開示されている。

【００２０】図２１は、上記公報に記載される内部電源
電圧発生回路５１０の全体構成を示す回路図である。

【００２１】図２１を参照して、内部電源電圧発生回路
５１０は、負荷５１２に対して動作電圧ＶＣＩを供給す
るための回路である。

【００２２】動作電圧ＶＣＩはトランジスタＱ２を介し
てフィードバック電圧信号ＤＣＩとして電圧比較回路５
１１に与えられる。電圧比較回路５１１は、フィードバ
ック電圧信号ＤＣＩと基準電圧Ｖｒｅｆ２との電圧差に
応じた出力電圧をノードＳ１に出力する。電流供給トラ
ンジスタＱ１はノードＳ１の電圧に応じて、動作電圧Ｖ
ＣＩが低下した場合において外部電源電圧ＶＣＥから負
荷５１２に電流を供給し、動作電圧ＶＣＩを一定に保と
うとする。

【００２３】内部電源電圧発生回路５１０においては、
基準電圧Ｖｒｅｆ２を基準電圧発生回路５１３によって
生成する。基準電圧発生回路５１３は、外部電源と接地
配線との間に直列に接続される電流源Ｉ２と抵抗Ｒ２
３，Ｒ２４とを含む。抵抗Ｒ２３の両端にはトランジス
タＱ８のソースおよびドレインが接続されている。トラ
ンジスタＱ８のゲートには制御信号Ｓ８が与えられ、制
御信号Ｓ８によってトランジスタＱ８がオンしている間
においては抵抗Ｒ２３は短絡される。低電流源Ｉ２と抵
抗Ｒ２３との間に相当するノードＮ６に生じる電圧が基
準電圧Ｖｒｅｆ２として電圧比較回路５１１に与えられ
る。

【００２４】基準電圧発生回路５１３をこのような構成
とすることにより、制御信号Ｓ８に応じて基準電圧Ｖｒ
ｅｆ２をパルス状に変化させることができる。

【００２５】すなわち、負荷５１２の動作タイミングが
予め判明していれば、負荷５１２の活性化タイミングに
先立って制御信号Ｓ８を制御して基準電圧Ｖｒｅｆ２を
通常よりも高い値に設定することにより、電流供給トラ
ンジスタＱ１を負荷５１２の作動タイミングに予め合致
させてオンすることができる。

【００２６】これにより、応答遅れを内包する電圧比較
回路５１１を用いても、その動作タイミングが予め判明
していれば短時間に大電流を消費する負荷に対しても有
効な制御を行ない、動作電圧ＶＣＩを安定的に制御する
ことにより、図２０で述べた問題点を解決しようとする
ものである。

【００２７】

【発明が解決しようとする課題】内部電源電圧発生回路
５１０に含まれる基準電圧発生回路５１３は、基準電圧
を抵抗の短絡の有無によって接地電圧から外部電源電圧
ＶＣＥの範囲内で調整するものである。

【００２８】しかしながら、このような構成では基準電
圧発生回路５１３において、外部電源電圧ＶＣＥ〜低電
流源Ｉ２〜抵抗Ｒ２３〜抵抗Ｒ２４〜Ｖｓｓ電源の経路
に常に電流が流れているため、無駄な消費電力が発生す
る。また、抵抗体、トランジスタ等の比較的多くの回路
素子が必要とされ、レイアウト面で不利である。これら
の問題は、今後さらなる半導体記憶装置の大規模化が予
測される状況下では、非常に不利な要因である。

【００２９】また、基準電圧発生回路５１３において
は、動作電圧ＶＣＩの基準値と外部電源電圧ＶＣＥとの
電圧差が小さい場合には、制御信号Ｓ８によって生じさ
せることのできるパルス振幅が小さくなり応答性の向上
に対する効果が薄くなる。この問題を解決するためにフ
ィードバック電圧信号ＤＣＩを分圧回路を介して生成さ
せると、上述したレイアウトの問題がさらに顕著とな
る。

【００３０】今後の半導体記憶装置の開発動向を考える
と、今後もさらに低電圧動作化が進展することは必至で
あり、外部電源電圧ＶＣＥおよび内部回路の動作電圧Ｖ
ＣＩがいずれも今後さらに小さくなると予想される下
で、この問題はさらに顕在化すると考えられる。

【００３１】この発明の目的は、このような問題点を解
決するためになされたものであって、予め動作タイミン
グが既知であり大量の電流を短期間に消費する負荷に対
して、無用の消費電力を生じることなく、有効なレイア
ウト効率を有し、かつ十分な応答性をもって内部電源電
圧を供給することが可能な内部電源電圧発生回路の構成
を提供することである。

【００３２】

【課題を解決するための手段】請求項１記載の電圧発生
回路は、制御信号に応答して電流を消費する活性期間を
開始する負荷に対して動作電源電圧を供給するための電
圧発生回路であって、動作電源電圧を負荷に供給する第
１の電源配線と、動作電源電圧の制御目標電圧である第
１の電圧よりも高い第２の電圧が供給される第２の電源
配線と、制御信号に応じて、負荷の活性期間においては
基準電圧信号のレベルを第２の電圧よりも高く設定する
とともに、負荷の非活性期間においては基準電圧信号の
レベルを第１の電圧に設定する基準電圧信号発生回路
と、基準電圧信号と第１の電源配線の電圧レベルとを比
較して偏差電圧信号を出力する電圧比較回路と、偏差電
圧信号のレベルに応じて第２の電源配線から第１の電源
配線へ電流を供給する電流供給回路とを備える。

【００３３】請求項２記載の電圧発生回路は、請求項１
記載の電圧発生回路であって、基準電圧信号発生回路
は、負荷の活性期間の開始に先立って活性状態に移行
し、かつ所定時間の間活性状態を維持した後、非活性状
態に移行するモード変換信号を発生するモード変換信号
発生回路を含み、モード変換信号は、活性状態において
第１の信号電圧を有し、かつ、非活性状態において第１
の信号電圧より低い第２の信号電圧を有し、基準電圧信
号発生回路は、モード変換信号の状態に応じて、基準電
圧信号の電圧レベルを切り換える基準電圧信号昇圧回路
をさらに含み、基準電圧信号昇圧回路は、モード変換信
号が非活性状態である場合には基準電圧信号を第１の電
圧に設定し、モード変換信号が活性状態である場合には
基準電圧信号を第１の信号電圧に第１の電圧に応じた昇
圧電圧を加えた電圧レベルに設定する。

【００３４】請求項３記載の電圧発生回路は、請求項２
記載の電圧発生回路であって、電圧発生回路は、第１の
電圧を伝達する制御目標電圧配線をさらに備え、基準電
圧信号昇圧回路は、基準電圧信号を発生する第１のノー
ドと、モード変換信号が伝達される第２のノ−ドと、制
御目標電圧配線と第１のノードとの間を、モード変換信
号が活性状態である場合に遮断し、モード変換信号が非
活性状態である場合に接続するスイッチ手段と、第１の
ノードと第２のノードとの間に接続されるキャパシタと
を有する。

【００３５】請求項４記載の電圧発生回路は、請求項２
記載の電圧発生回路であって、所定時間は第２の電圧の
レベルに応じて設定される。

【００３６】請求項５記載の電圧発生回路は、請求項４
記載の電圧発生回路であって、モード変換信号発生回路
は、負荷の活性期間の開始時に活性化される制御信号を
反転して出力する第１のインバータと、互いに異なる設
定遅延時間を有し、入力された信号を設定遅延時間だけ
遅延させて出力する第１複数個の信号遅延回路と、第１
のインバータの出力ノードと第１複数個の信号遅延回路
との間にそれぞれ設けられ、いずれか１個が選択的に接
続状態となる第１複数個の遅延時間切換スイッチと、第
１複数個の信号遅延回路の各々と接続されたノードと第
１のインバータの入力ノードとを２入力とし、モード変
換信号を生成する論理積演算ゲートとを含む。

【００３７】請求項６記載の電圧発生回路は、制御信号
に応答して電流を消費する活性期間を開始する負荷に対
して動作電源電圧を供給するための電圧発生回路であっ
て、動作電源電圧を負荷に供給する第１の電源配線と、
動作電源電圧の制御目標電圧である第１の電圧よりも高
い第２の電圧が供給される第２の電源配線と、第１の電
圧と第１の電源配線の電圧レベルとを比較して偏差電圧
信号を出力する電圧比較回路と、制御ノードの電圧に応
じて第２の電源配線から第１の電源配線へ電流を供給す
る電流供給回路と、負荷の非活性期間においては、制御
ノードと電圧比較回路とを接続し、負荷の活性期間にお
いては、制御ノードと電圧比較回路とを遮断するととも
に、電流供給回路を作動させることが可能な第３の電圧
を制御ノードに伝達する切換制御回路とを備える。

【００３８】請求項７記載の電圧発生回路は、請求項６
記載の電圧発生回路であって、負荷の活性期間の開始に
先立って活性状態に移行し、かつ所定時間の間活性状態
を維持した後、非活性状態に移行するモード変換信号を
発生するモード変換信号発生回路と、第３の電圧を供給
する第３の電源配線とをさらに備え、切換制御回路は、
モード変換信号をゲートに受けて制御ノードと第３の電
源配線とを接続する第１のトランジスタと、モード変換
信号をゲートに受けて電圧比較回路と制御ノードとを接
続する第２のトランジスタとを含む。

【００３９】請求項８記載の電圧発生回路は、請求項７
記載の電圧発生回路であって、電流供給回路は、制御ノ
ードと接続されるゲートをに有して第１の電源配線と第
２の電源配線との間に結合されるＰチャネル型ＭＯＳト
ランジスタを含み、第３の電源配線は接地電圧を伝達す
る。

【００４０】請求項９記載の電圧発生回路は、請求項７
記載の電圧発生回路であって、所定時間は、第２の電圧
のレベルに応じて設定される。

【００４１】請求項１０記載の電圧発生回路は、請求項
７記載の電圧発生回路であって、第２のトランジスタと
第３の電源配線の間に接続されて、第１の状態と第２の
状態とを所定時間内に複数回繰り返すパルス信号である
外部電源電圧補償信号を発生する外部電源電圧補償回路
をさらに備え、第１の状態の電圧レベルは第３の電圧に
等しく、第２の状態の電圧レベルは、第２の電圧のレベ
ルに応じて設定される。

【００４２】請求項１１記載の電圧発生回路は、請求項
１０記載の電圧発生回路であって、外部電源電圧補償回
路は、矩形波信号を発生するリングオシレータ回路と、
リングオシレータ回路の出力を所定時間遅延して遅延矩
形波信号を発生する補助遅延回路と、矩形波信号をゲー
トに受け、かつ遅延矩形波信号をソースもしくはドレイ
ンの一方に受ける第１の補助トランジスタと、第１の補
助トランジスタのソースもしくはドレインの他方と接続
される中間ノードと、外部電源電圧補償信号を発生する
信号出力ノードと、中間ノードに接続されるゲートを有
し、第２の電源配線と信号出力ノードとを接続する第２
の補助トランジスタと、中間ノードに接続されるゲート
を有し、第３の電源配線と信号出力ノードとを接続する
第２の補助トランジスタと異なる極性を有する第３の補
助トランジスタとを含む。

【００４３】請求項１２記載の電圧発生回路は、制御信
号に応答して電流を消費する活性期間を開始する負荷に
対して動作電源電圧を供給するための電圧発生回路であ
って、動作電源電圧を負荷に供給する第１の電源配線
と、動作電源電圧の制御目標電圧である第１の電圧より
も高い第２の電圧が供給される第２の電源配線と、第２
の電源配線より動作電圧の供給を受けて、第１の電圧と
第１の電源配線の電圧レベルとを比較し偏差電圧信号を
制御ノードに出力する電圧比較回路と、制御ノードの電
圧に応じて第２の電源配線から第１の電源配線へ電流を
供給する電流供給回路と、制御ノードに印加した場合
に、電流供給回路によって第１の電源配線に電流を供給
させることが可能な所定の電圧を供給する第３の電源配
線と、負荷の活性期間において、制御ノードと第３の電
源配線とを接続する第１のスイッチ回路と、第２の電源
配線と電圧比較回路との間に設けられ、負荷の活性期間
において、両者を遮断する第２のスイッチ回路とを備え
る。

【００４４】請求項１３記載の電圧発生回路は、請求項
１２記載の電圧発生回路であって、負荷の活性期間の開
始に先立って活性状態に移行し、かつ所定時間の間活性
状態を維持した後、非活性状態に移行するモード変換信
号を発生するモード変換信号発生回路をさらに備え、第
１のスイッチ回路は、モード変換信号をゲートに受けて
制御ノードと第３の電源配線とを接続する第１のトラン
ジスタを含み、第２のスイッチ回路は、モード変換信号
をゲートに受けて第２の電源配線と電圧比較回路とを接
続する第２のトランジスタを含む。

【００４５】請求項１４記載の電圧発生回路は、請求項
１３記載の電圧発生回路であって、電流供給回路は、制
御ノードと接続されるゲートをに有して第１の電源配線
と第２の電源配線との間に結合されるＰチャネル型ＭＯ
Ｓトランジスタを含み、第３の電源配線は接地電圧を伝
達する。

【００４６】請求項１５記載の電圧発生回路は、請求項
１３記載の電圧発生回路であって、所定時間は、第２の
電圧のレベルに応じて設定される。

【００４７】請求項１６記載の電圧発生回路は、請求項
１３記載の電圧発生回路であって、第１のトランジスタ
と第３の電源配線の間に接続され、外部電源電圧補償信
号を発生する外部電源電圧補償回路をさらに備え、外部
電源電圧補償信号は、第１の状態と第２の状態を所定時
間内に第２複数回繰り返すパルス信号であり、第１の状
態の電圧レベルは第３の電圧に等しく、第２の状態の電
圧レベルは、第２の電圧のレベルに応じて設定される。

【００４８】請求項１７記載の電圧発生回路は、請求項
１６記載の電圧発生回路であって、外部電源電圧補償回
路は、矩形波信号を発生するリングオシレータ回路と、
リングオシレータ回路の出力を所定時間遅延して遅延矩
形波信号を発生する補助遅延回路と、矩形波信号をゲー
トに受け、かつ遅延矩形波信号をソースもしくはドレイ
ンの一方に受ける第１の補助トランジスタと、第１の補
助トランジスタのソースもしくはドレインの他方と接続
される中間ノードと、外部電源電圧補償信号を発生する
信号出力ノードと、中間ノードに接続されるゲートを有
し、第２の電源配線と信号出力ノードとを接続する第２
の補助トランジスタと、中間ノードに接続されるゲート
を有し、第３の電源配線と信号出力ノードとを接続する
第２の補助トランジスタと異なる極性を有する第３の補
助トランジスタとを含む。

【００４９】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００５０】［実施の形態１］図１は、本発明の実施の
形態１の内部電源電圧発生回路１００の全体構成を説明
するための概略ブロック図である。

【００５１】図１を参照して、内部電源電圧発生回路１
００は、負荷に対して内部電源電圧Ｖｃｃを供給するた
めの回路である。内部電源電圧発生回路１００は、内部
電源電圧Ｖｃｃと、基準電圧信号Ｖｉとの電圧差に応じ
て出力電圧を制御ノードに出力する電圧比較回路２０
と、制御ノードの電圧Ｖｏに応じて外部電源電圧ＶＣＥ
を供給する外部電源配線１１から内部電源電圧Ｖｃｃを
供給する内部電源配線１５に電源電流Ｉｃを供給するた
めの電流供給トランジスタＱＰ１とを備える。

【００５２】内部電源電圧発生回路１００は、さらに負
荷の動作タイミングに応答して活性化される負荷活性化
タイミング信号ＡＣＴと内部電源電圧Ｖｃｃの制御目標
電圧となる一定直流電圧Ｖｒｅｆとを受けて基準電圧信
号Ｖｉを発生する基準電圧信号発生回路３０をさらに備
える。

【００５３】本発明の実施の形態１の内部電源電圧発生
回路１００においては、負荷活性化タイミング信号ＡＣ
Ｔに応答して基準電圧信号Ｖｉの電圧レベルをパルス状
に変化させるが、負荷の作動タイミングすなわち負荷活
性化タイミング信号ＡＣＴの活性化時においては、Ｖｉ
を外部電源電圧Ｖｒｅｆを昇圧して発生する。

【００５４】すなわち、負荷の動作タイミングに合わせ
て、電流供給トランジスタＱＰ１を十分に導通させるこ
とにより、内部電源電圧Ｖｃｃの電圧変動を抑制し安定
的に電圧を供給することを目的とするものである。

【００５５】なお、以下本発明の実施の形態の説明にお
いては、内部電源電圧発生回路によって動作電圧を供給
され、動作タイミングが既知でありかつ短時間に大量の
電流を消費する負荷の代表例として半導体記憶装置にお
けるセンスアンプを考える。

【００５６】図２は内部電源電圧発生回路１００の具体
的な構成を示す回路図である。図２では、特に基準電圧
発生回路３０の具体的な構成について説明する。

【００５７】図２を参照して、基準電圧発生回路３０
は、モード変換信号発生回路４０とＶｉ昇圧回路４５と
を含む。モード変換信号発生回路４０は、負荷活性化タ
イミング信号ＡＣＴを受けてモード変換信号ＭＤおよび
その反転信号／ＭＤを生成する。詳細なタイミングにつ
いては後ほど詳しく述べるが、負荷活性化タイミング信
号ＡＣＴは、負荷であるセンスアンプの活性化に対応し
て活性化されて、“Ｌ”レベルから“Ｈ”レベルに立上
がる信号である。

【００５８】モード変換信号発生回路４０は、信号ＡＣ
Ｔを反転するインバータ４１と、インバータ４１の出力
を遅延時間ｔｄだけ遅延させて出力する遅延回路４２
と、遅延回路４２の出力と信号ＡＣＴとのＮＡＮＤ論理
演算を行なう論理ゲート４３と、論理ゲート４３の出力
を反転するインバータ４４とを有する。

【００５９】インバータ４４の出力ノードには信号ＡＣ
Ｔの立上がりタイミングにおいて期間ｔｄの間活性化
（“Ｈ”レベル）されるパルス状の電圧信号であるモー
ド変換信号ＭＤが生成される。

【００６０】遅延回路４２は、複数段のインバータを含
み、インバータの段数を変えることによって遅延時間ｔ
ｄを調整することが可能である。また、反転信号／ＭＤ
も同様に生成され、当該のｔｄの期間において活性化
（“Ｌ”レベル）される。

【００６１】モード変換信号ＭＤおよび反転信号／ＭＤ
はＶｉ昇圧回路４５に与えられる。Ｖｉ昇圧回路４５
は、基準電圧信号Ｖｉを出力するノードＮｉと、電圧Ｖ
ｒｅｆを受ける入力ノードと、ゲートにモード変換信号
ＭＤを受けて入力ノードとノードＮｉとを接続するＰ型
トランジスタＱＰ２と、信号／ＭＤをゲートに受けて入
力ノードと出力ノードとを接続するＮ型トランジスタＱ
Ｎ２とトランジスタＱＰ２のゲートとノードＮｉとの間
に接続されるキャパシタＣｉとを有する。

【００６２】モード変換信号ＭＤが非活性状態（“Ｌ”
レベル）の間は、トランジスタＱＮ２とトランジスタＱ
Ｐ２との双方がオンし、基準電圧信号ＶｉはＶｒｅｆに
設定されるとともに、キャパシタＣｉは、電圧Ｖｒｅｆ
によって充電される。

【００６３】負荷活性化タイミング信号ＡＣＴの活性化
に応じて一定期間ｔｄの間モード変換信号ＭＤは活性化
（“Ｈ”レベル）される。この場合において、トランジ
スタＱＮ２およびＱＰ２はいずれもオフとなるが、基準
電圧信号Ｖｉは、信号ＭＤの“Ｈ”レベルに相当する電
圧にキャパシタＣｉの充電電圧による昇圧ΔＶを加えた
電圧となる。昇圧電圧ΔＶは、主にキャパシタＣｉの容
量値によって調節することができ、さらに外部電源電圧
ＶＣＥとは無関係に設定することができる。

【００６４】電圧比較回路２０は、負荷活性化タイミン
グ信号ＡＣＴの活性化よりも早いタイミングで活性化さ
れる信号ＲＡＳをゲートに受けるトランジスタＱＮ１を
介して、外部電源配線１１と接地配線１５との間に接続
され、電流の供給を受ける。この電流によって、電圧比
較回路２０は駆動され、基準電圧信号Ｖｉと内部電源電
圧Ｖｃｃとの電圧差に応じた出力電圧をノードＮｏに出
力する。

【００６５】上記の構成を有する基準電圧信号発生回路
３０によって生成された基準電圧信号Ｖｉに基づいて内
部電源電圧Ｖｃｃのフィードバック制御を行なうことに
より、負荷の動作が開始されるタイミングに合致させ
て、内部電源電圧Ｖｃｃの低下が電圧比較回路２０によ
って検出される前であっても電流供給トランジスタＱＰ
１をオンさせることによって内部電源配線１５に電源電
流Ｉｃを供給することができ、負荷が動作開始時に急激
に多くの電流を消費しても安定的に内部電源電圧のレベ
ルを維持することが可能となる。また、基準電圧信号Ｖ
ｉを外部電源電圧ＶＣＥのレベルの制限を受けずにΔＶ
だけ昇圧することができるので、低電圧動作化が進み外
部電源電圧ＶＣＥと内部回路の動作電圧の制御目標電圧
Ｖｒｅｆとの差が小さくなった場合においても、コンパ
クトな構成の制御回路の下で内部電源電圧の制御応答性
を十分に確保することができる。

【００６６】図３は、内部電源電圧発生回路１００の負
荷となるセンスアンプ１７の構成および動作を説明する
ための回路図である。

【００６７】図３を参照して、センスアンプ１７はメモ
リセル列１８に設けられている。メモリセル列１８は、
メモリセルＭＣ１〜ＭＣｎとビット線対ＢＬ，／ＢＬと
を含む。メモリセルＭＣ１〜ＭＣｎのそれぞれはビット
線ＢＬ１に接続される。

【００６８】センスアンプ１７は、メモリセルから
“Ｌ”レベルデータが読出された場合に、／ＢＬに
“Ｈ”レベルデータに対応する電圧を伝達するためのＰ
型トランジスタＱＰ５と、これに応じてＢＬに“Ｌ”レ
ベルデータを伝達するためのＮ型トランジスタＱＮ４と
を含む。同様に、センスアンプ１７は、メモリセルから
“Ｈ”レベルデータが読出された場合に、／ＢＬに
“Ｌ”レベルデータに対応する電圧を伝達するためのＮ
型トランジスタＱＮ５と、これに応じてＢＬに“Ｈ”レ
ベルデータを伝達するためのＰ型トランジスタＱＰ４と
を含む。

【００６９】Ｐ型トランジスタＱＰ４，ＱＰ５のソース
には制御信号ＺＳＯＰをゲートに受けるＰ型トランジス
タＱＰ３を介して内部電源電圧Ｖｃｃが供給される。同
様にＮ型トランジスタＱＮ４，ＱＮ５のソースには制御
信号ＳＯＮをゲートに受けるＮ型トランジスタＱＮ３を
介して接地電圧Ｖｓｓが供給される。

【００７０】メモリセル列はビット線対に垂直な方向に
隣り合って多数設けられており、メモリセル列ごとにセ
ンスアンプが設けられる。同一のワード線に対応づけら
れるメモリセル列は１回の行選択動作時において同時に
活性化されるため、これらに対応して設けられるセンス
アンプも共通の内部電源配線１５によって動作電源電圧
を供給される。よって、内部電源配線１５は同時に動作
する多数のセンスアンプに接続されることとなるため、
短時間に大量の電流を供給する必要が生じる。

【００７１】図４は内部電源電圧発生回路１００の動作
を説明するための動作波形図である。

【００７２】図４を参照して、まず時刻ｔ１１におい
て、センスアンプの作動に先立って行選択動作を活性化
するための制御信号ＲＡＳが活性化（“Ｈ”レベル）さ
れる。制御信号ＲＡＳの活性化から予め設定される期間
の経過後、センスアンプを活性化するためにセンスアン
プ１７中のＮ型トランジスタを活性化するための制御信
号ＳＯＮが時刻ｔ１３において活性化される。同様に、
センスアンプ１７中のＰ型トランジスタを活性化するた
めの制御信号ＺＳＯＰは、制御信号ｔ１４において活性
化される。

【００７３】これらの活性化タイミングが既知である信
号の活性化に先立って、センスアンプの活性化よりも早
いタイミングで負荷活性化タイミング信号ＡＣＴが時刻
ｔ１２において活性化（“Ｈ”レベル）される。負荷活
性化タイミング信号には、上記信号ＲＡＳの立上がりタ
イミングを起点として新たに生成される信号を用いても
よいし、半導体記憶装置において一般的に信号ＲＡＳ信
号の活性化からセンスアンプが活性化されるまでの間に
活性化されるバンク活性化信号等を共用することも可能
である。

【００７４】上述したように、モード変換信号発生回路
４０は、負荷活性化タイミング信号ＡＣＴの活性化に伴
い、遅延回路４２において設定される遅延時間ｔｄの間
モード変換信号ＭＤを活性化（“Ｈ”レベル）する。

【００７５】基準電圧信号Ｖｉは、モード変換信号ＭＤ
が非活性状態（“Ｌ”レベル）である場合には、トラン
ジスタＱＮ２，ＱＰ２の導通により内部電源基準電圧Ｖ
ｒｅｆと等しくなる。この間キャパシタＣｉは充電され
ており、モード変換信号ＭＤが活性化され、トランジス
タＱＮ２，ＱＰ２がオフされた場合には、ノードＮｉに
生じる基準電圧信号Ｖｉは内部電源基準電圧Ｖｒｅｆか
らΔＶだけ昇圧された電圧となる。

【００７６】これに応じて電圧比較回路２０の出力電圧
はステップ状に低下するため、電流供給トランジスタＱ
Ｐ１は導通する。これにより、負荷であるセンスアンプ
が活性化されＶｃｃ配線１５から大量の電流が供給され
るタイミングと合致させて電源電流Ｉｃを供給すること
ができる。

【００７７】以上述べたように、実施の形態１の内部電
源電圧発生回路１００においては、電圧比較回路２０に
おいて内部電源電圧Ｖｃｃと比較される基準電圧信号Ｖ
ｉを昇圧のタイミング、期間および振幅を調整すること
が可能な昇圧パルスによって変化させ、負荷が電流を消
費するタイミングと合致させて電流供給トランジスタに
よって電源電流Ｉｃを外部電源配線より供給することに
より、内部電源電圧Ｖｃｃを安定的に制御することがで
きる。

【００７８】［実施の形態２］実施の形態１において
は、電圧比較回路２０において内部電源電圧Ｖｃｃと比
較される基準電圧をパルス状に変化させることにより電
流供給トランジスタＱＰ１をタイムリーに導通させるこ
とにより内部電源電圧Ｖｃｃの制御性を確保した。実施
の形態２においては、このような基準電圧をパルス状に
変化させる回路を設けることなく、負荷の動作タイミン
グに合わせて電流供給トランジスタＱＰ１を強制的かつ
速やかにオンさせることにより内部電源電圧Ｖｃｃの安
定性を確保しようとするものである。

【００７９】図５は、本発明の実施の形態２の内部電源
電圧発生回路２００の全体構成を説明するための概略ブ
ロック図である。

【００８０】図５を参照して、内部電源電圧発生回路２
００は、内部電源電圧Ｖｃｃと内部電源電圧の制御目標
電圧であるＶｒｅｆとの電圧差に応じて出力電圧Ｖｏ′
を出力する電圧比較回路２０と、電流供給トランジスタ
ＱＰ１のゲートに接続される制御ノードＮｏと、制御ノ
ードＮｏの電圧に応じて導通し外部電源電圧配線１１か
ら内部電源電圧配線１５に電源電流Ｉｃを供給する電流
供給トランジスタＱＰ１と、制御ノードＮｏの接続形態
を切替えるための制御ノード切替回路５０とを備える。

【００８１】制御ノード切替回路５０は、電圧比較回路
２０と制御ノードＮｏとを接続するスイッチ５１と、制
御ノードＮｏと接地配線１３との間に接続されるＮ型ト
ランジスタＱＮ６と、トランジスタＱＮ６のゲートと外
部電源電圧配線１１と接続するスイッチ５２とを備え
る。

【００８２】内部電源電圧発生回路２００は、実施の形
態１の内部電源電圧発生回路１００と比較して、電圧比
較回路２０において内部電源電圧Ｖｃｃと比較される基
準電圧が予め定められた一定の直流電圧Ｖｒｅｆである
点が異なる。さらに、電圧比較回路２０と電流供給トラ
ンジスタＱＰ１のゲートとは直接には接続されず、電流
供給トランジスタＱＰ１のゲートに接続される制御ノー
ドＮｏの電圧はスイッチ５１および５２のオン／オフに
よって制御される。

【００８３】スイッチ５１とスイッチ５２とは、選択的
にいずれか一方がオンされるスイッチである。スイッチ
５１がオンしている場合には、制御ノードの電圧Ｖｏは
電圧比較回路２０の出力電圧Ｖｏ′に等しい。一方、ス
イッチ５２がオンしている場合には、スイッチ５１のオ
フにより内部ノードと電圧比較回路２０の出力とが切り
離されるとともに、トランジスタＱＮ６を強制的にオン
させることにより、制御ノードの電圧Ｖｏは接地電圧Ｖ
ｓｓに設定される。

【００８４】図６は内部電源電圧発生回路２００の具体
的な構成を示す回路図である。図６においては、スイッ
チ５１および５２の具体的な構成および制御方法が示さ
れる。

【００８５】図６を参照して、内部電源電圧発生回路２
００は、図５のスイッチ５１に相当するＮ型トランジス
タＱＮ７およびＱＰ７と、トランジスタＱＰ７と、トラ
ンジスタＱＮ７，ＱＰ７を制御するための制御信号Ｍ
Ｄ，／ＭＤを発生するモード変換信号発生回路４０とを
さらに備える。

【００８６】ここでモード変換信号発生回路４０の構成
およびモード変換信号ＭＤおよび反転信号／ＭＤの活性
化タイミングおよび状態は図４で説明したものと同様で
あるので説明は繰返さない。すなわち、モード変換信号
は、活性化タイミングおよび活性化期間をモード変換信
号発生回路４０によって調整することが可能な信号であ
り、この信号を用いて電流供給トランジスタのオン／オ
フを制御することによって、所望の制御特性を得ようと
するものである。

【００８７】トランジスタＱＮ７は信号／ＭＤをゲート
に受けて電圧比較回路２０と制御ノードＮｏと接続す
る。同様にトランジスタＱＰ７は、モード変換信号ＭＤ
をゲートに受けて電圧比較回路２０と制御ノードＮｏと
接続する。

【００８８】また、内部ノードＮ０と接地配線１３と接
続するＮ型トランジスタＱＮ６のゲートにはモード変換
信号／ＭＤが与えられることにより、図５におけるスイ
ッチ５２と同様に作用し、トランジスタＱＮ７，ＱＰ７
とトランジスタＱＮ６とは互いに選択的にいずれか一方
が活性化される。

【００８９】すなわち、モード変換信号ＭＤの非活性状
態（“Ｌ”レベル）時においては、トランジスタＱＮ７
およびＱＰ７が導通し、制御ノードＮｏと電圧比較回路
２０とが接続されるとともに、トランジスタＱＮ６はオ
フするので、制御ノードの電圧Ｖｏは、電圧比較回路２
０が実際の内部電源電圧と基準電圧の比較結果として出
力する電圧Ｖｏ′と等しくなる。

【００９０】一方、モード変換信号ＭＤの活性化
（“Ｈ”レベル）時においては、トランジスタＱＮ６の
導通により制御ノードＮｏは接地配線１３と接続され、
さらに、このタイミングにおいてトランジスタＱＮ７，
ＱＰ７がオフされる。

【００９１】これにより電圧比較回路２０の出力ノード
と制御ノードＮｏとが遮断されるため制御ノードの電圧
Ｖｏは速やかに接地電圧Ｖｓｓに移行する。逆に、トラ
ンジスタＱＮ７およびＱＰ７を設けることなく、電圧比
較回路２０と制御ノードＮｏとを接続したままでトラン
ジスタＱＮ６のオンによって制御ノードの電圧Ｖｏを接
地電圧Ｖｓｓに引き下げて電流供給トランジスタＱＰ１
をオンさせることには以下の問題がある。

【００９２】まず、負荷の動作直前の時点における電圧
比較回路２０の出力電圧は、Ｐ型トランジスタＱＰ１を
オフさせる“Ｈ”レベルに相当する電圧を有することが
一般的であり、トランジスタＱＮ６を強制的にオンさせ
ても制御ノードの電圧が低下するには一定の時間を要す
るため、電流供給トランジスタＱＰ１の導通タイミング
もそれだけ遅れてしまう。

【００９３】また、負荷の動作直前の時点における電圧
比較回路２０の出力電圧は特定できないため、上記のタ
イミングの遅れも不定であり、負荷の動作タイミングと
電流供給トランジスタのオンタイミングとの調整が困難
となる。

【００９４】さらに、内部電源電圧Ｖｃｃが実際に基準
電圧Ｖｒｅｆより低下しない限り出力電圧Ｖｏ′は一定
の値を維持するので、トランジスタＱＮ６を通じて無用
の消費電流が電圧比較回路の出力ノードから接地配線１
３に流れる。さらに、制御ノードの電圧Ｖｏも完全にＶ
ｓｓまで下げることができなくなる可能性もあり、電流
供給トランジスタの電流供給能力が所望のレベルより低
下してしまうおそれも否定できない。

【００９５】よって、負荷の動作タイミングに合わせて
制御ノードＮｏを強制的に接地配線１３と接続するトラ
ンジスタを設けるとともに、制御ノードＮｏと電圧比較
回路２０とを切り離すトランジスタを設けることによっ
て、上記の問題点の発生を回避して負荷の動作開始タイ
ミングと電流供給トランジスタＱＰ１のオンタイミング
とを容易に合致させ、電源電流Ｉｃを十分に供給するこ
とにより内部電源電圧Ｖｃｃを安定的に制御することが
可能となる。

【００９６】［実施の形態３］実施の形態３において
は、実施の形態２の場合と同様に負荷の動作タイミング
に合わせて電流を内部電源配線１５に供給するととも
に、電圧比較動作が不要となる当該期間において電圧比
較回路２０の電源を遮断することによる消費電力低減効
果をさらに狙うものである。

【００９７】図７は本発明の実施の形態３の内部電源電
圧発生回路３００の全体構成を説明するための概略ブロ
ック図である。

【００９８】図７を参照して、内部電源電圧発生回路３
００は、図５の内部電源電圧発生回路２００と比較し
て、電圧比較回路２０と制御ノードＮｏとを接続するス
イッチ５１を具備せず、代わりに外部電源配線１１と電
圧比較回路２０との間にスイッチ６０を備える点で異な
る。

【００９９】スイッチ５２と６０とは、実施の形態２の
場合と同様に選択的にいずれか一方がオンされ他方はオ
フされる関係にある。

【０１００】図７においては電圧比較回路２０への電源
供給を制御するためのスイッチ６０を接地配線側ではな
く外部電源配線側に設けたが、その理由を以下に説明す
る。

【０１０１】図８は、電圧比較回路用電源スイッチを接
地配線側に接地した場合の問題点を説明するための回路
図である。

【０１０２】図８を参照して、点線で示す電圧比較回路
２０は、代表的な例としてカレントミラーアンプで構成
されており、内部ノードＮａと接続されるゲートを有す
る２つのＰ型トランジスタＱＰ１１およびＱＰ１２を有
する。トランジスタＱＰ１１は外部電源配線１１と電圧
比較回路２０の出力ノードＮｂとを接続する。トランジ
スタＱＰ１２は、外部電源配線１１と内部ノードＮａと
を接続する。

【０１０３】電圧比較回路２０は、さらにノードＮｂと
ノードＮｃとの間に接続されゲートに内部電源電圧Ｖｃ
ｃを受けるＮ型トランジスタＱＮ１１と、ノードＮａと
ノードＮｃとの間に接続されゲートに電圧Ｖｒｅｆを受
けるＮ型トランジスタＱＮ１２とを有する。電圧比較回
路２０においてはＮ型トランジスタＱＮ１１とＱＮ１２
とのゲートに与えられる電圧の差に応じた電圧が出力ノ
ードＮｂに生じる。図８においては、電圧比較回路２０
はスイッチ６１によって定電流源２１を介して接地配線
１３と接続され、これにより電圧比較回路２０に電源が
供給されることとなる。

【０１０４】この回路において、選択的にいずれか一方
がオンされ他方がオフされるスイッチ５２と６１とにお
いて、スイッチ５２がオンされスイッチ６１がオフされ
ている場合を考えてみる。

【０１０５】この場合には、ノードＮｏを接地配線１３
と強制的に接続することにより制御ノードの電圧Ｖｏを
接地電圧Ｖｓｓとし電流供給トランジスタＱＰ１を導通
させることが目的である。しかしながら、スイッチ６１
がオフされても、外部電源配線１１と接地配線１３との
間に、外部電源配線１１〜トランジスタＱＰ１１〜ノー
ドＮｂ〜ノードＮｏ〜トランジスタＱＮ６〜接地配線１
３の経路および、外部電源配線１１〜トランジスタＱＰ
１２〜ノードＮａ〜トランジスタＱＮ１２〜ノードＮｃ
〜トランジスタＱＮ１１〜ノードＮｂ〜ノードＮｏ〜ト
ランジスタＱＮ６〜接地配線１３の経路によって電流が
流れ続けてしまうこととなる。これにより、制御ノード
Ｎｏの電圧を完全にＶｓｓに引き下げることができない
おそれがあるばかりでなく、無用の消費電力を発生させ
てしまうこととなる。

【０１０６】一方、図７に示すように電圧比較回路２０
への電源供給スイッチ６０を外部電源配線１１側に設け
れば、スイッチ５２の導通に伴って、外部電源配線１１
とトランジスタＱＰ１１およびＱＰ１２とは切り離され
ることとなり、図８で説明したような電流経路は発生し
なくなり、上述した問題点も発生しない。

【０１０７】図９は内部電源電圧発生回路３００の具体
的な構成を示す回路図である。図９を参照して、内部電
源電圧発生回路３００は、図７のスイッチ６０に相当す
るＰ型トランジスタＱＰ６と、トランジスタＱＰ６を制
御するモード変換信号ＭＤを発生するためのモード変換
信号発生回路４０とをさらに備える。

【０１０８】モード変換信号発生回路４０は、実施の形
態１および実施の形態２で使用するものと構成および動
作は同様であるので説明は繰返さない。

【０１０９】内部電源電圧発生回路３００においては、
モード変換信号発生回路４０の出力のうちモード変換信
号ＭＤをトランジスタＱＰ６およびトランジスタＱＮ６
のゲートに与える。このような構成とすることにより、
負荷の動作タイミングに相当する期間においてモード変
換信号ＭＤが活性化（“Ｈ”レベル）されると、トラン
ジスタＱＮ６がオンして電流供給トランジスタＱＰ１を
速やかにオンさせるとともに、トランジスタＱＰ６がオ
フされて電圧比較回路２０への電源の供給が中断され、
電力の消費がカットされる。

【０１１０】これにより、内部電源電圧発生回路３００
においては、負荷の動作タイミングに合わせて電流供給
トランジスタＱＰ１を強制的にオンさせることにより内
部電源電圧Ｖｃｃを安定的に制御するとともに、当該期
間において電圧比較回路２０の電力消費をカットし、回
路全体の低消費電力化を図ることができる。

【０１１１】なお、実施の形態２と３とを組合わせた構
成の内部電源電圧発生回路とすることによって、両者の
効果を併せて得ることも勿論可能である。

【０１１２】［実施の形態４］本発明の実施の形態１〜
３においては、負荷において電流が消費されるタイミン
グに合わせて、遅延回路で設定できる一定期間の間電流
供給トランジスタを強制的に導通させることにより外部
電源配線から内部電源配線に電流を供給した。

【０１１３】しかし、電流供給トランジスタが導通した
場合に流れる電源電流Ｉｃは、外部電源電圧ＶＣＥと内
部電源電圧Ｖｃｃとの電圧差に依存するため、一定の電
流供給トランジスタの導通時間の下では、内部電源電圧
配線に供給される電荷量すなわち、電源電流Ｉｃの時間
積分値が外部電源電圧ＶＣＥのレベルに依存して変化し
てしまう。一方、内部で動作する負荷によって消費され
る電流、すなわち電荷量は、外部電源電圧のレベルには
無関係であることが一般的である。

【０１１４】そこで、実施の形態４においては、さまざ
まな外部電源電圧ＶＣＥのレベルの下においても常に負
荷に対して一定量の電荷を供給することができる内部電
源電圧発生回路の提供について説明する。

【０１１５】図１０は本発明の実施の形態４の内部電源
電圧発生回路４００の構成を説明するための概略ブロッ
ク図である。

【０１１６】図１０を参照して、内部電源電圧発生回路
４００は、図６で説明した内部電源電圧発生回路２００
と比較して、モード変換信号ＭＤを発生するモード変換
信号発生回路の構成が異なる。

【０１１７】その他の構成および動作については内部電
源電圧発生回路２００の場合と同様であるので説明は繰
返さない。

【０１１８】内部電源電圧発生回路４００のモード変換
信号発生回路１４０は、既に説明したモード変換信号発
生回路４０と同様に、負荷活性化タイミング信号ＡＣＴ
を受けてモード変換信号ＭＤおよびその反転信号／ＭＤ
を発生するが、回路構成が異なる。

【０１１９】モード変換信号発生回路１４０は、信号Ａ
ＣＴを受けて反転するインバータ１４１と、インバータ
１４１の出力ノードと接続されるノードＮｅと、内部ノ
ードＮｆと信号ＡＣＴとを２入力としてＮＡＮＤ論理演
算結果を出力する論理ゲート１４６と、論理ゲート１４
６の出力をさらに反転するインバータ１４８とを含む。
内部ノードＮｅとＮｆとの間にはスイッチと遅延回路と
のペアが複数個（ｎ＋１個）並列に接続される。

【０１２０】遅延回路１４４−０〜１４４−ｎのそれぞ
れは異なる遅延時間を有し、対応して設けられるスイッ
チがオンすることにより内部ノードＮｅと内部ノードＮ
ｆとの間に接続されることとなる。スイッチ１４２−０
〜１４２−ｎのいずれか１つのスイッチを選択してオン
させることにより、モード変換信号ＭＤの活性期間をｎ
＋１通りの遅延時間の中から選択的に決定することがで
きる。

【０１２１】すなわち、内部電源電圧発生回路４００に
おいては、外部電源電圧ＶＣＥのレベルが既知である場
合において、電圧ＶＣＥのレベルによって決定される電
源電流Ｉｃの大きさと負荷で消費される電荷量との関係
に応じて、電流供給トランジスタの導通期間すなわちモ
ード変換信号の活性期間を遅延回路の切換の選択により
調整することが可能となる。これにより、さまざまな外
部電源電圧ＶＣＥの下においても、外部電源配線１１か
ら内部電源配線１５に供給される電荷量を一定量に調整
することができる。

【０１２２】図１１はモード変換信号発生回路１４０の
具体的な構成を説明するための回路図である。図１１に
は、複数個並列に配置され、かつ互いに異なる遅延時間
を有するｎ＋１個の遅延回路の構成が主に示される。

【０１２３】図１１を参照して、ノードＮｅとノードＮ
ｆとの間に、遅延回路１４４−０〜ｎが互いに並列に接
続される。代表例として、遅延回路１４４−１の構成に
ついて詳細に説明する。

【０１２４】遅延回路１４４−１は、１個の単位遅延回
路１４５を含む。単位遅延回路１４５は、トランジスタ
ＱＰ２１およびＱＮ２１で構成されるインバータと、ト
ランジスタＱＰ２２およびＱＮ２２で構成されるインバ
ータとを含む。この２個の直列に接続されたインバータ
によって、単位遅延回路１４５は入力された信号を単位
遅延時間ｔｕだけ遅延させて出力する。

【０１２５】これらのインバータは、外部電源電圧ＶＣ
Ｅの供給を受けて動作する。これにより、単位遅延時間
ｔｕは外部電源電圧ＶＣＥのレベルによっても変化す
る。具体的には、ＶＣＥのレベルが高い場合の方がイン
バータの駆動電流は大きくなるため、単位遅延時間ｔｕ
は短く設定されるという特性を有する。この特性は意図
する調整の方向性と合致するものであるから、インバー
タの供給する駆動電圧を外部電源電圧とすること、もし
くは外部電源電圧に依存した電圧とすることによって、
より調整が容易となる。

【０１２６】遅延回路１４０−２は直列に接続された２
個の単位遅延回路１４５を含む。よって、遅延回路１４
４−２は入力信号を遅延時間２・ｔｕだけ遅延させて出
力する。同様に単位遅延回路１４０−３は３個の直列に
接続された単位遅延回路を含み、入力信号を３・ｔｕだ
け遅延させて出力する。このように合計ｎ個ある遅延回
路のｉ番目の遅延回路１４４−ｉ（ｉ：０〜ｎ）は、ｉ
個の単位遅延回路１４５を含み、入力信号をｉ・ｔｕ遅
延させて出力する。

【０１２７】遅延回路１４４−０〜１４４−ｎのそれぞ
れに対応してヒューズ１４２−０〜１４２−ｎが設けら
れる。これらのヒューズの選択によって内部ノードＮｅ
とＮｆとの間には、選択的に１つの遅延回路が接続され
ることとなる。既に述べたように負荷活性化タイミング
信号ＡＣＴに応じて生成されるモード変換信号ＭＤ，の
活性化期間は、遅延回路によって付与される遅延時間に
等しいため、ｎ＋１個のうちのいずれの遅延回路を選択
するかによって、モード変換信号ＭＤの活性化期間すな
わち、電流供給トランジスタの強制導通期間を定めるこ
とが可能となる。

【０１２８】［実施の形態４の変形例１］図１２は本発
明の実施の形態４の変形例１の内部電源電圧発生回路４
１０の構成を示す概略ブロック図である。

【０１２９】図１２を参照して、内部電源電圧発生回路
４１０は、図２で説明した内部電源電圧発生回路１００
と比較して、モード変換信号ＭＤ、反転信号／ＭＤを発
生する回路として、モード変換信号発生回路４０の代わ
りにモード変換信号発生回路１４０を備える点が異な
る。その他の構成およびモード変換信号ＭＤ，／ＭＤに
対応した動作については既に説明したとおりであるので
説明は繰返さない。

【０１３０】また、モード変換信号発生回路１４０の構
成および動作についても実施の形態４の内部電源電圧発
生回路４００で説明したとおりである。内部電源電圧発
生回路４１０は、並列に多数接続された互いに遅延時間
の異なる遅延回路の選択によってモード変換信号ＭＤ，
／ＭＤの活性化期間を調整することができるモード変換
信号発生回路１４０を用いて、実施の形態１で説明した
内部電源電圧発生回路１００が奏する効果に加えて、異
なる外部電源電圧ＶＣＥのレベルの下においても、電流
供給トランジスタの強制導通期間における外部電源配線
１１からの電荷供給量を一定に保つことを可能とする。

【０１３１】［実施の形態４の変形例２］図１３は本発
明の実施の形態４の変形例２の内部電源電圧発生回路４
２０の構成を示す概略ブロック図である。

【０１３２】図１３を参照して、内部電源電圧発生回路
４２０は、モード変換信号ＭＤを発生するモード変換信
号発生回路１４０を除いては、図９で説明した内部電源
電圧発生回路３００と同一の構成を有する。また、モー
ド変換信号発生回路１４０の構成および動作は実施の形
態４の内部電源電圧発生回路４００において説明したと
おりである。

【０１３３】すなわち、内部電源電圧発生回路４２０
は、活性化期間を調整することが可能なモード変換信号
発生回路１４０によってモード変換信号／ＭＤを発生
し、この／ＭＤに基づいて、トランジスタＱＰ６および
トランジスタＱＮ６の導通を制御し、実施の形態４で説
明した効果と実施の形態３で説明した効果とを同時に併
せて共有することが可能な回路である。

【０１３４】［実施の形態５］実施の形態５において
は、実施の形態４で述べた電流供給トランジスタの強制
導通期間における電荷供給量の外部電源電圧ＶＣＥのレ
ベルに対する依存性を解消するために、高周波のパルス
信号によって電流供給トランジスタの導通を制御するこ
とを考える。

【０１３５】図１４は実施の形態５の内部電源電圧発生
回路４５０の構成を示す概略ブロック図である。

【０１３６】図１４を参照して、内部電源電圧発生回路
４５０は、図６で説明した内部電源電圧発生回路２００
と比較して、電流供給トランジスタのゲートと接続され
る制御ノードＮｏの電圧を強制的に変化させるためのト
ランジスタＱＮ６のソースが接地配線１３ではなく外部
電圧補償信号発生回路２４０に接続されている点が異な
る。その他の構成および動作については内部電源電圧発
生回路２００の場合と同様であるので説明は繰返さな
い。

【０１３７】外部電圧補償信号発生回路２４０は、制御
信号ＭＤの活性期間中に複数回活性状態（“Ｌ”レベ
ル：接地電圧Ｖｓｓ）と非活性状態（“Ｈ”レベル）と
を繰り返すパルス信号である外部電圧補償信号ＭＣを発
生する。

【０１３８】図１５は内部電源電圧発生回路４５０の動
作を説明するための動作波形図である。

【０１３９】既に説明したように、モード変換信号ＭＤ
および信号／ＭＤによって一定の活性期間内においてト
ランジスタＱＮ７，ＱＰ７がオフされ、電圧比較回路２
０の出力が制御ノードＮｏと切り離されると同時にトラ
ンジスタＱＮ６がオンし、制御ノードＮｏと外部電圧補
償信号発生回路２４０とが接続される。これにより、制
御ノードＮｏに外部電圧補償信号ＭＣが伝達され、制御
ノードの電圧Ｖｏは、パルス状に変化する。

【０１４０】制御信号Ｍｃが非活性状態（接地電圧Ｖｓ
ｓレベル）であるときに、電流供給トランジスタＱＰ１
はオンし、電源電流Ｉｃが外部電源配線１１より内部電
源配線１５に供給される。モード変換信号ＭＤの活性期
間内において、電流供給トランジスタＱＰ１は、制御信
号Ｍｃの状態に応じて複数回オン／オフを繰り返す。

【０１４１】よって、モード変換信号ＭＤの活性期間内
における電流供給トランジスタＱＰ１のオン時間の合計
は、外部電圧補償信号ＭＣの活性状態期間と非活性状態
期間との時間比によって変化する。

【０１４２】すなわち、内部電源電圧発生回路４５０
は、モード変換信号ＭＤの活性期間内における外部電圧
補償信号ＭＣのパルス数を一定とした下で、活性状態期
間と非活性状態期間との時間比を外部電源電圧ＶＣＥの
レベルに依存して変化させることによって、外部電源電
圧ＶＣＥのレベルに依存した電源電流Ｉｃの変化を相殺
して、モード変換信号の活性期間内における供給電荷量
を外部電源電圧ＶＣＥのレベルに依存しない一定値に調
整する。

【０１４３】図１６は外部電圧補償信号発生回路２４０
の具体的な構成を示す回路図である。

【０１４４】図１６を参照して、外部電圧補償信号発生
回路２４０は、リングオシレータ回路７２と、リングオ
シレータ回路７２の出力を反転するインバータ７４と、
インバータ７４の出力を反転してノードＮｘに出力する
インバータ７５と、内部ノードＮｘの状態を反転して出
力するインバータ７６と、インバータ７６の出力を反転
してノードＮｙに出力するインバータ７７とを含む。外
部電圧補償信号発生回路２４０は、さらにノードＮｘに
接続されるゲートを有しノードＮｙとノードＮｚとを接
続するＮ型トランジスタＱＮ３０と、ノードＮｚと接続
されるゲートを有し外部電源配線１１と接地配線１３と
の間に互いに直列に接続されるＰ型トランジスタＱＰ３
１およびトランジスタＱＮ３１を含む。互いに接続され
たトランジスタＱＰ３１とトランジスタＱＮ３１のドレ
インに外部電圧補償信号ＭＣが生成される。

【０１４５】リングオシレータ回路７２は、複数（奇
数）個のインバータを有し、一定周波数の矩形波パルス
信号を発生する。

【０１４６】次に外部電圧補償信号発生回路２４０の動
作をタイミングチャートを用いて説明する。図１７は、
外部電圧補償信号発生回路２４０の動作を説明するため
の動作波形図である。

【０１４７】リングオシレータ回路７２によって発生さ
れるパルス信号は、インバータ列７４〜７７によって遅
延され、ノードＮｘおよびノードＮｙにおいて位相の異
なるパルス電圧信号ＶｘおよびＶｙが得られる。トラン
ジスタＱＮ３０のゲートをノードＮｘと接続しソースを
Ｎｙと接続することによってトランジスタＱＮ３０のド
レインに接続されたノードＮｚには、ノードＮｘの状態
とノードＮｙの状態との論理積（ＡＮＤ）演算を行なっ
た結果に相当するパルス電圧信号Ｖｚが生成される。

【０１４８】パルス電圧信号Ｖｙのパルス電圧信号Ｖｘ
に対する位相遅れは、インバータ７６および７７におけ
る遅延時間に相当する。よって、両者の論理積演算結果
であるパルス電圧信号Ｖｚのパルス幅（“Ｈ”レベル期
間）は、インバータ７６および７７による遅延時間が大
きくなるにしたがってより狭くなり、遅延時間が小さく
なるにしたがってより広くなる特性を有する。

【０１４９】一般に、インバータ回路における遅延時間
は、インバータの駆動電源電圧レベルが高いほど短くな
る依存性を有するため、リングオシレータ回路の出力パ
ルス信号を遅延するこれらのインバータを、外部電源電
位ＶＣＥで駆動することにより、パルス電圧信号Ｖｚの
パルス幅を、外部電源電位ＶＣＥのレベルに応じて変化
させることが可能である。

【０１５０】すなわち、外部電源電位ＶＣＥが高い場合
には、パルス電圧信号Ｖｚの“Ｈ”レベル期間はより短
くなり、外部電源電位ＶＣＥが低い場合には、パルス電
圧信号Ｖｚの“Ｈ”レベル期間はより長くなるように設
定することができる。

【０１５１】外部電圧補償信号ＭＣの活性状態期間
（“Ｌ”レベル）は、パルス電圧信号Ｖｚの“Ｈ”レベ
ル期間と等しいので、外部電源電位ＶＣＥが高くなるほ
ど、電流供給トランジスタＱＰ１のゲートに伝達される
外部電圧補償信号ＭＣの活性状態期間をより短く設定さ
れる。一方、外部電源電位ＶＣＥが低くなるほど、外部
電圧補償信号ＭＣの活性状態期間はより長く設定され
る。

【０１５２】よって、活性状態期間内におけるパルス電
圧信号Ｖｚのパルス数が一定となるようにリングオシレ
ータ回路７２のインバータ段数を調整した下において
は、外部電源電位ＶＣＥの上昇に応じて、電流供給トラ
ンジスタＱＰ１のオン時間の合計をより短く設定するこ
とができるとともに、外部電源電位ＶＣＥの低下に応じ
て、電流供給トランジスタＱＰ１のオン時間の合計をよ
り長く設定することができる。

【０１５３】これにより、モード変換信号の活性期間内
における電流供給トランジスタＱＰ１による電荷供給量
を、外部電源電圧ＶＣＥのレベルに依存した電源電流Ｉ
ｃの変化を相殺して、外部電源電圧ＶＣＥのレベルに依
存しない一定値に調整することが可能となる。

【０１５４】さらに、ノードＮｘとノードＮｙとの間に
接続されるインバータの段数を調整することで、電流供
給トランジスタＱＰ１のオン時間の合計を大幅に変化さ
せることができ、モード変換信号の活性期間内における
電荷供給量のレベルを調整することが可能である。

【０１５５】また、インバータ回路の遅延時間の駆動電
源電圧レベルに対する依存性は、一般的に駆動電源電圧
レベルが低い領域でより顕著である。よって、将来のさ
らなる低電圧化の進展の下においても、実施の形態５の
内部電源電圧発生回路４５０は、電荷供給量の外部電源
電圧ＶＣＥに対する依存性の解消を有効に図ることがで
きる。

【０１５６】［実施の形態５の変形例］図１８は本発明
の実施の形態５の変形例の内部電源電圧発生回路４６０
の構成を示す概略ブロック図である。

【０１５７】図１８を参照して、内部電源電圧発生回路
４６０は、電流供給トランジスタのゲートと接続される
制御ノードＮｏの電圧を強制的に変化させるためのトラ
ンジスタＱＮ６が接地配線１３ではなく外部電圧補償信
号発生回路２４０に接続されている点が異なる。その他
の構成および動作については内部電源電圧発生回路３０
０の場合と同様であるので説明は繰返さない。

【０１５８】外部電圧補償信号発生回路２４０は、実施
の形態５で説明したとおりであるので説明は繰り返さな
い。

【０１５９】すなわち、内部電源電圧発生回路４６０
は、電流供給トランジスタＱＰ１の導通期間に内部電源
配線１５に供給される電荷量を外部電源電圧ＶＣＥのレ
ベルに依存しない一定値に調整することを可能とし、実
施の形態５で説明した効果と実施の形態３で説明した効
果とを同時に享受することが可能な回路である。

【０１６０】また、本発明の実施の形態においては、半
導体記憶装置に備えられるセンスアンプを負荷として代
表的に例示して説明を行なってきたが、本願発明の適用
は、センスアンプを負荷とする場合に限られるものでは
ない。すなわち、その動作タイミングおよび動作期間が
既知である負荷に対しては、これに応じたモード変換信
号を発生させることにより、同様の効果を得ることが可
能となる。

【０１６１】なお、実施の形態１〜５においては、例示
として各回路の具体的な構成を示したが、本願発明の実
施はこれらの回路構成に限定されるものではない。例え
ば、電流供給トランジスタや各種のスイッチとして用い
られるトランジスタ等を、ゲートに与えられる電圧信号
の極性を考慮しつつ異なる極性のトランジスタで構成す
ることは勿論可能であるし、モード変換信号、基準電圧
信号等の制御信号を発生する回路についても、同様の制
御信号を発生することが可能な回路であれば本願発明に
適用することが可能である。

【０１６２】すなわち、今回開示された実施の形態は全
ての点で例示であって、制限的なものではないと考えら
れるべきである。本発明の範囲は上記した説明ではなく
て特許請求の範囲によって示され、特許請求の範囲と均
等の意味および範囲内でのすべての変更が含まれること
が意図される。

【０１６３】

【発明の効果】請求項１、２記載の電圧発生回路は、負
荷の活性期間の開始に応じて基準電圧信号を外部電源電
圧の制約を受けない昇圧電圧分だけステップ状に変化さ
せて内部電源電圧の制御を行なうので、低電圧動作化が
進み外部電源電圧ＶＣＥと内部回路の動作電圧Ｖｒｅｆ
との差が小さくなった場合においても、内部電源電圧の
制御応答性を十分に確保することができる。

【０１６４】請求項３記載の電圧発生回路は、少ない回
路素子によって構成される基準電圧発生回路によって基
準電圧信号をステップ的に昇圧させることができるの
で、請求項１記載の電圧発生回路が奏する効果に加え
て、レイアウト面積を低減することができる。

【０１６５】請求項４、５記載の電圧発生回路は、電流
供給回路が電流を供給する所定時間を外部電源電圧のレ
ベルに応じて設定するため、請求項３記載の電圧発生回
路が奏する効果に加えて、電流供給回路によって供給さ
れる電荷量を外部電源電圧のレベルに依存しない一定値
に調整することが可能である。

【０１６６】請求項６、７、８記載の電圧発生回路は、
負荷の活性期間の開始に応じて、電圧比較回路と電流供
給回路とを切り離すとともに電流供給回路を強制的にオ
ンさせるので、負荷の動作開始タイミングと電流供給回
路のオンタイミングとを容易に合致させることができ、
内部電源電圧Ｖｃｃを安定的に制御することが可能とな
る。

【０１６７】請求項９記載の電圧発生回路は、電流供給
回路が電流を供給する所定時間を、外部電源電圧のレベ
ルに応じて設定するため、請求項７記載の電圧発生回路
が奏する効果に加えて、電流供給回路によって供給され
る電荷量を外部電源電圧のレベルに依存しない一定値に
調整することが可能である。

【０１６８】請求項１０、１１記載の電圧発生回路は、
外部電源電圧に応じて設定される振幅を有する高周波パ
ルス信号である外部電源電圧補償信号に基づいて電流供
給回路を動作させるため、請求項７記載の電圧発生回路
が奏する効果に加えて、電流供給回路によって供給され
る電荷量を外部電源電圧のレベルに依存しない一定値に
調整することが可能である。

【０１６９】請求項１２、１３、１４記載の電圧発生回
路は、負荷の活性期間の開始に応じて、電流供給回路を
強制的にオンさせるとともに電圧比較回路への駆動電流
の供給を停止するので、内部電源電圧Ｖｃｃを安定的に
制御するとともに低消費電力化を図ることが可能とな
る。

【０１７０】請求項１５記載の電圧発生回路は、電流供
給回路が電流を供給する所定時間を、外部電源電圧のレ
ベルに応じて設定するため、請求項１２記載の電圧発生
回路が奏する効果に加えて、電流供給回路によって供給
される電荷量を外部電源電圧のレベルに依存しない一定
値に調整することが可能である。

【０１７１】請求項１６、１７記載の電圧発生回路は、
外部電源電圧に応じて設定される振幅を有する高周波パ
ルス信号である外部電源電圧補償信号に基づいて電流供
給回路を動作させるため、請求項１２記載の電圧発生回
路が奏する効果に加えて、電流供給回路によって供給さ
れる電荷量を外部電源電圧のレベルに依存しない一定値
に調整することが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の内部電源電圧発生回
路１００の構成を説明するための概略ブロック図であ
る。

【図２】 内部電源電圧発生回路１００の具体的な構成
を示す回路図である。

【図３】 内部電源電圧発生回路１００の負荷となるセ
ンスアンプ１７の構成および動作を説明するための回路
図である。

【図４】 内部電源電圧発生回路１００の動作を説明す
るための動作波形図である。

【図５】 本発明の実施の形態２の内部電源電圧発生回
路２００の構成を説明するための概略ブロック図であ
る。

【図６】 内部電源電圧発生回路２００の具体的な構成
を示す回路図である。

【図７】 本発明の実施の形態３の内部電源電圧発生回
路３００の構成を説明するための概略ブロック図であ
る。

【図８】 電源スイッチ６０を接地配線側に設けた場合
の問題点を説明するための回路図である。

【図９】 内部電源電圧発生回路３００の具体的な構成
を示す回路図である。

【図１０】 本発明の実施の形態４の内部電源電圧発生
回路４００の構成を説明するための概略ブロック図であ
る。

【図１１】 モード変換信号発生回路１４０の具体的な
構成を説明するための回路図である。

【図１２】 実施の形態４の変形例１の内部電源電圧発
生回路４１０の構成を示す概略ブロック図である。

【図１３】 実施の形態４の変形例２の内部電源電圧発
生回路４２０の構成を示す概略ブロック図である。

【図１４】 実施の形態５の内部電源電圧発生回路４５
０の構成を示す概略ブロック図である。

【図１５】 内部電源電圧発生回路４５０の動作を説明
するための動作波形図である。

【図１６】 外部電圧補償信号発生回路２４０の具体的
な構成を示す回路図である。

【図１７】 外部電圧補償信号発生回路２４０の動作を
説明するための動作波形図である。

【図１８】 実施の形態５の変形例の内部電源電圧発生
回路４６０の構成を説明するための概略ブロック図であ
る。

【図１９】 従来の技術の内部電源電圧発生回路５００
の構成を説明するための概略ブロック図である。

【図２０】 負荷で短時間に大電流が消費された場合に
おける内部電源電圧発生回路５００の問題点を説明する
ための概念図である。

【図２１】 従来の技術の内部電源電圧発生回路５１０
の構成を説明するための回路図である。

【符号の説明】

１１ 外部電源配線、１３ 接地電圧配線、１７ セン
スアンプ、１８ メモリセル列、２０ 電圧比較回路、
３０ 基準電圧信号発生回路、４０，１４０モード変換
信号発生回路、４５ 基準電圧信号昇圧回路、５０ 制
御ノード切替回路、５１，５２ 出力トランジスタドラ
イブ用スイッチ、６０，６１ 電圧比較回路電源スイッ
チ、２４０ 外部電圧補償信号発生回路、ＱＰ１ 電流
供給トランジスタ、ＶＣＥ 外部電源電圧、Ｖｃｃ 内
部電源電圧、Ｖｓｓ 接地電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木下 充矢 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 JJ03 JJ11 JJ37 KB63 KB65 KB73 QQ10 QQ11 QQ15 QQ18 5B024 AA01 AA03 BA23 BA27 CA07 CA13 5H730 DD04

Claims (17)

【特許請求の範囲】
1. 【請求項１】 制御信号に応答して電流を消費する活性
   期間を開始する負荷に対して動作電源電圧を供給するた
   めの電圧発生回路であって、 前記動作電源電圧を負荷に供給する第１の電源配線と、 前記動作電源電圧の制御目標電圧である第１の電圧より
   も高い第２の電圧が供給される第２の電源配線と、 前記制御信号に応じて、負荷の前記活性期間においては
   基準電圧信号のレベルを前記第２の電圧よりも高く設定
   するとともに、前記負荷の非活性期間においては前記基
   準電圧信号のレベルを前記第１の電圧に設定する基準電
   圧信号発生回路と、 前記基準電圧信号と前記第１の電源配線の電圧レベルと
   を比較して偏差電圧信号を出力する電圧比較回路と、 前記偏差電圧信号のレベルに応じて前記第２の電源配線
   から前記第１の電源配線へ電流を供給する電流供給回路
   とを備える、電圧発生回路。
2. 【請求項２】 前記基準電圧信号発生回路は、前記負荷
   の前記活性期間の開始に先立って活性状態に移行し、か
   つ所定時間の間前記活性状態を維持した後、非活性状態
   に移行するモード変換信号を発生するモード変換信号発
   生回路を含み、 前記モード変換信号は、前記活性状態において第１の信
   号電圧を有し、かつ、前記非活性状態において前記第１
   の信号電圧より低い第２の信号電圧を有し、 前記基準電圧信号発生回路は、前記モード変換信号の状
   態に応じて、前記基準電圧信号の電圧レベルを切り換え
   る基準電圧信号昇圧回路をさらに含み、 基準電圧信号昇圧回路は、前記モード変換信号が非活性
   状態である場合には前記基準電圧信号を前記第１の電圧
   に設定し、前記モード変換信号が活性状態である場合に
   は前記基準電圧信号を前記第１の信号電圧に前記第１の
   電圧に応じた昇圧電圧を加えた電圧レベルに設定する、
   請求項１記載の電圧発生回路。
3. 【請求項３】 前記電圧発生回路は、前記第１の電圧を
   伝達する制御目標電圧配線をさらに備え、 前記基準電圧信号昇圧回路は、 前記基準電圧信号を発生する第１のノードと、 前記モード変換信号が伝達される第２のノ−ドと、 前記制御目標電圧配線と前記第１のノードとの間を、前
   記モード変換信号が活性状態である場合に遮断し、前記
   モード変換信号が非活性状態である場合に接続するスイ
   ッチ手段と、 前記第１のノードと前記第２のノードとの間に接続され
   るキャパシタとを有する、請求項２記載の電圧発生回
   路。
4. 【請求項４】 前記所定時間は、前記第２の電圧のレベ
   ルに応じて設定される、請求項２記載の電圧発生回路。
5. 【請求項５】 前記モード変換信号発生回路は、 前記負荷の活性期間の開始時に活性化される制御信号を
   反転して出力する第１のインバータと、 互いに異なる設定遅延時間を有し、入力された信号を前
   記設定遅延時間だけ遅延させて出力する前記第１複数個
   の信号遅延回路と、 前記第１のインバータの出力ノードと前記第１複数個の
   信号遅延回路との間にそれぞれ設けられ、いずれか１個
   が選択的に接続状態となる第１複数個の遅延時間切換ス
   イッチと、 前記第１複数個の信号遅延回路の各々と接続されたノー
   ドと前記第１のインバータの入力ノードとを２入力と
   し、前記モード変換信号を生成する論理積演算ゲートと
   を含む、請求項４記載の電圧発生回路。
6. 【請求項６】 制御信号に応答して電流を消費する活性
   期間を開始する負荷に対して動作電源電圧を供給するた
   めの電圧発生回路であって、 前記動作電源電圧を負荷に供給する第１の電源配線と、 前記動作電源電圧の制御目標電圧である第１の電圧より
   も高い第２の電圧が供給される第２の電源配線と、 前記第１の電圧と前記第１の電源配線の電圧レベルとを
   比較して偏差電圧信号を出力する電圧比較回路と、 制御ノードの電圧に応じて前記第２の電源配線から前記
   第１の電源配線へ電流を供給する電流供給回路と、 前記負荷の非活性期間においては、前記制御ノードと前
   記電圧比較回路とを接続し、前記負荷の前記活性期間に
   おいては、前記制御ノードと前記電圧比較回路とを遮断
   するとともに、前記電流供給回路を作動させることが可
   能な第３の電圧を前記制御ノードに伝達する切換制御回
   路とを備える、電圧発生回路。
7. 【請求項７】 前記負荷の前記活性期間の開始に先立っ
   て活性状態に移行し、かつ所定時間の間前記活性状態を
   維持した後、非活性状態に移行するモード変換信号を発
   生するモード変換信号発生回路と、 前記第３の電圧を供給する第３の電源配線とをさらに備
   え、 前記切換制御回路は、 前記モード変換信号をゲートに受けて前記制御ノードと
   前記第３の電源配線とを接続する第１のトランジスタ
   と、 前記モード変換信号をゲートに受けて前記電圧比較回路
   と前記制御ノードとを接続する第２のトランジスタとを
   含む、請求項６記載の電圧発生回路。
8. 【請求項８】 前記電流供給回路は、前記制御ノードと
   接続されるゲートをに有して前記第１の電源配線と前記
   第２の電源配線との間に結合されるＰチャネル型ＭＯＳ
   トランジスタを含み、 前記第３の電源配線は接地電圧を伝達する、請求項７記
   載の電圧発生回路。
9. 【請求項９】 前記所定時間は、前記第２の電圧のレベ
   ルに応じて設定される、請求項７記載の電圧発生回路。
10. 【請求項１０】 前記第２のトランジスタと前記第３の
    電源配線の間に接続されて、第１の状態と第２の状態と
    を前記所定時間内に複数回繰り返すパルス信号である外
    部電源電圧補償信号を発生する外部電源電圧補償回路を
    さらに備え、 前記第１の状態の電圧レベルは前記第３の電圧に等し
    く、前記第２の状態の電圧レベルは、前記第２の電圧の
    レベルに応じて設定される、請求項７記載の電圧発生回
    路。
11. 【請求項１１】 前記外部電源電圧補償回路は、 矩形波信号を発生するリングオシレータ回路と、 前記リングオシレータ回路の出力を所定時間遅延して遅
    延矩形波信号を発生する補助遅延回路と、 前記矩形波信号をゲートに受け、かつ前記遅延矩形波信
    号をソースもしくはドレインの一方に受ける第１の補助
    トランジスタと、 前記第１の補助トランジスタのソースもしくはドレイン
    の他方と接続される中間ノードと、 前記外部電源電圧補償信号を発生する信号出力ノード
    と、 前記中間ノードに接続されるゲートを有し、前記第２の
    電源配線と前記信号出力ノードとを接続する第２の補助
    トランジスタと、 前記中間ノードに接続されるゲートを有し、前記第３の
    電源配線と前記信号出力ノードとを接続する前記第２の
    補助トランジスタと異なる極性を有する第３の補助トラ
    ンジスタとを含む、請求項１０記載の電圧発生回路。
12. 【請求項１２】 制御信号に応答して電流を消費する活
    性期間を開始する負荷に対して動作電源電圧を供給する
    ための電圧発生回路であって、 前記動作電源電圧を負荷に供給する第１の電源配線と、 前記動作電源電圧の制御目標電圧である第１の電圧より
    も高い第２の電圧が供給される第２の電源配線と、 前記第２の電源配線より動作電圧の供給を受けて、前記
    第１の電圧と前記第１の電源配線の電圧レベルとを比較
    し偏差電圧信号を制御ノードに出力する電圧比較回路
    と、 制御ノードの電圧に応じて前記第２の電源配線から前記
    第１の電源配線へ電流を供給する電流供給回路と、 前記制御ノードに印加した場合に、前記電流供給回路に
    よって前記第１の電源配線に電流を供給させることが可
    能な所定の電圧を供給する第３の電源配線と、 前記負荷の前記活性期間において、前記制御ノードと前
    記第３の電源配線とを接続する第１のスイッチ回路と、 前記第２の電源配線と前記電圧比較回路との間に設けら
    れ、前記負荷の前記活性期間において、両者を遮断する
    第２のスイッチ回路とを備える、電圧発生回路。
13. 【請求項１３】 前記負荷の前記活性期間の開始に先立
    って活性状態に移行し、かつ所定時間の間前記活性状態
    を維持した後、非活性状態に移行するモード変換信号を
    発生するモード変換信号発生回路をさらに備え、 前記第１のスイッチ回路は、前記モード変換信号をゲー
    トに受けて前記制御ノードと前記第３の電源配線とを接
    続する第１のトランジスタを含み、 前記第２のスイッチ回路は、前記モード変換信号をゲー
    トに受けて前記第２の電源配線と前記電圧比較回路とを
    接続する第２のトランジスタを含む、請求項１２記載の
    電圧発生回路。
14. 【請求項１４】 前記電流供給回路は、前記制御ノード
    と接続されるゲートをに有して前記第１の電源配線と前
    記第２の電源配線との間に結合されるＰチャネル型ＭＯ
    Ｓトランジスタを含み、 前記第３の電源配線は接地電圧を伝達する、請求項１３
    記載の電圧発生回路。
15. 【請求項１５】 前記所定時間は、前記第２の電圧のレ
    ベルに応じて設定される、請求項１３記載の電圧発生回
    路。
16. 【請求項１６】 前記第１のトランジスタと前記第３の
    電源配線の間に接続され、外部電源電圧補償信号を発生
    する外部電源電圧補償回路をさらに備え、 外部電源電圧補償信号は、第１の状態と第２の状態を前
    記所定時間内に第２複数回繰り返すパルス信号であり、 前記第１の状態の電圧レベルは前記第３の電圧に等し
    く、前記第２の状態の電圧レベルは、前記第２の電圧の
    レベルに応じて設定される、請求項１３記載の電圧発生
    回路。
17. 【請求項１７】 前記外部電源電圧補償回路は、 矩形波信号を発生するリングオシレータ回路と、 前記リングオシレータ回路の出力を所定時間遅延して遅
    延矩形波信号を発生する補助遅延回路と、 前記矩形波信号をゲートに受け、かつ前記遅延矩形波信
    号をソースもしくはドレインの一方に受ける第１の補助
    トランジスタと、 前記第１の補助トランジスタのソースもしくはドレイン
    の他方と接続される中間ノードと、 前記外部電源電圧補償信号を発生する信号出力ノード
    と、 前記中間ノードに接続されるゲートを有し、前記第２の
    電源配線と前記信号出力ノードとを接続する第２の補助
    トランジスタと、 前記中間ノードに接続されるゲートを有し、前記第３の
    電源配線と前記信号出力ノードとを接続する前記第２の
    補助トランジスタと異なる極性を有する第３の補助トラ
    ンジスタとを含む、請求項１６記載の電圧発生回路。