KR100270957B1 - 반도체 메모리 장치의 내부 전원전압 변환회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 내부 전원전압 변환회로를 공개한다. 그 회로는 외부 전원전압을 전원전압으로 입력하여 기준전압과 제1내부 전원전압과의 차를 비교하여 제1내부 전원전압이 기준전압을 유지하도록 하기 위한 제1내부 전원전압 발생부, 제1내부 전원전압을 전원전압으로 입력하여 클럭신호를 발생하기 위한 클럭신호 발생부, 외부 전원전압을 전원전압으로 입력하고 클럭신호에 응답하여 외부 전원전압을 승압하여 승압 전압을 발생하기 위한 승압부, 및 승압 전압을 전원전압으로 입력하여 기준전압과 제2내부 전원전압의 차를 비교하여 제2내부 전원전압이 기준전압을 유지하도록 하기 위한 제2내부 전원전압 발생부로 구성되어 있다. 따라서, 클럭신호 발생회로와 승압회로로 외부 전원전압을 직접 인가하는 것이 아니라 외부 전원전압의 레벨을 소정 레벨로 낮춘 안정된 전압을 인가함으로써 클럭신호 발생회로와 승압회로를 구성하는 트랜지스터들이 파괴되는 것을 방지할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저전압에서 동작하도록 구성된 장치에 적합하고 안정된 내부 전원전압을 발생할 수 있는 반도체 메모리 장치의 내부 전원전압 변환회로에 관한 것이다.
반도체 메모리 장치의 고집적화, 저소비전력화를 위하여 장치의 동작 전압이 낮아지고 있는 추세이며, 따라서, 장치 내부의 소자들이 저전압으로 동작하도록 제조된다. 그래서, 저전압으로 동작하도록 제조된 장치로 높은 외부 전원전압이 입력되면 이 전압을 낮추어 주기 위한 내부 전원전압 변환회로가 필요하다. 물론, 외부 전원전압도 낮아지고 있기는 하나, 외부 전원전압은 여전히 내부 전원전압보다 높다.
저 전력 전자공학에 관한 1994 IEEE 심포지엄에 "low-dropout on-chip voltage regulator for low-power circuits"라는 제목으로 공개된 기술은 반도체 메모리 장치의 내부 전원전압 변환회로가 NMOS드라이버를 구비하고, NMOS드라이버의 게이트로 인가되는 제어신호의 전압을 높이기 위하여 승압회로 및 이 승압회로를 동작시키기 위한 클럭신호 발생회로가 필요하였다.
그런데, 종래의 내부 전원전압 변환회로는 만일 높은 외부 전원전압이 저전압에 의해서 동작하도록 제조된 장치 내부의 승압회로 및 클럭신호 발생회로로 인가되면 승압회로 및 클럭신호 발생회로를 구성하는 트랜지스터들의 게이트로 높은 외부 전원전압이 직접 인가되어 트랜지스터의 게이트와 드레인간, 게이트와 소스간의 전압차가 커지게 되어 이들 회로를 구성하는 트랜지스터들이 파괴되는 문제점이 발생하였다.
본 발명의 목적은 승압 회로나 클럭신호 발생회로의 전원전압으로 외부 전원전압을 직접 인가하지 않고, 외부 전원전압을 안정된 전압으로 낮추어 인가함으로써 승압 회로나 클럭신호 발생회로를 구성하는 트랜지스터들이 파괴되는 문제점을 방지하고 안정된 내부 전원전압을 발생할 수 있는 반도체 메모리 장치의 내부 전원전압 변환회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원전압 변환회로는 외부 전원전압을 전원전압으로 입력하여 기준전압과 제1내부 전원전압과의 차를 비교하여 상기 제1내부 전원전압이 상기 기준전압을 유지하도록 하기 위한 제1내부 전원전압 발생수단, 상기 제1내부 전원전압을 전원전압으로 입력하여 클럭신호를 발생하기 위한 클럭신호 발생수단, 상기 외부 전원전압을 전원전압으로 입력하고 상기 클럭신호에 응답하여 상기 외부 전원전압을 승압하여 승압 전압을 발생하기 위한 승압수단, 및 상기 승압 전압을 전원전압으로 입력하여 상기 기준전압과 제2내부 전원전압의 차를 비교하여 상기 제2내부 전원전압이 상기 기준전압을 유지하도록 하기 위한 제2내부 전원전압 발생수단을 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 내부 전원전압 변환회로의 블록도이다.
도2는 도1에 나타낸 클럭신호 발생회로의 실시예의 회로도이다.
도3은 도1에 나타낸 승압 회로의 실시예의 회로도이다.
도4는 도1에 나타낸 차동 비교회로의 실시예의 회로도이다.
도5는 본 발명의 반도체 메모리 장치의 내부 전원전압 변환회로의 블록도이다.
도6은 도5에 나타낸 내부 전원전압 발생회로의 실시예의 회로도이다.
도7은 도5에 나타낸 클럭신호 발생회로의 실시예의 회로도이다.
도8은 도5에 나타낸 승압 회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 메모리 장치의 내부 전원전압 변환회로를 설명하기 전에 종래의 반도체 메모리 장치의 내부 전원전압 변환회로를 먼저 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 내부 전원전압 변환회로의 블록도로서, 클럭신호 발생회로(10), 승압 회로(12), 차동 비교회로(14), 및 NMOS트랜지스터(16)로 구성되어 있다.
클럭 신호 발생회로(10)는 소정 주파수의 클럭 신호를 발생한다. 승압 회로(12)는 소정 주파수의 클럭 신호에 응답하여 승압된 전압(Vp)을 출력한다. 차동 비교회로(14)는 승압된 전압을 전원전압으로 하여 기준전압(Vref)과 내부 전원전압(VDDI)의 차를 감지하여 승압된 전압을 출력한다. NMOS트랜지스터(16)는 차동 비교회로(14)의 출력신호(Vo)에 응답하여 온되어 외부 전원전압(VEXT)을 내부 전원전압(VDDI)으로 변환하여 출력한다.
도2는 도1에 나타낸 클럭신호 발생회로의 실시예의 회로도로서, 외부 전원전압(VEXT)이 인가되는 소스와 출력으로부터 궤환되는 클럭신호(CLK) 및 전단의 출력신호들이 각각 인가되는 게이트를 가진 PMOS트랜지스터들(P1, P2, P3, P4, P5), 및 PMOS트랜지스터들(P1, P2, P3, P4, P5)의 드레인에 각각 연결된 드레인과 출력으로부터 궤환되는 클럭신호(CLK) 및 전단의 출력신호들이 각각 인가되는 게이트와 접지전압에 연결된 소스를 가진 NMOS트랜지스터들(N1, N2, N3, N4, N5)로 구성되어 있다. PMOS트랜지스터들(P1, P2, P3, P4, P5)과 NMOS트랜지스터들(N1, N2, N3, N4, N5)로 구성되는 인버터들을 도면에서 각각 번호 20, 21, 22, 23, 24로 나타내었다. 도2에 나타낸 클럭신호 발생회로는 링 오실레이터(ring oscillator)로 불리우는 회로구성으로 5개의 인버터들을 링 형으로 구성한 것이다.
상술한 구성을 가진 클럭신호 발생회로의 동작을 설명하면 다음과 같다.
도2에 나타낸 회로는 클럭신호(CLK)에 응답하여 외부 전원전압(VEXT)에서 접지전압으로 접지전압에서 외부 전원전압(VEXT)으로 반복적으로 천이하는 펄스신호(CLK)를 발생한다.
즉, 도2의 클럭신호 발생회로는 PMOS트랜지스터들 및 NMOS트랜지스터들의 게이트로 외부 전원전압(VEXT) 또는 접지전압이 인가됨으로 인해서, 이들 트랜지스터의 게이트와 소스간, 게이트와 드레인간의 전압차가 너무 커서 트랜지스터가 파괴되는 문제가 발생할 수 있었다.
또한, 클럭신호 발생회로로 인가되는 외부 전원전압 레벨의 변동으로 인해서 발생되는 클럭신호의 주기가 변동될 수 있다. 즉, 외부 전원전압 레벨이 높아지면 주기가 짧아지고, 외부 전원전압 레벨이 낮아지면 주기가 길어지게 되어, 일정한 주기를 가진 클럭신호를 발생할 수가 없게 되는 문제점이 발생할 수 있었다.
도3은 도1에 나타낸 승압 회로의 실시예의 회로도로서, 타이밍 조절회로(30), 및 승압부(60)로 구성되어 있다.
타이밍 조절회로(30)는 클럭신호(CLK)를 입력하여 지연하기 위한 인버터들(31, 32), 인버터(32)의 출력신호를 지연하기 위한 인버터들(33, 34, 35, 36) 및 인버터들(39, 40, 41, 42), 클럭신호(CLK)와 인버터들(36, 42)의 출력신호들을 각각 비논리곱하기 위한 NAND게이트들(37, 43), NAND게이트(37)의 출력신호를 반전하기 위한 인버터(38), NAND게이트(43)의 출력신호를 지연하기 위한 인버터들(44, 45), 클럭신호(CLK)를 지연하기 위한 인버터들(46, 47, 48, 49), 클럭신호(CLK)와 인버터(49)의 출력신호를 비논리곱하기 위한 NAND게이트(50), NAND게이트(50)의 출력신호를 반전하기 위한 인버터(51), 및 인버터(47)의 출력신호를 반전하고 지연하기 위한 인버터들(52, 53, 54)로 구성되어 있다.
타이밍 조절회로(30)는 클럭신호(CLK)의 펄스폭과 타이밍을 제어하기 위한 것으로, 인버터들(31, 32, 33, 34, 35, 36), NAND게이트(37), 및 인버터(38)로 구성된 신호 경로는 클럭신호(CLK)의 펄스폭을 신장하고 지연하여 클럭신호(C1)를 발생하고, 인버터들(31, 32, 39, 40, 41, 42), NAND게이트(43), 및 인버터들(44, 45)로 구성된 신호 경로는 클럭신호(CLK)의 펄스폭을 신장하고 지연하고 반전하여 클럭신호(C2)를 발생하고, 인버터들(46, 47, 48, 49), NAND게이트(50), 및 인버터(51)로 구성된 신호 경로는 클럭신호(CLK)의 펄스폭을 신장하고 지연하여 클럭신호(C3)를 발생하고, 인버터들(46, 47, 52, 53, 54)은 클럭신호(CLK)를 지연하고 반전하여 클럭신호(C4)를 발생한다.
즉, 출력 클럭신호들(C1, C3)이 외부 전원전압(VEXT)레벨일 때, 클럭신호들(C2, C4)은 접지전압 레벨이고, 클럭신호들(C1, C3)이 접지전압 레벨일 때, 클럭신호들(C1, C3)은 외부 전원전압(VEXT)레벨이다.
즉, 도3의 타이밍 조절회로(30)를 구성하는 PMOS트랜지스터들 및 NMOS트랜지스터들의 게이트로 외부 전원전압(VEXT)과 접지전압이 직접 인가되기 때문에 이들 트랜지스터들의 게이트와 소스간, 게이트와 드레인간의 전압차가 너무 크게 되어 트랜지스터가 파괴되는 문제가 발생할 수 있었다.
또한, 타이밍 조절회로로 인가되는 외부 전원전압 레벨의 변동으로 인해서 일정한 주기를 가진 클럭신호를 발생할 수 없다는 문제점이 있었다.
승압부(60)는 외부 전원전압(VEXT)이 인가되는 드레인과 게이트를 가진 다이오우드 구성의 NMOS트랜지스터(N6), 클럭신호(C1)가 인가되는 드레인 및 소스와 NMOS트랜지스터(N6)의 소스에 연결된 게이트를 가진 NMOS캐패시터(N7), NMOS캐패시터(N7)의 게이트에 연결된 게이트와 외부 전원전압(VEXT)이 인가되는 드레인을 가진 NMOS트랜지스터(N8), 외부 전원전압(VEXT)이 인가되는 드레인과 게이트와 NMOS트랜지스터(N8)의 소스에 연결된 소스를 가진 다이오우드 구성의 NMOS트랜지스터(N9), 클럭신호(C2)가 인가되는 드레인과 소스와 NMOS트랜지스터(N8)의 소스에 연결된 게이트를 가진 NMOS캐패시터(N10), 외부 전원전압(VEXT)이 인가되는 드레인과 소스를 가진 다이오우드 구성의 NMOS트랜지스터(N11), 클럭신호(C3)가 인가되는 드레인과 소스와 NMOS트랜지스터(N11)의 소스에 연결된 게이트를 가진 NMOS캐패시터(N12), 외부 전원전압(VEXT)이 인가되는 드레인과 NMOS캐패시터(N12)의 게이트에 연결된 게이트를 가진 NMOS트랜지스터(N13), 외부 전원전압(VEXT)이 인가되는 게이트와 드레인과 NMOS트랜지스터(N13)의 소스에 연결된 소스를 가진 다이오우드 구성의 NMOS트랜지스터(N14), 클럭신호(C4)가 인가되는 소스와 드레인과 NMOS트랜지스터(N13)의 소스에 연결된 게이트를 가진 다이오우드 구성의 NMOS캐패시터(N15), NMOS캐패시터(N15)의 게이트에 연결된 게이트와 NMOS캐패시터(N10)의 게이트에 연결된 드레인과 승압 전압(Vp) 출력단자에 연결된 소스를 가진 NMOS트랜지스터(N16), 및 승압 전압(Vp) 출력단자에 연결된 게이트와 공통 연결된 소스와 드레인을 가진 NMOS캐패시터(N17)로 구성되어 있다.
상술한 구성을 가진 승압부의 동작을 설명하면 다음과 같다.
승압부(60)를 구성하는 다이오우드 구성의 NMOS트랜지스터들(N6, N9, N11, N14)의 소스에는 각각 외부 전원전압(VEXT)에서 NMOS트랜지스터들의 문턱전압(Vtn)을 뺀 전압이 각각 걸리게 된다. 즉, 노드들(n1, n2, n3, n4)에는 각각 외부 전원전압(VEXT)에서 NMOS트랜지스터들의 문턱전압(Vtn)을 뺀 전압이 걸리게 된다.
클럭신호들(C1, C3)이 외부 전원전압(VEXT)레벨이 되고, 클럭신호들(C2, C4)이 접지전압 레벨이 되면, NMOS캐패시터들(N7, N12)에 의해 노드들(n1, n3)은 전압(VEXT-Vtn+VEXT) 레벨까지 승압된다. 그래서, NMOS트랜지스터들(N8, N13)이 완전히 온되어 노드들(n2, n4)에 연결된 NMOS캐패시터들(N10, N15)이 외부 전원전압(VEXT) 레벨로 충전된다. 다음, 클럭신호들이 천이하여, 클럭신호들(C1, C3)이 접지전압 레벨이 되고, 클럭신호들(C2, C4)이 외부 전원전압(VEXT) 레벨이 되면, 노드들(n1, n3)은 전압(VEXT-Vtn)을 유지하고, NMOS캐패시터들(N10, N15)에 의해 노드들(n2, n4)은 전압(VEXT+VEXT) 레벨로 승압된다. 그래서, NMOS트랜지스터(N16)를 온하여 승압된 전압을 승압 전압(Vp) 출력단자로 출력하고, 또한, 이 승압 전압(Vp)은 NMOS캐패시터(N17)에 충전된다. 상술한 바와 같은 동작을 클럭신호의 천이에 응답하여 반복 수행함으로써 승압된 전압(Vp)을 발생한다.
도3에 나타낸 승압부(60)는 다이오우드 구성의 NMOS트랜지스터들에 의해서 외부 전원전압(VEXT)을 소정 레벨로 낮추어 NMOS트랜지스터의 게이트로 인가되게 구성함으로써 트랜지스터들의 게이트와 소스간, 게이트와 드레인간 전압차가 크지 않아 트랜지스터의 파괴 문제는 발생하지 않는다.
도4는 도1에 나타낸 차동 비교회로의 실시예의 구성을 나타내는 회로도로서, 승압 전압(Vp)이 인가되는 소스와 공통 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P6), 승압 전압(Vp)이 인가되는 소스와 PMOS트랜지스터(P6)의 게이트에 연결된 게이트를 가진 PMOS트랜지스터(P7), PMOS트랜지스터(P6)의 드레인에 연결된 드레인과 기준전압(Vref)이 인가되는 게이트를 가진 NMOS트랜지스터(N17), PMOS트랜지스터(P7)의 드레인에 연결된 드레인과 내부 전원전압(IVC)이 인가되는 게이트와 NMOS트랜지스터(N17)의 소스에 연결된 소스를 가진 NMOS트랜지스터(N18), 및 NMOS트랜지스터(N18)의 소스와 접지전압사이에 연결된 정전류원(70)으로 구성되어 있다.
상술한 구성을 가진 차동 비교회로의 동작을 설명하면 다음과 같다.
기준전압(Vref)과 내부 전원전압(IVC)을 입력하여 만일 내부 전원전압(IVC)이 기준전압(Vref)보다 낮으면, NMOS트랜지스터(N17)를 통하여 흐르는 전류가 NMOS트랜지스터(N18)를 통하여 흐르는 전류보다 커지게 되어, 출력전압(Vo)이 증가하게 된다. 반대로, 내부 전원전원(IVC)이 기준전압(Vref)보다 높으면, NMOS트랜지스터(N17)를 통하여 흐르는 전류가 NMOS트랜지스터(N18)를 통하여 흐르는 전류보다 작아지게 되어, 출력전압(Vo)이 감소하게 된다.
그래서, 내부 전원전압(IVC)이 기준전압(Vref)보다 작으면, NMOS트랜지스터(16)의 게이트로 인가되는 출력전압(Vo)을 증가하여 내부 전원전압(IVC)을 기준전압(Vref)으로 증가하고, 내부 전원전압(IVC)이 기준전압(Vref)보다 크면, NMOS트랜지스터(16)의 게이트로 인가되는 출력전압(Vo)을 감소하여 내부 전원전압(IVC)을 기준전압(Vref)으로 감소한다.
도4에 나타낸 차동 비교회로는 이 회로를 구성하는 트랜지스터들의 게이트로 외부 전원전압(VEXT)이 직접 인가됨으로 인해서 게이트와 소스간, 게이트와 드레인간의 전압차가 커서 트랜지스터가 파괴되는 문제는 발생하지 않는다.
상술한 도1에 나타낸 내부 전원전압 변환회로의 각 부 동작 설명을 참고로 하여 도1에 나타낸 반도체 메모리 장치의 내부 전원전압 변환회로의 동작을 설명하면 다음과 같다.
클럭신호 발생회로(10)는 외부 전원전압(VEXT)에서 접지전압으로 접지전압에서 외부 전원전압으로 반복적으로 천이하는 클럭신호(CLK)를 발생한다. 승압회로(12)는 클럭신호(CLK)에 응답하여 외부 전원전압(VEXT)을 승압하여 승압 전압(Vp)을 발생한다. 차동 비교회로(14)는 기준전압(Vref)과 내부 전원전압(IVC)의 차를 감지하여 출력전압(Vo)을 발생한다. NMOS트랜지스터(16)는 출력전압(Vo)에 응답하여 외부 전원전압(VEXT)의 레벨을 변환하여 내부 전원전압(IVC)을 발생한다.
그런데, 상술한 종래의 반도체 메모리 장치의 내부 전원전압 변환회로의 트랜지스터들이 저전압에서 동작하도록 제조된 경우에, 내부 전원전압 변환회로를 구성하는 클럭신호 발생회로와 승압회로로 직접 외부 전원전압이 인가되기 때문에 이들 회로들을 구성하는 트랜지스터들의 게이트와 소스간 및 게이트와 드레인간 전압차가 너무 커서 트랜지스터가 파괴되는 문제점이 발생하였다.
또한, 클럭신호 발생회로와 타이밍 조절회로가 외부 전원전압의 변동으로 인해서 일정한 주기를 가진 클럭신호를 발생할 수 없다는 문제점이 있었다.
도5는 본 발명의 반도체 메모리 장치의 내부 전원전압 변환회로의 블록도로서, 도1에 나타낸 내부 전원전압 변환회로에 내부 전원전압 발생회로(18)를 추가하여 구성되어 있다. 내부 전원전압 발생회로(18)는 클럭 신호 발생회로(10)와 승압회로(12)의 전원전압으로 안정된 내부 전원전압(VINT)을 인가한다.
즉, 도5에 나타낸 회로는 클럭 신호 발생회로(10)와 승압회로(12)로 외부 전원전압을 직접 인가하는 것이 아니라 안정된 내부 전원전압(VINT)을 인가함으로써 이들 회로들을 구성하는 트랜지스터들의 게이트와 소스간 그리고 게이트와 드레인간 전압차를 낮추어줌으로써 트랜지스터가 파괴되는 것을 방지할 수 있다.
또한, 클럭신호 발생회로(10)와 승압회로(12)가 외부 전원전압을 입력하여 클럭신호를 발생하는 것이 아니라, 안정된 내부 전원전압을 입력하여 클럭신호를 발생함으로써 일정한 주기를 가진 클럭신호를 발생할 수 있다.
도6은 도5에 나타낸 내부 전원전압 발생회로의 실시예의 회로도로서, 외부 전원전압(VEXT)이 인가되는 소스를 가진 PMOS트랜지스터(P8), 외부 전원전압(VEXT)이 인가되는 소스와 PMOS트랜지스터(P8)의 게이트에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P9), PMOS트랜지스터(P8)의 드레인과 출력전압 발생단자에 연결된 드레인과 기준전압(Vref)이 인가되는 게이트를 가진 NMOS트랜지스터(N19), PMOS트랜지스터(P9)의 드레인에 연결된 드레인과 내부 전원전압(VINT)이 인가되는 게이트와 NMOS트랜지스터(N19)의 소스에 연결된 소스를 가진 NMOS트랜지스터(N20), 외부 전원전압(VEXT)이 인가되는 소스와 NMOS트랜지스터(N19)의 드레인에 연결된 게이트와 내부 전원전압(VINT) 발생단자에 연결된 드레인을 가진 PMOS트랜지스터(P10), 및 NMOS트랜지스터(N19)의 소스와 접지전압사이에 연결된 정전류원(70)으로 구성되어 있다.
상술한 구성을 가진 내부 전원전압 발생회로의 동작을 설명하면 다음과 같다.
기준전압(Vref)과 내부 전원전압(VINT)을 입력하여 만일 내부 전원전압(VINT)이 기준전압(Vref)보다 크면, NMOS트랜지스터(N20)를 통하여 흐르는 전류가 NMOS트랜지스터(N19)를 통하여 흐르는 전류보다 커서, NMOS트랜지스터(N19)의 드레인 전압을 증가하게 된다. 따라서, PMOS트랜지스터(P10)의 게이트로 인가되는 전압이 증가하여 내부 전원전압(VINT)을 기준전압(Vref)으로 감소한다. 반대로, 내부 전원전압(VINT)이 기준전압(Vref)보다 작으면, NMOS트랜지스터(N20)를 통하여 흐르는 전류가 NMOS트랜지스터(N19)를 통하여 흐르는 전류보다 작으므로, NMOS트랜지스터(N19)의 드레인 전압이 감소하게 된다. 따라서, PMOS트랜지스터(P10)의 게이트로 인가되는 전압을 감소하여 내부 전원전압(VINT)을 기준전압(Vref)으로 증가한다.
도7은 도5에 나타낸 클럭신호 발생회로의 실시예의 회도로로서, 도1에 나타낸 클럭신호 발생회로와 구성이 동일하다. 단지, 클럭신호 발생회로를 구성하는 인버터들(20, 21, 22, 23, 24)의 전원전압으로 외부 전원전압(VEXT)을 사용하는 것이 아니라 도6에 나타낸 내부 전원전압 발생회로로부터 출력되는 전압(VINT)을 사용하는 것이 다르다. 그래서, 도7의 클럭신호 발생회로를 구성하는 인버터들의 번호와 부호를 도2에 나타낸 것과 동일하게 표시하였다.
도7에 나타낸 클럭신호 발생회로는 내부 전원전압(VINT)에서 접지전압으로 접지전압에서 내부 전원전압(VINT)으로 반복적으로 천이하는 펄스 신호(CLK)를 발생한다.
따라서, 본 발명의 클럭신호 발생회로는 안정된 내부 전원전압을 입력하여 일정한 주기를 가진 클럭신호를 발생할 수 있다.
도8은 도5에 나타낸 승압 회로의 실시예의 회로 구성을 나타내는 것으로, 도3에 나타낸 승압회로와 구성이 동일하다. 단지 승압회로를 구성하는 타이밍 조절회로(30)의 전원전압으로 외부 전원전압(VEXT)을 사용하는 것이 아니라 내부 전원전압 발생회로에 의해서 발생된 내부 전원전압(VINT)을 사용하는 것이 다르다. 그래서, 도8에 나타낸 인버터들 및 NAND게이트들의 번호를 도3에 나타낸 인버터들 및 NAND게이트들의 번호와 동일하게 표시하였다.
따라서, 본 발명의 타이밍 조절회로는 안정된 내부 전원전압을 전원전압으로 인가함으로써 일정한 주기를 가지는 안정된 클럭신호를 발생할 수 있다.
도8에 나타낸 승압부는 도3에 나타낸 승압부와 동일한 동작을 수행함에 의해서 승압 전압(Vp)을 전압(VEXT+VINT)까지 승압할 수 있다. 그래서, 도8에 나타낸 승압부의 출력 승압 전압(Vp)은 도3에 나타낸 승압부의 승압 전압(VEXT+VEXT) 보다 조금 낮은 레벨로 승압되게 된다. 즉, 승압부로 인가되는 클럭신호들(C1, C2, C3, C4)의 "하이"레벨이 외부 전원전압(VEXT)에서 내부 전원전압(VINT)으로 낮아졌기 때문에 도3에 나타낸 승압부의 승압 전압(Vp)의 레벨이 조금 낮아지게 된다.
상술한 본 발명의 반도체 메모리 장치의 내부 전원전압 변환회로의 각 부 동작 설명을 참고로 하여 본 발명의 내부 전원전압 변환회로의 전체적인 동작을 설명하면 다음과 같다.
내부 전원전압 발생회로(18)는 외부 전원전압을 전원전압으로 하여 기준전압(Vref)과 전압(VINT)의 차를 감지하여 전압(VINT)이 기준전압(Vref)을 유지하도록 동작한다. 클럭신호 발생회로(10)는 전압(VINT)을 입력하여 전압(VINT)에서 접지전압으로, 접지전압에서 전압(VINT)으로 천이하는 펄스 신호(CLK)를 발생한다. 승압회로(12)는 펄스 신호(CLK)에 응답하여 승압된 전압(Vp)을 발생한다. 차동 비교회로(14)는 기준전압(Vref)과 내부 전원전압(IVC)의 차를 비교하여 내부 전원전압(IVC)이 기준전압보다 낮으면 출력전압(Vo)을 증가하고, 내부 전원전압(IVC)이 기준전압보다 높으면 출력전압(Vo)을 감소함에 의해서 안정된 내부 전원전압을 발생한다.
즉, 본 발명의 반도체 메모리 장치의 내부 전원전압 변환회로는 클럭신호 발생회로와 승압회로로 외부 전원전압을 직접 인가하는 것이 아니라 외부 전원전압을 소정 레벨로 낮춘 전압을 인가함으로써 트랜지스터가 파괴되는 문제를 방지할 수 있고, 또한, 안정된 내부 전원전압을 전원전압으로 하여 안정된 클럭신호를 발생함으로써 내부 전원전압이 안정화될 수 있다.
따라서, 본 발명의 반도체 메모리 장치의 내부 전원전압 변환회로는 클럭신호 발생회로와 승압회로로 외부 전원전압을 직접 인가하는 것이 아니라 외부 전원전압의 레벨을 소정 레벨로 낮춘 안정된 전압을 인가함으로써 클럭신호 발생회로와 승압회로를 구성하는 트랜지스터들이 파괴되는 것을 방지할 수 있다.
또한, 클럭신호 발생회로와 승압회로의 타이밍 조절회로로 외부 전원전압 레벨을 소정 레벨로 낮춘 안정된 전압, 즉 전압의 변동이 적은 전압을 전원전압으로 인가함으로써 일정한 주기를 가지는 클럭신호를 발생하여 내부 전원전압이 안정화될 수 있다.
Claims (14)
- 외부 전원전압을 전원전압으로 입력하여 기준전압과 제1내부 전원전압과의 차를 비교하여 상기 제1내부 전원전압이 상기 기준전압을 유지하도록 하기 위한 내부 전원전압 발생수단;상기 제1내부 전원전압을 전원전압으로 입력하여 클럭신호를 발생하기 위한 클럭신호 발생수단;상기 외부 전원전압을 전원전압으로 입력하고 상기 클럭신호에 응답하여 상기 외부 전원전압을 승압하여 승압 전압을 발생하기 위한 승압수단;상기 승압 전압을 전원전압으로 입력하여 상기 기준전압과 제2내부 전원전압의 차를 비교하여 상기 제2내부 전원전압이 상기 기준전압보다 낮으면 출력전압을 증가하고, 상기 제2내부 전원전압이 상기 기준전압보다 높으면 상기 출력전압을 감소하기 위한 차동 비교수단; 및상기 차동 비교수단의 출력신호에 응답하여 상기 외부 전원전압을 변환하여 상기 제2내부 전원전압으로 발생하기 위한 드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제1항에 있어서, 상기 드라이버는NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제1항에 있어서, 상기 내부 전원전압 발생회로는상기 기준전압과 상기 제1내부 전원전압을 입력하여 상기 제1내부 전원전압이 상기 기준전압보다 낮으면 출력전압을 감소하고, 상기 제1내부 전원전압이 상기 기준전압보다 높으면 상기 출력전압을 증가하기 위한 차동 비교기; 및상기 차동 비교기의 출력전압에 응답하여 상기 제1내부 전원전압을 제어하기 위한 PMOS드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제3항에 있어서, 상기 차동 비교기는상기 외부 전원전압이 인가되는 소스를 가진 제1PMOS트랜지스터;상기 외부 전원전압이 인가되는 소스와 상기 제1PMOS트랜지스터의 게이트에 공통 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터;상기 기준전압이 인가되는 게이트와 상기 제1PMOS트랜지스터의 드레인과 출력전압 발생단자에 공통 연결된 드레인을 가진 제1NMOS트랜지스터;상기 제1내부 전원전압이 인가되는 게이트와 상기 제2PMOS트랜지스터의 드레인에 연결된 드레인과 상기 제1NMOS트랜지스터의 소스에 연결된 소스를 가진 제2NMOS트랜지스터; 및상기 제1, 2NMOS트랜지스터들의 공통 소스와 접지전압사이에 연결된 제1정전류원을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제1항에 있어서, 상기 클럭신호 발생수단은상기 제1내부 전원전압을 전원전압으로 하여 구성된 소정수의 직렬 연결된 인버터들을 링 형으로 연결한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제1항에 있어서, 상기 승압수단은상기 제1내부 전원전압을 전원전압으로 하여 상기 클럭신호를 입력하여 상기 클럭신호의 펄스폭과 타이밍을 조절하여 제1, 2, 3, 및 4클럭신호들을 발생하기 위한 타이밍 조절수단; 및상기 제1클럭신호가 인가되는 드레인 및 소스를 가진 제1NMOS캐패시터;상기 외부 전원전압이 인가되는 드레인 및 게이트와 상기 제1NMOS캐패시터의 소스에 연결된 게이트를 가진 제1NMOS다이오우드;상기 외부 전원전압이 인가되는 드레인과 상기 제1NMOS캐패시터의 게이트에 연결된 게이트를 가진 제3NMOS트랜지스터;상기 외부 전원전압이 인가되는 드레인 및 게이트와 상기 제3NMOS트랜지스터의 소스에 연결된 소스를 가진 제2NMOS다이오우드;상기 제2클럭신호가 인가되는 드레인 및 소스와 상기 제3NMOS트랜지스터의 소스에 연결된 게이트를 가진 제2NMOS캐패시터;상기 제3클럭신호가 인가되는 드레인 및 소스를 가진 제3NMOS캐패시터;상기 외부 전원전압이 인가되는 드레인 및 게이트와 상기 제3NMOS캐패시터의 게이트에 연결된 소스를 가진 제3NMOS다이오우드;상기 외부 전원전압이 인가되는 드레인과 상기 제3NMOS다이오우드의 소스에 연결된 게이트를 가진 제4NMOS트랜지스터;상기 외부 전원전압이 인가되는 드레인 및 게이트와 상기 제4NMOS트랜지스터의 소스에 연결된 소스를 가진 제4NMOS다이오우드;상기 제4클럭신호가 인가되는 드레인 및 소스와 상기 제4NMOS다이오우드의 소스에 연결된 게이트를 가진 제4NMOS캐패시터;상기 제2NMOS캐패시터의 게이트에 연결된 드레인과 상기 제4NMOS캐패시터의 게이트에 연결된 게이트와 승압 전압 출력단자에 연결된 소스를 가진 제5NMOS트랜지스터; 및상기 승압 전압 출력단자에 연결된 게이트와 접지전압에 연결된 소스와 드레인을 가진 제5NMOS캐패시터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제1항에 있어서, 상기 차동 비교회로는상기 승압 전압이 인가되는 소스와 공통 연결된 드레인 및 게이트를 가진 제3PMOS트랜지스터;상기 승압 전압이 인가되는 소스와 상기 제3PMOS트랜지스터의 게이트에 연결된 게이트와 출력전압 발생단자에 연결된 드레인을 가진 제4PMOS트랜지스터;상기 기준전압이 인가되는 게이트와 상기 제3PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제6NMOS트랜지스터;상기 제1내부 전원전압이 인가되는 게이트와 상기 출력전압 발생단자에 연결된 드레인과 상기 제6NMOS트랜지스터의 소스에 연결된 소스를 가진 제7NMOS트랜지스터; 및상기 제6, 7NMOS트랜지스터들의 공통 소스와 접지전압사이에 연결된 제2정전류원을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 외부 전원전압을 전원전압으로 입력하여 기준전압과 제1내부 전원전압과의 차를 비교하여 상기 제1내부 전원전압이 상기 기준전압을 유지하도록 하기 위한 제1내부 전원전압 발생수단;상기 제1내부 전원전압을 전원전압으로 입력하여 클럭신호를 발생하기 위한 클럭신호 발생수단;상기 외부 전원전압을 전원전압으로 입력하고 상기 클럭신호에 응답하여 상기 외부 전원전압을 승압하여 승압 전압을 발생하기 위한 승압수단; 및상기 승압 전압을 전원전압으로 입력하여 상기 기준전압과 제2내부 전원전압의 차를 비교하여 상기 제2내부 전원전압이 상기 기준전압을 유지하도록 하기 위한 제2내부 전원전압 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제8항에 있어서, 상기 제1내부 전원전압 발생수단은상기 기준전압과 상기 제1내부 전원전압을 입력하여 상기 제1내부 전원전압이 상기 기준전압보다 낮으면 출력전압을 감소하고, 상기 제1내부 전원전압이 상기 기준전압보다 높으면 상기 출력전압을 증가하기 위한 제1차동 비교기; 및상기 제1차동 비교기의 출력전압에 응답하여 상기 제1내부 전원전압을 제어하기 위한 PMOS드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제9항에 있어서, 상기 제1차동 비교기는상기 외부 전원전압이 인가되는 소스를 가진 제1PMOS트랜지스터;상기 외부 전원전압이 인가되는 소스와 상기 제1PMOS트랜지스터의 게이트에 공통 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터;상기 기준전압이 인가되는 게이트와 상기 제1PMOS트랜지스터의 드레인과 출력전압 발생단자에 공통 연결된 드레인을 가진 제1NMOS트랜지스터;상기 제1내부 전원전압이 인가되는 게이트와 상기 제2PMOS트랜지스터의 드레인에 연결된 드레인과 상기 제1NMOS트랜지스터의 소스에 연결된 소스를 가진 제2NMOS트랜지스터; 및상기 제1, 2NMOS트랜지스터들의 공통 소스와 접지전압사이에 연결된 제1정전류원을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제8항에 있어서, 상기 클럭신호 발생수단은상기 제1내부 전원전압을 전원전압으로 하여 구성된 소정수의 직렬 연결된 인버터들을 링 형으로 연결한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제8항에 있어서, 상기 승압수단은상기 제1내부 전원전압을 전원전압으로 하여 상기 클럭신호를 입력하여 상기 클럭신호의 펄스폭과 타이밍을 조절하여 제1, 2, 3, 및 4클럭신호들을 발생하기 위한 타이밍 조절수단; 및상기 제1클럭신호가 인가되는 드레인 및 소스를 가진 제1NMOS캐패시터;상기 외부 전원전압이 인가되는 드레인 및 게이트와 상기 제1NMOS캐패시터의 소스에 연결된 게이트를 가진 제1NMOS다이오우드;상기 외부 전원전압이 인가되는 드레인과 상기 제1NMOS캐패시터의 게이트에 연결된 게이트를 가진 제3NMOS트랜지스터;상기 외부 전원전압이 인가되는 드레인 및 게이트와 상기 제3NMOS트랜지스터의 소스에 연결된 소스를 가진 제2NMOS다이오우드;상기 제2클럭신호가 인가되는 드레인 및 소스와 상기 제3NMOS트랜지스터의 소스에 연결된 게이트를 가진 제2NMOS캐패시터;상기 제3클럭신호가 인가되는 드레인 및 소스를 가진 제3NMOS캐패시터;상기 외부 전원전압이 인가되는 드레인 및 게이트와 상기 제3NMOS캐패시터의 게이트에 연결된 소스를 가진 제3NMOS다이오우드;상기 외부 전원전압이 인가되는 드레인과 상기 제3NMOS다이오우드의 소스에 연결된 게이트를 가진 제4NMOS트랜지스터;상기 외부 전원전압이 인가되는 드레인 및 게이트와 상기 제4NMOS트랜지스터의 소스에 연결된 소스를 가진 제4NMOS다이오우드;상기 제4클럭신호가 인가되는 드레인 및 소스와 상기 제4NMOS다이오우드의 소스에 연결된 게이트를 가진 제4NMOS캐패시터;상기 제2NMOS캐패시터의 게이트에 연결된 드레인과 상기 제4NMOS캐패시터의 게이트에 연결된 게이트와 승압 전압 출력단자에 연결된 소스를 가진 제5NMOS트랜지스터; 및상기 승압 전압 출력단자에 연결된 게이트와 접지전압에 연결된 소스와 드레인을 가진 제5NMOS캐패시터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제8항에 있어서, 상기 제2내부 전원전압 발생수단은상기 기준전압과 상기 제1내부 전원전압을 입력하여 상기 제1내부 전원전압이 상기 기준전압보다 낮으면 출력전압을 증가하고, 상기 제1내부 전원전압이 상기 기준전압보다 높으면 상기 출력전압을 감소하기 위한 제2차동 비교기; 및상기 제2차동 비교기의 출력전압에 응답하여 상기 제1내부 전원전압을 제어하기 위한 NMOS드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
- 제13항에 있어서, 상기 제2차동 비교기는상기 승압 전압이 인가되는 소스와 공통 연결된 드레인 및 게이트를 가진 제3PMOS트랜지스터;상기 승압 전압이 인가되는 소스와 상기 제3PMOS트랜지스터의 게이트에 연결된 게이트와 출력전압 발생단자에 연결된 드레인을 가진 제4PMOS트랜지스터;상기 기준전압이 인가되는 게이트와 상기 제3PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제6NMOS트랜지스터;상기 제2내부 전원전압이 인가되는 게이트와 상기 출력전압 발생단자에 연결된 드레인과 상기 제6NMOS트랜지스터의 소스에 연결된 소스를 가진 제7NMOS트랜지스터; 및상기 제6, 7NMOS트랜지스터들의 공통 소스와 접지전압사이에 연결된 제2정전류원을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 변환회로.
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