JP3041385B2 - Ｃｍｏｓクロック発生器 - Google Patents
Ｃｍｏｓクロック発生器Info
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- JP3041385B2 JP3041385B2 JP2341179A JP34117990A JP3041385B2 JP 3041385 B2 JP3041385 B2 JP 3041385B2 JP 2341179 A JP2341179 A JP 2341179A JP 34117990 A JP34117990 A JP 34117990A JP 3041385 B2 JP3041385 B2 JP 3041385B2
- Authority
- JP
- Japan
- Prior art keywords
- phase clock
- input
- clock signal
- transistor
- node
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15006—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two programmable outputs
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Nitrogen Condensed Heterocyclic Rings (AREA)
- Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
- Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
Description
【発明の詳細な説明】 発明の背景 この発明は、包括的には、集積回路とともに使用する
ためのタイミングまたはクロッキング回路に関するもの
であり、さらに特定的には、調整できる重なり電圧を有
する内部CMOS位相クロック信号を発生するためのCMOSク
ロック発生器に関するものである。
ためのタイミングまたはクロッキング回路に関するもの
であり、さらに特定的には、調整できる重なり電圧を有
する内部CMOS位相クロック信号を発生するためのCMOSク
ロック発生器に関するものである。
大規模集積化（LSI）技術の出現で、より高い集積化
密度を生じるために、ますます多くの回路コンポーネン
トがモノリシック集積回路の単一チップの上へ製作され
ている。このような増加した回路密度は、減らされた組
立費用、より高い動作の速度およびより低い電力損失の
利点をもたらしている。これらの利点は、理論回路設計
者がより多数の論理ゲートがこのLSI技術により形成さ
れることを所望する動機を与えてきた。論理ゲートがマ
イクロプロセッサのようなディジタル機器の動作におい
て異なる信号の制御およびタイミングに使われれば、そ
のような論理回路はまた、それら独自に使用するための
内部位相クロック信号を発生するためのそれら独自のク
ロック発生器を必要とする。
密度を生じるために、ますます多くの回路コンポーネン
トがモノリシック集積回路の単一チップの上へ製作され
ている。このような増加した回路密度は、減らされた組
立費用、より高い動作の速度およびより低い電力損失の
利点をもたらしている。これらの利点は、理論回路設計
者がより多数の論理ゲートがこのLSI技術により形成さ
れることを所望する動機を与えてきた。論理ゲートがマ
イクロプロセッサのようなディジタル機器の動作におい
て異なる信号の制御およびタイミングに使われれば、そ
のような論理回路はまた、それら独自に使用するための
内部位相クロック信号を発生するためのそれら独自のク
ロック発生器を必要とする。
それゆえに、クロック発生器を論理ゲートがかなり高
い密度を有する同じ単一半導体チップ上に製造する必要
が起こってきた。半導体チップ上の論理ゲートの密度が
増加するにつれ、完全な半導体論理チップを生じること
は大いにむつかしい仕事になる。製造歩留まりおよび論
理チップの信頼性を改善する努力において、それらが適
切に作動するかどうかを決定するために、製作の後で半
導体論理チップを検査することが必要である。もし、欠
陥が半導体論理チップの上に位置されるクロック発生器
に帰因するならば、欠陥のある論理チップを修理する試
みの際に内部位相クロック信号の間の重なり電圧を調整
することが望ましいであろう。
い密度を有する同じ単一半導体チップ上に製造する必要
が起こってきた。半導体チップ上の論理ゲートの密度が
増加するにつれ、完全な半導体論理チップを生じること
は大いにむつかしい仕事になる。製造歩留まりおよび論
理チップの信頼性を改善する努力において、それらが適
切に作動するかどうかを決定するために、製作の後で半
導体論理チップを検査することが必要である。もし、欠
陥が半導体論理チップの上に位置されるクロック発生器
に帰因するならば、欠陥のある論理チップを修理する試
みの際に内部位相クロック信号の間の重なり電圧を調整
することが望ましいであろう。
それゆえに、重なり電圧が調整できる内部CMOS位相ク
ロック信号を発生するために集積論理回路とともに使用
されるCMOSクロック発生器を提供することが望ましいで
あろう。この発明のCMOSクロック発生器は、製作の後で
チップの速度を速めるかまたは速度を落とすためにクロ
ック重なり電圧をアップかまたはダウンに調整するため
の手段を含む。この技術は、トランジスタ装置の電極に
接続されたヒューズを切断するかまたは開くためにレー
ザを利用する。
ロック信号を発生するために集積論理回路とともに使用
されるCMOSクロック発生器を提供することが望ましいで
あろう。この発明のCMOSクロック発生器は、製作の後で
チップの速度を速めるかまたは速度を落とすためにクロ
ック重なり電圧をアップかまたはダウンに調整するため
の手段を含む。この技術は、トランジスタ装置の電極に
接続されたヒューズを切断するかまたは開くためにレー
ザを利用する。
発明の概要 したがって、この発明の包括的な目的は、製造しかつ
組立てるのに比較的簡単でかつ経済的な内部CMOS位相ク
ロック信号を発生するための改善されたCMOSクロック発
生器を提供することである。
組立てるのに比較的簡単でかつ経済的な内部CMOS位相ク
ロック信号を発生するための改善されたCMOSクロック発
生器を提供することである。
この発明の目的は、重なり電圧が調整できる内部CMOS
位相クロック信号を発生するために集積論理回路ととも
に使用するためのCMOSクロック発生器を提供することで
ある。
位相クロック信号を発生するために集積論理回路ととも
に使用するためのCMOSクロック発生器を提供することで
ある。
この発明の別の目的は、製作の後で半導体チップの速
度を速めるかまたは速度を落とすためにクロック重なり
電圧をアップかまたはダウンかに調整するための手段を
含むCMOSクロック発生器を提供することである。
度を速めるかまたは速度を落とすためにクロック重なり
電圧をアップかまたはダウンかに調整するための手段を
含むCMOSクロック発生器を提供することである。
この発明のさらに別の目的は、重なり電圧がトランジ
スタ装置の電極に接続されたヒューズを切断するかまた
は開くためのレーザによって調整できる、内部CMOS位相
クロック信号を発生するためのCMOSクロック発生器を提
供することである。
スタ装置の電極に接続されたヒューズを切断するかまた
は開くためのレーザによって調整できる、内部CMOS位相
クロック信号を発生するためのCMOSクロック発生器を提
供することである。
これらのねらいと目的に従えば、この発明は、調整で
きる重なり電圧を有する内部CMOS位相クロック信号を発
生するためのCMOSクロック発生器の提供に関連し、それ
は、入力クロック信号に応答する第１の入力を有し、第
１の位相クロック信号をその出力上に発生するための第
１の回路と、入力クロック信号に応答する第１の入力を
有し、第２の位相クロック信号をその出力上に発生する
ための第２の回路とを含む。第１の回路は、重なり電圧
を制御するために、第２の回路の出力における第２の位
相クロック信号に応答する第２の入力を有する。第２の
回路は、重なり電圧を制御するために、第１の回路の出
力における第１の位相クロック信号に応答する第２の入
力を有する。
きる重なり電圧を有する内部CMOS位相クロック信号を発
生するためのCMOSクロック発生器の提供に関連し、それ
は、入力クロック信号に応答する第１の入力を有し、第
１の位相クロック信号をその出力上に発生するための第
１の回路と、入力クロック信号に応答する第１の入力を
有し、第２の位相クロック信号をその出力上に発生する
ための第２の回路とを含む。第１の回路は、重なり電圧
を制御するために、第２の回路の出力における第２の位
相クロック信号に応答する第２の入力を有する。第２の
回路は、重なり電圧を制御するために、第１の回路の出
力における第１の位相クロック信号に応答する第２の入
力を有する。
この発明のこれらおよび他の目的および利点は、全体
を通して同じ参照番号が対応する部分を示す添付の図面
と関連して読まれると、次の詳細な説明からより十分に
明らかになるであろう。
を通して同じ参照番号が対応する部分を示す添付の図面
と関連して読まれると、次の詳細な説明からより十分に
明らかになるであろう。
好ましい実施例の説明 いま図面を詳細に参照すると、第１図には、第１のま
たは真の内部CMOSレベル位相クロック信号φ１を出力線
10上のノードＸに、かつ第２のまたは相補的内部CMOSレ
ベル位相クロック信号φ２を出力線14上のノードＹにお
いて発生するためのこの発明のCMOSクロック発生器８の
概略回路図が示される。CMOSクロック発生器８は、外部
入力クロック信号CLKを受けるために入力線12に接続さ
れたノードＺにおいて入力を有する。クロック発生器８
は、第１の遅延回路16、第１の位相クロック発生回路1
8、第２の遅延回路20および第２の位相クロック発生回
路22から形成される。
たは真の内部CMOSレベル位相クロック信号φ１を出力線
10上のノードＸに、かつ第２のまたは相補的内部CMOSレ
ベル位相クロック信号φ２を出力線14上のノードＹにお
いて発生するためのこの発明のCMOSクロック発生器８の
概略回路図が示される。CMOSクロック発生器８は、外部
入力クロック信号CLKを受けるために入力線12に接続さ
れたノードＺにおいて入力を有する。クロック発生器８
は、第１の遅延回路16、第１の位相クロック発生回路1
8、第２の遅延回路20および第２の位相クロック発生回
路22から形成される。
第１の遅延回路16は１対の直列接続されたインバータ
INV4およびINV5から形成され、かつ、第２の遅延回路20
は１個のインバータINV1から形成される。第１の位相ク
ロック発生回路18は、インバータINV5の出力に接続され
た第１の入力と、ライン24およびノードＹを経て出力線
14に結合される第２の入力とを有する。第１の位相クロ
ック発生回路18の出力はノードＸにより規定される。キ
ャパシタCPH1により表わされる容量性負荷がノードＸと
接地電位との間に接続される。
INV4およびINV5から形成され、かつ、第２の遅延回路20
は１個のインバータINV1から形成される。第１の位相ク
ロック発生回路18は、インバータINV5の出力に接続され
た第１の入力と、ライン24およびノードＹを経て出力線
14に結合される第２の入力とを有する。第１の位相クロ
ック発生回路18の出力はノードＸにより規定される。キ
ャパシタCPH1により表わされる容量性負荷がノードＸと
接地電位との間に接続される。
第２の位相クロック発生回路22は、インバータINV1の
出力に接続された第１の入力と、ライン26およびノード
Ｘを経て出力線10に結合される第２の入力とを有する。
第２の位相クロック発生回路22の出力はノードＹにより
規定される。キャパシタCPH2により表わされる容量性負
荷はノードＹと接地電位との間に接続される。
出力に接続された第１の入力と、ライン26およびノード
Ｘを経て出力線10に結合される第２の入力とを有する。
第２の位相クロック発生回路22の出力はノードＹにより
規定される。キャパシタCPH2により表わされる容量性負
荷はノードＹと接地電位との間に接続される。
第１の位相クロック発生回路18は、第１のＰチャネル
トランジスタP3、第１のＮチャネルトランジスタN5およ
び第２のＮチャネルトランジスタN6を含む。トランジス
タP3は、そのソースが典型的には＋5.0ボルトである電
源電位VCCに接続され、かつそのドレインが内部ノード
Ａに接続される。トランジスタN5は、そのソースが接地
電位に接続され、そのドレインがヒューズF1を経てノー
ドＡに接続される。トランジスタN6は、そのソースがラ
イン24を経てノードＹで第２の位相クロック発生回路22
の出力に接続され、そのドレインがヒューズF2を経てノ
ードＡに接続される。トランジスタP3、N5およびN6のゲ
ートはすべて互いに接続され、かつ内部ノードＢに接続
されて第１の位相クロック発生回路18の入力を規定す
る。ヒューズF1およびF2は、たとえば、金属、シリサイ
ドまたはポリシリコン材料のような半導体であってもよ
く、レーザカットの使用によって開かれるかまたはとば
されてもよい。
トランジスタP3、第１のＮチャネルトランジスタN5およ
び第２のＮチャネルトランジスタN6を含む。トランジス
タP3は、そのソースが典型的には＋5.0ボルトである電
源電位VCCに接続され、かつそのドレインが内部ノード
Ａに接続される。トランジスタN5は、そのソースが接地
電位に接続され、そのドレインがヒューズF1を経てノー
ドＡに接続される。トランジスタN6は、そのソースがラ
イン24を経てノードＹで第２の位相クロック発生回路22
の出力に接続され、そのドレインがヒューズF2を経てノ
ードＡに接続される。トランジスタP3、N5およびN6のゲ
ートはすべて互いに接続され、かつ内部ノードＢに接続
されて第１の位相クロック発生回路18の入力を規定す
る。ヒューズF1およびF2は、たとえば、金属、シリサイ
ドまたはポリシリコン材料のような半導体であってもよ
く、レーザカットの使用によって開かれるかまたはとば
されてもよい。
第１の位相クロック発生回路18は、インバータINV6、
INV7、第１のプルアップトランジスタP4、第２のプルア
ップトランジスタN7およびプルダウントランジスタN8を
さらに含む。トランジスタP4は、そのソースが電源電位
VCCに接続され、そのドレインがそれぞれのトランジス
タN7およびN8のソースおよびドレインならびにノードＸ
に接続される。トランジスタN7もまたそのドレインが電
源電位VCCに接続される。トランジスタN8はそのソース
が接地電位に接続される。インバータINV7は、その入力
がノードＡでトランジスタP4のゲートに接続され、かつ
その出力がトランジスタN7のゲートに接続される。イン
バータINV6は、その入力がノードＢに接続され、その出
力がトランジスタN8のゲートに接続される。
INV7、第１のプルアップトランジスタP4、第２のプルア
ップトランジスタN7およびプルダウントランジスタN8を
さらに含む。トランジスタP4は、そのソースが電源電位
VCCに接続され、そのドレインがそれぞれのトランジス
タN7およびN8のソースおよびドレインならびにノードＸ
に接続される。トランジスタN7もまたそのドレインが電
源電位VCCに接続される。トランジスタN8はそのソース
が接地電位に接続される。インバータINV7は、その入力
がノードＡでトランジスタP4のゲートに接続され、かつ
その出力がトランジスタN7のゲートに接続される。イン
バータINV6は、その入力がノードＢに接続され、その出
力がトランジスタN8のゲートに接続される。
同様に、第２の位相クロック発生回路22は、第１のＰ
チャネルトランジスタP1、第１のＮチャネルトランジス
タN1および第２のＮチャネルトランジスタN2を含む。ト
ランジスタP1は、そのソースが電源電位VCCに接続さ
れ、そのドレインが内部ノードＣに接続される。トラン
ジスタN1は、そのソースが接地電位に接続され、そのド
レインがヒューズF3を経てノードＣに接続される。トラ
ンジスタN2は、そのソースがライン26を経てノードＸで
第１の位相クロック発生回路18の出力に接続され、かつ
そのドレインがヒューズF4を経てノードＣに接続され
る。トランジスタP1、N1およびN2のゲートはすべて互い
に接続され、かつ内部ノードＤの接続されて第２の位相
クロック発生回路22の入力を規定する。ヒューズF3およ
びF4は、たとえば、金属、シリサイドまたはポリシリコ
ン材料のような半導体であってもよく、レーザカットの
使用により開かれるかまたはとばされてもよい。
チャネルトランジスタP1、第１のＮチャネルトランジス
タN1および第２のＮチャネルトランジスタN2を含む。ト
ランジスタP1は、そのソースが電源電位VCCに接続さ
れ、そのドレインが内部ノードＣに接続される。トラン
ジスタN1は、そのソースが接地電位に接続され、そのド
レインがヒューズF3を経てノードＣに接続される。トラ
ンジスタN2は、そのソースがライン26を経てノードＸで
第１の位相クロック発生回路18の出力に接続され、かつ
そのドレインがヒューズF4を経てノードＣに接続され
る。トランジスタP1、N1およびN2のゲートはすべて互い
に接続され、かつ内部ノードＤの接続されて第２の位相
クロック発生回路22の入力を規定する。ヒューズF3およ
びF4は、たとえば、金属、シリサイドまたはポリシリコ
ン材料のような半導体であってもよく、レーザカットの
使用により開かれるかまたはとばされてもよい。
第２の位相クロック発生回路22は、INV2、INV3、第１
のプルアップトランジスタP2、第２のプルアップトラン
ジスタN3およびプルダウントランジスタN4をさらに含
む。トランジスタP2は、そのソースが電源電位VCCに接
続され、そのドレインがそれぞれのトランジスタN3およ
びN4のソースおよびドレインならびにノードＹに接続さ
れる。トランジスタN3ままたそのドレインが電源電位VC
Cに接続される。トランジスタN4はそのソースが接地電
位に接続される。インバータINV3は、その入力がノード
ＣでトランジスタP2のゲートに接続され、その出力がト
ランジスタN3のゲートに接続される。インバータINV2
は、その入力がノードＤに接続され、その出力がトラン
ジスタN4のゲートに接続される。
のプルアップトランジスタP2、第２のプルアップトラン
ジスタN3およびプルダウントランジスタN4をさらに含
む。トランジスタP2は、そのソースが電源電位VCCに接
続され、そのドレインがそれぞれのトランジスタN3およ
びN4のソースおよびドレインならびにノードＹに接続さ
れる。トランジスタN3ままたそのドレインが電源電位VC
Cに接続される。トランジスタN4はそのソースが接地電
位に接続される。インバータINV3は、その入力がノード
ＣでトランジスタP2のゲートに接続され、その出力がト
ランジスタN3のゲートに接続される。インバータINV2
は、その入力がノードＤに接続され、その出力がトラン
ジスタN4のゲートに接続される。
見られるように、ノードＸにおいて第１の位相クロッ
ク発生回路18の出力は、第２の位相クロック発生回路22
への第２の入力としてライン26を経て供給されるフィー
ドバック制御電圧を与える。同様に、ノードＹにおいて
第２の位相クロック発生回路22の出力は、第１の位相ク
ロック発生回路18への第２の入力としてライン24を経て
供給されるフィードバック制御電圧を与える。このよう
に、それぞれのクロック発生回路18および22の出力から
のフィードバック制御電圧は、他方の出力の立上がり縁
を制御するためまたはこのように重なり電圧を制御する
ために利用される。
ク発生回路18の出力は、第２の位相クロック発生回路22
への第２の入力としてライン26を経て供給されるフィー
ドバック制御電圧を与える。同様に、ノードＹにおいて
第２の位相クロック発生回路22の出力は、第１の位相ク
ロック発生回路18への第２の入力としてライン24を経て
供給されるフィードバック制御電圧を与える。このよう
に、それぞれのクロック発生回路18および22の出力から
のフィードバック制御電圧は、他方の出力の立上がり縁
を制御するためまたはこのように重なり電圧を制御する
ために利用される。
ヒューズF1−F4のいずれもとばされない第１図のCMOS
クロック発生器８の正常動作を説明するために、第２図
（ａ）から第２図（ｃ）に示される波形への言及がなさ
れる。初めは、入力線12上の外部入力クロック信号CLK
はハイまたは“1"論理レベルにあることが仮定される。
これは第２図（ａ）における時間t1で示される。さら
に、この時間t1の間で、出力線10上の真の位相クロック
信号φ１がハイ論理レベルにあり、かつ相補的位相クロ
ック信号φ２がローまたは“0"論理レベルにあることが
仮定される。位相クロック信号φ１およびφ２はそれぞ
れ第２図（ｂ）および第２図（ｃ）に示される。
クロック発生器８の正常動作を説明するために、第２図
（ａ）から第２図（ｃ）に示される波形への言及がなさ
れる。初めは、入力線12上の外部入力クロック信号CLK
はハイまたは“1"論理レベルにあることが仮定される。
これは第２図（ａ）における時間t1で示される。さら
に、この時間t1の間で、出力線10上の真の位相クロック
信号φ１がハイ論理レベルにあり、かつ相補的位相クロ
ック信号φ２がローまたは“0"論理レベルにあることが
仮定される。位相クロック信号φ１およびφ２はそれぞ
れ第２図（ｂ）および第２図（ｃ）に示される。
入力クロック信号CKLが時間t1aでハイからローへの移
り変わりを生じれば、ＮチャネルトランジスタN5および
N6はオフにされ、ＰチャネルトランジスタP3はオンにさ
れ、インバータINV6の出力はハイまたは“1"論理レベル
に変わるであろう。これによって、順に、プルアップト
ランジスタP4およびN7はオフにされ、プルダウントラン
ジスタN8はオンにされるであろう。結果として、出力線
10上の真の位相クロック信号φ１は、時間t2においてハ
イからローへの移り変わりを生じ始めるであろう。入力
クロック信号CLKがハイからローへの移り変わりを生じ
る時間t1aにおいて、これによっては、同時に、Ｎチャ
ネルトランジスタN1およびN2はオンとなり、Ｐチャネル
トランジスタP1はオフとなる。時間t1aの前にトランジ
スタN2のソース電極および内部ノードＣの両方が電源電
位VCCに位置するので、トランジスタN1およびN2がオン
となるときに出力線10から接地電位まで分圧器が形成さ
れる。
り変わりを生じれば、ＮチャネルトランジスタN5および
N6はオフにされ、ＰチャネルトランジスタP3はオンにさ
れ、インバータINV6の出力はハイまたは“1"論理レベル
に変わるであろう。これによって、順に、プルアップト
ランジスタP4およびN7はオフにされ、プルダウントラン
ジスタN8はオンにされるであろう。結果として、出力線
10上の真の位相クロック信号φ１は、時間t2においてハ
イからローへの移り変わりを生じ始めるであろう。入力
クロック信号CLKがハイからローへの移り変わりを生じ
る時間t1aにおいて、これによっては、同時に、Ｎチャ
ネルトランジスタN1およびN2はオンとなり、Ｐチャネル
トランジスタP1はオフとなる。時間t1aの前にトランジ
スタN2のソース電極および内部ノードＣの両方が電源電
位VCCに位置するので、トランジスタN1およびN2がオン
となるときに出力線10から接地電位まで分圧器が形成さ
れる。
しかしながら、ノードＣ上の電圧がプルアップトラン
ジスタP2のゲートおよびインバータINV3を経たプルアッ
プトランジスタN3のゲートを駆動するためにも使われる
ことに気付かれるであろう。トランジスタN2の大きさを
トランジスタN1の大きさよりも大きく設計することによ
り、ノードＣにおける電圧は、トランジスタN1およびN2
が最初にオンされたときに少しだけ放電し、かつ出力線
10の上の電圧が放電し始めるまでさらには減少しないで
あろう。
ジスタP2のゲートおよびインバータINV3を経たプルアッ
プトランジスタN3のゲートを駆動するためにも使われる
ことに気付かれるであろう。トランジスタN2の大きさを
トランジスタN1の大きさよりも大きく設計することによ
り、ノードＣにおける電圧は、トランジスタN1およびN2
が最初にオンされたときに少しだけ放電し、かつ出力線
10の上の電圧が放電し始めるまでさらには減少しないで
あろう。
ノードＣ上の電圧は時間t1aで減少されるが、それは
プルアップトランジスタP2およびP3を完全にオンにする
には不十分であろう。このように、出力線14上の相補的
位相クロック信号φ２は大して影響を受けないであろ
う。ノードＣ上の電圧は、真の位相クロック信号φ１が
ローになり始める時間t2までは大して変わらないであろ
う。これは、ノードＣ上の電圧がローになるのを許容す
るであろう。結果として、キャパシタCPH2をチャージア
ップするためにプルアップトランジスタP2およびN3は完
全にオンにされるであろう。トランジスタN3の目的は、
ノードＹが出力インピーダンスを増加することによりロ
ーからハイへの移り変わりを行なうときにオーバシュー
トを制限することと、ノードＣが幾分減少される時間t1
aにおいてノードＹへの電流を減少させることである。
したがって、出力線14上の相補的位相クロック信号φ２
は時間t3においてローからハイへの移り変わりを行なう
であろう。
プルアップトランジスタP2およびP3を完全にオンにする
には不十分であろう。このように、出力線14上の相補的
位相クロック信号φ２は大して影響を受けないであろ
う。ノードＣ上の電圧は、真の位相クロック信号φ１が
ローになり始める時間t2までは大して変わらないであろ
う。これは、ノードＣ上の電圧がローになるのを許容す
るであろう。結果として、キャパシタCPH2をチャージア
ップするためにプルアップトランジスタP2およびN3は完
全にオンにされるであろう。トランジスタN3の目的は、
ノードＹが出力インピーダンスを増加することによりロ
ーからハイへの移り変わりを行なうときにオーバシュー
トを制限することと、ノードＣが幾分減少される時間t1
aにおいてノードＹへの電流を減少させることである。
したがって、出力線14上の相補的位相クロック信号φ２
は時間t3においてローからハイへの移り変わりを行なう
であろう。
トランジスタN5は、第４（ａ）図に示されるように並
列に接続された複数個の個々のトランジスタN5a、N5b、
・・・N5nとして交互に構成されてもよい。さらに、関
連するヒューズF1は、対応する複数個のヒューズF1a、F
1b、・・・F1nと取換えられてもよい。見られるよう
に、それぞれの複数個のトランジスタN5a、N5b、・・・
N5nのすべてのソース電極は互いに接続され、かつ接地
電位に接続できるリードライン28aに接続される。これ
らのトランジスタのすべてのゲート電極は互いに接続さ
れ、ノードＢにおいて第１の位相クロック発生回路18の
入力に接続できるリードライン30aに接続される。それ
ぞれのトランジスタN5a、N5b、・・・N5nのドレイン電
極は、複数個のヒューズF1a、F1b、・・・F1nのうち対
応するものを経て内部ノードＡに接続できるリードライ
ン32aに接続される。
列に接続された複数個の個々のトランジスタN5a、N5b、
・・・N5nとして交互に構成されてもよい。さらに、関
連するヒューズF1は、対応する複数個のヒューズF1a、F
1b、・・・F1nと取換えられてもよい。見られるよう
に、それぞれの複数個のトランジスタN5a、N5b、・・・
N5nのすべてのソース電極は互いに接続され、かつ接地
電位に接続できるリードライン28aに接続される。これ
らのトランジスタのすべてのゲート電極は互いに接続さ
れ、ノードＢにおいて第１の位相クロック発生回路18の
入力に接続できるリードライン30aに接続される。それ
ぞれのトランジスタN5a、N5b、・・・N5nのドレイン電
極は、複数個のヒューズF1a、F1b、・・・F1nのうち対
応するものを経て内部ノードＡに接続できるリードライ
ン32aに接続される。
トランジスタN6は、第４（ｂ）図に示されるように並
列に接続された複数個の個々のトランジスタN6a、N6b、
・・・N6nとして交互に構成されてもよい。さらに、関
連するヒューズF2は、対応する複数個のヒューズF2a、F
2b、・・・F2nで取換えられてもよい。見られるよう
に、それぞれの複数個のトランジスタN6a、N6b、・・・
N6nのすべてのソース電極は互いに接続され、かつライ
ン24上で第２の位相クロック発生回路22の出力に接続で
きるリードライン28bに接続される。トランジスタのす
べてのゲート電極は互いに接続され、ノードＢで第１の
位相クロック発生回路18の入力に接続できるリードライ
ン30bに接続される。それぞれのトランジスタN6a、N6
b、・・・N6nのドレイン電極は、複数個のヒューズF2
a、F2b、・・・F2nのうち対応するものを経て内部ノー
ドＡに接続できるリードライン32bに接続される。
列に接続された複数個の個々のトランジスタN6a、N6b、
・・・N6nとして交互に構成されてもよい。さらに、関
連するヒューズF2は、対応する複数個のヒューズF2a、F
2b、・・・F2nで取換えられてもよい。見られるよう
に、それぞれの複数個のトランジスタN6a、N6b、・・・
N6nのすべてのソース電極は互いに接続され、かつライ
ン24上で第２の位相クロック発生回路22の出力に接続で
きるリードライン28bに接続される。トランジスタのす
べてのゲート電極は互いに接続され、ノードＢで第１の
位相クロック発生回路18の入力に接続できるリードライ
ン30bに接続される。それぞれのトランジスタN6a、N6
b、・・・N6nのドレイン電極は、複数個のヒューズF2
a、F2b、・・・F2nのうち対応するものを経て内部ノー
ドＡに接続できるリードライン32bに接続される。
同様に、トランジスタN1は、第４（ｃ）図に示される
ように並列に接続された複数個の個々のトランジスタN1
a、N1b、・・・N1nとして交互に構成されてもよい。さ
らに、関連するヒューズF3は、対応する複数個のヒュー
ズF3a、F3b、・・・F3nで取換えられてもよい。見られ
るように、それぞれの複数個のトランジスタN1a、N1b、
・・・N1nのすべてのソース電極は互いに接続され、接
地電位に接続できるリードライン28cに接続される。こ
れらのトランジスタのすべてのゲート電極は互いに接続
され、ノードＤにおいて第２の位相クロック発生回路22
の入力に接続できるリードライン30cに接続される。そ
れぞれのトランジスタN1a、N1b、・・・N1nのドレイン
電極は、複数個のヒューズF3a、F3b、・・・F3nのうち
対応するものを経て内部ノードＣに接続できるリードラ
イン32cに接続される。
ように並列に接続された複数個の個々のトランジスタN1
a、N1b、・・・N1nとして交互に構成されてもよい。さ
らに、関連するヒューズF3は、対応する複数個のヒュー
ズF3a、F3b、・・・F3nで取換えられてもよい。見られ
るように、それぞれの複数個のトランジスタN1a、N1b、
・・・N1nのすべてのソース電極は互いに接続され、接
地電位に接続できるリードライン28cに接続される。こ
れらのトランジスタのすべてのゲート電極は互いに接続
され、ノードＤにおいて第２の位相クロック発生回路22
の入力に接続できるリードライン30cに接続される。そ
れぞれのトランジスタN1a、N1b、・・・N1nのドレイン
電極は、複数個のヒューズF3a、F3b、・・・F3nのうち
対応するものを経て内部ノードＣに接続できるリードラ
イン32cに接続される。
同様に、トランジスタN2は、第４（ｄ）図に示される
ように並列に接続された複数個の個々のトランジスタN2
a、N2b、・・・N2nとして交互に構成されてもよい。さ
らに、関連するヒューズF4は、対応する複数個のヒュー
ズF4a、F4b、・・・F4nで取換えられてもよい。見られ
るように、それぞれの複数個のトランジスタN2a、N2b、
・・・N2nのすべてのソース電極は互いに接続され、ラ
イン26上で第１の位置クロック発生回路18の出力に接続
できるリードライン28dに接続される。トランジスタの
すべてのゲート電極は互いに接続され、かつノードＤに
おいて第２の位相クロック発生回路22の入力に接続でき
るリードライン30dに接続される。それぞれのトランジ
スタN2a、N2b、・・・N2nのドレイン電極は、複数個の
ヒューズF4a、F4b、・・・F4nのうち対応するものを経
て内部ノードＣに接続できるリードライン32dに接続さ
れる。
ように並列に接続された複数個の個々のトランジスタN2
a、N2b、・・・N2nとして交互に構成されてもよい。さ
らに、関連するヒューズF4は、対応する複数個のヒュー
ズF4a、F4b、・・・F4nで取換えられてもよい。見られ
るように、それぞれの複数個のトランジスタN2a、N2b、
・・・N2nのすべてのソース電極は互いに接続され、ラ
イン26上で第１の位置クロック発生回路18の出力に接続
できるリードライン28dに接続される。トランジスタの
すべてのゲート電極は互いに接続され、かつノードＤに
おいて第２の位相クロック発生回路22の入力に接続でき
るリードライン30dに接続される。それぞれのトランジ
スタN2a、N2b、・・・N2nのドレイン電極は、複数個の
ヒューズF4a、F4b、・・・F4nのうち対応するものを経
て内部ノードＣに接続できるリードライン32dに接続さ
れる。
複数個の個々のトランジスタおよびヒューズとして上
述されたように実現される各トランジスタN5、N6、N1お
よびN2ならびに各関連するヒューズF1、F2、F3およびF4
で、比較的広い範囲にわたり内部位相クロック信号φ１
およびφ２の間のクロック重なり電圧の量を調整または
制御するための手段が与えられる。重なり電圧は、重な
り電圧の量を増やすように第１の予め定められた順序で
か、または重なり電圧の量を減らすために第２の予め定
められた順序で、複数個のヒューズのうちあるものを一
度に１個、レーザカットによりとばすかまたは開くこと
により選択的に調整または制御される。
述されたように実現される各トランジスタN5、N6、N1お
よびN2ならびに各関連するヒューズF1、F2、F3およびF4
で、比較的広い範囲にわたり内部位相クロック信号φ１
およびφ２の間のクロック重なり電圧の量を調整または
制御するための手段が与えられる。重なり電圧は、重な
り電圧の量を増やすように第１の予め定められた順序で
か、または重なり電圧の量を減らすために第２の予め定
められた順序で、複数個のヒューズのうちあるものを一
度に１個、レーザカットによりとばすかまたは開くこと
により選択的に調整または制御される。
複数個のヒューズF1a−F1n、F2a−F2n、F3a−F3nおよ
びF4a−F4nのうち各選択されたものがレーザカットによ
り予め定められた順序でとばされるかまたは開かれるに
つれ、対応する複数個のトランジスタの抵抗（Ｒ＝L/
W）を増やすであろうチャネルの幅は短くされるであろ
う。このような態様で、複数個のトランジスタN5a−N5n
とN6a−N6n（または複数個のトランジスタN1a−N1nとN2
a−N2n）との間の抵抗の比は選択的に制御され得る。
びF4a−F4nのうち各選択されたものがレーザカットによ
り予め定められた順序でとばされるかまたは開かれるに
つれ、対応する複数個のトランジスタの抵抗（Ｒ＝L/
W）を増やすであろうチャネルの幅は短くされるであろ
う。このような態様で、複数個のトランジスタN5a−N5n
とN6a−N6n（または複数個のトランジスタN1a−N1nとN2
a−N2n）との間の抵抗の比は選択的に制御され得る。
いま第３（ａ）図−第３（ｃ）図を参照して、真の位
相クロック信号φ１および相補的位相クロック信号φ２
に関する第１図のノードＣにおける電圧のプロットが図
示される。特に、第３（ａ）図には、いかなる調整もな
される前の真のクロック信号φ１（曲線36）および相補
的クロック信号φ２（曲線38）に関するノードＣにおけ
る電圧（点曲線34）が描かれる。言い換えれば、複数個
のヒューズF1a−F1n、F2a−F2n、F3a−F3nおよびF4a−F
4nのうちどの１つもとばされも開かれもしない。見られ
るように、ノードＣにおける電圧（曲線34）は出力線10
上の真の位相クロック信号φ１の電圧にわずかに先行す
る。真の位相クロック信号φ１の後縁と相補的位相クロ
ック信号φ２の前縁との間の公称重なり電圧の量はおお
よそVCC/4である。
相クロック信号φ１および相補的位相クロック信号φ２
に関する第１図のノードＣにおける電圧のプロットが図
示される。特に、第３（ａ）図には、いかなる調整もな
される前の真のクロック信号φ１（曲線36）および相補
的クロック信号φ２（曲線38）に関するノードＣにおけ
る電圧（点曲線34）が描かれる。言い換えれば、複数個
のヒューズF1a−F1n、F2a−F2n、F3a−F3nおよびF4a−F
4nのうちどの１つもとばされも開かれもしない。見られ
るように、ノードＣにおける電圧（曲線34）は出力線10
上の真の位相クロック信号φ１の電圧にわずかに先行す
る。真の位相クロック信号φ１の後縁と相補的位相クロ
ック信号φ２の前縁との間の公称重なり電圧の量はおお
よそVCC/4である。
その間の重なり電圧の量を減らすことが所望されれ
ば、複数個のヒューズF3a−F3nが一度に１個のヒューズ
ずつ、レーザカットにより最初にとばされるであろう。
それから、複数個のヒューズF4a−F4nが再びレーザカッ
トにより一度に１個、ただ１つのヒューズ（すなわち、
F4n）だけが残るまでとばされるであろう。複数個のヒ
ューズのうち各１個がとばされるにつれ、ノードＣにお
ける電圧は次第に真の位相クロック信号φ１よりますま
す少なく進み、結局クロック信号φ１の電圧よりますま
す遅れるであろう。トランジスタN2nを除く複数個のト
ランジスタN1a−N1nおよびN2a−N2nのすべてが除去され
たとき、すなわち、ヒューズF4nを除くヒューズF3a−F3
nおよびF4a−F4nのすべてをとばすことにより、ノード
Ｃ（点曲線34a）上の電圧は真の位相クロック信号φ１
の電圧より遅れるように第３（ｂ）図に示されるように
現われるであろう。
ば、複数個のヒューズF3a−F3nが一度に１個のヒューズ
ずつ、レーザカットにより最初にとばされるであろう。
それから、複数個のヒューズF4a−F4nが再びレーザカッ
トにより一度に１個、ただ１つのヒューズ（すなわち、
F4n）だけが残るまでとばされるであろう。複数個のヒ
ューズのうち各１個がとばされるにつれ、ノードＣにお
ける電圧は次第に真の位相クロック信号φ１よりますま
す少なく進み、結局クロック信号φ１の電圧よりますま
す遅れるであろう。トランジスタN2nを除く複数個のト
ランジスタN1a−N1nおよびN2a−N2nのすべてが除去され
たとき、すなわち、ヒューズF4nを除くヒューズF3a−F3
nおよびF4a−F4nのすべてをとばすことにより、ノード
Ｃ（点曲線34a）上の電圧は真の位相クロック信号φ１
の電圧より遅れるように第３（ｂ）図に示されるように
現われるであろう。
結果として、これは、真の位相クロック信号φ１（曲
線36a）の後縁または立下り縁と、相補的位相クロック
信号φ２（曲線38a）の前縁または立上り縁との間の重
なり電圧の最小量を生じる。相補的位相クロック信号φ
２の後縁または立下り縁と真の位相クロック信号φ１の
前縁または立上り縁との間の重なり電圧の量を減らすた
めに、ヒューズF2nを除く複数個のヒューズF1a−F1nお
よびF2a−F2nがとばされ得るということが当業者には明
らかであろう。
線36a）の後縁または立下り縁と、相補的位相クロック
信号φ２（曲線38a）の前縁または立上り縁との間の重
なり電圧の最小量を生じる。相補的位相クロック信号φ
２の後縁または立下り縁と真の位相クロック信号φ１の
前縁または立上り縁との間の重なり電圧の量を減らすた
めに、ヒューズF2nを除く複数個のヒューズF1a−F1nお
よびF2a−F2nがとばされ得るということが当業者には明
らかであろう。
他方で、クロック信号φ１の後縁とクロック信号φ２
の前縁との間の重なり電圧の量を増やすことが所望され
れば、複数個のヒューズF4a−F4nは一度に１つのヒュー
ズずつレーザカットによりとばされるであろう。各１つ
の付加的なヒューズがとばされるにつれ、ノードＣにお
ける電圧は真の位相クロック信号φ１よりますます進む
であろう。複数個のトランジスタN2a−N2nのすべてが除
去されれば、すなわち、ヒューズF4a−F4nのすべてをと
ばすことにより、ノードＣ上の電圧（点曲線34b）は真
の位相クロック信号φ１の電圧よりも先行するように第
３（ｃ）図に示されるように現われるであろう。
の前縁との間の重なり電圧の量を増やすことが所望され
れば、複数個のヒューズF4a−F4nは一度に１つのヒュー
ズずつレーザカットによりとばされるであろう。各１つ
の付加的なヒューズがとばされるにつれ、ノードＣにお
ける電圧は真の位相クロック信号φ１よりますます進む
であろう。複数個のトランジスタN2a−N2nのすべてが除
去されれば、すなわち、ヒューズF4a−F4nのすべてをと
ばすことにより、ノードＣ上の電圧（点曲線34b）は真
の位相クロック信号φ１の電圧よりも先行するように第
３（ｃ）図に示されるように現われるであろう。
結果としては、これは、クロック信号φ１（曲線36
b）の後縁または立下り縁とクロック信号φ２（曲線38
b）の前縁または立上り縁との間の最大の重なり電圧を
生じ、遅延もフィードバックもないであろうからそれは
おおよそVCC/2である。同様に、相補的位相クロック信
号φ２の後縁または立下り縁と真の位相クロック信号φ
１の前縁または立上り縁との間の重なり電圧の量を増や
すために、複数個のヒューズF2a−F2nが一度に１つのヒ
ューズずつレーザカットによりとばされ得るということ
が当業者には容易に明らかとなるはずである。
b）の後縁または立下り縁とクロック信号φ２（曲線38
b）の前縁または立上り縁との間の最大の重なり電圧を
生じ、遅延もフィードバックもないであろうからそれは
おおよそVCC/2である。同様に、相補的位相クロック信
号φ２の後縁または立下り縁と真の位相クロック信号φ
１の前縁または立上り縁との間の重なり電圧の量を増や
すために、複数個のヒューズF2a−F2nが一度に１つのヒ
ューズずつレーザカットによりとばされ得るということ
が当業者には容易に明らかとなるはずである。
先の詳細な説明から、このように、この発明が調整で
きる重なり電圧を有する内部CMOS位相クロック信号を発
生するために集積回路とともに使用するための改善され
たCMOSクロック発生器を提供することが見られる。内部
位相クロック信号の間の重なり電圧は、製作の後で半導
体チップの速度を速めるかまたは速度を落とすためにア
ップかまたはダウンに調整される。これはトランジスタ
装置の電極に接続されたヒューズを切断するかまたは開
くためのレーザの利用により達成される。
きる重なり電圧を有する内部CMOS位相クロック信号を発
生するために集積回路とともに使用するための改善され
たCMOSクロック発生器を提供することが見られる。内部
位相クロック信号の間の重なり電圧は、製作の後で半導
体チップの速度を速めるかまたは速度を落とすためにア
ップかまたはダウンに調整される。これはトランジスタ
装置の電極に接続されたヒューズを切断するかまたは開
くためのレーザの利用により達成される。
現在、この発明の好ましい実施例と考えられるものが
例示され、説明されたが、当業者には、様々の変更およ
び修正がなされてもよく、また、均等物が発明の真の範
囲を外れることなくそれらの要素に合わせて用いられて
もよい、ということが理解されるであろう。さらに、特
定の状態または材料をその中心の範囲を外れることなく
発明の教示に適合させるために、多くの修正がなされて
もよい。したがって、この発明は、発明の実施を意図し
たベストモードとして示された特定の実施例だけに限ら
れるのではなく、添付された特許請求の範囲に含まれる
すべての実施例を含むことを意図する。
例示され、説明されたが、当業者には、様々の変更およ
び修正がなされてもよく、また、均等物が発明の真の範
囲を外れることなくそれらの要素に合わせて用いられて
もよい、ということが理解されるであろう。さらに、特
定の状態または材料をその中心の範囲を外れることなく
発明の教示に適合させるために、多くの修正がなされて
もよい。したがって、この発明は、発明の実施を意図し
たベストモードとして示された特定の実施例だけに限ら
れるのではなく、添付された特許請求の範囲に含まれる
すべての実施例を含むことを意図する。
第１図は、この発明のCMOSクロック発生器の概略回路図
である。 第２図は、第１図の動作を理解する際に役立つ波形図で
ある。 第３（ａ）図から第３（ｃ）図は、トランジスタN1a−N
1nとN2a−N2nの大きさの比に依存する真の位相クロック
信号の電圧に関する第１図のノードＣにおける電圧のプ
ロットである。 第４（ａ）図から第４（ｄ）図は、各トランジスタN5、
N6、N1およびN2ならびに関連するヒューズがそれぞれそ
れらの関連するヒューズを伴なう複数個のトランジスタ
N5a−N5n、N6a−N6n、N1a−N1nおよびN2a−N2nとしてど
のように実現されてもよいかを示す概略回路図である。 図において、８はCMOSクロック発生器、16は第１の遅延
回路、18は第１の位相クロック発生回路、20は第２の遅
延回路、22は第２の位相クロック発生回路である。
である。 第２図は、第１図の動作を理解する際に役立つ波形図で
ある。 第３（ａ）図から第３（ｃ）図は、トランジスタN1a−N
1nとN2a−N2nの大きさの比に依存する真の位相クロック
信号の電圧に関する第１図のノードＣにおける電圧のプ
ロットである。 第４（ａ）図から第４（ｄ）図は、各トランジスタN5、
N6、N1およびN2ならびに関連するヒューズがそれぞれそ
れらの関連するヒューズを伴なう複数個のトランジスタ
N5a−N5n、N6a−N6n、N1a−N1nおよびN2a−N2nとしてど
のように実現されてもよいかを示す概略回路図である。 図において、８はCMOSクロック発生器、16は第１の遅延
回路、18は第１の位相クロック発生回路、20は第２の遅
延回路、22は第２の位相クロック発生回路である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/15
Claims (4)
- 【請求項１】単一の半導体集積チップ上において用いら
れる、調整できる重なり電圧を有する内部CMOS位相クロ
ック信号を発生するためのCMOSクロック発生器であっ
て、 入力クロック信号（CLK）を受けるように結合された入
力と、出力とを有する第１の遅延手段（16）を含み、 前記第１の遅延手段（16）は、入力クロック信号（CL
K）を受けるように接続された入力、および出力を有す
る第１のインバータ（INV4）と、前記第１のインバータ
（INV4）の出力に接続された入力、および前記第１の遅
延手段の出力を規定する出力を有する第２のインバータ
（INV5）とを含み、前記CMOSクロック発生器はさらに、 第１および第２の入力ならびに出力を有し、第１の位相
クロック信号（φ１）を発生するための第１の位相クロ
ック発生回路手段（18）と、 前記入力クロック信号（CLK）を受けるように結合され
た入力と、出力とを有する第２の遅延手段（20）とを含
み、 前記第２の遅延手段（20）は、その入力が入力クロック
信号（CLK）を受けるように接続されかつ出力が前記第
２の遅延手段の出力を規定する第３のインバータ（INV
1）を含み、前記CMOSクロック発生器はさらに、 第１および第２の入力ならびに出力を有し、第２の位相
クロック信号（φ２）を発生するための第２の位相クロ
ック発生回路手段（22）を含み、 前記第１の位相クロック発生回路手段（18）は、その第
１の入力が前記第１の遅延手段（16）の出力に結合さ
れ、かつその第２の入力が前記第２の位相クロック信号
（φ２）を受けるように結合されて重なり電圧を制御
し、 前記第１の位相クロック発生回路手段（18）は、Ｐチャ
ネルトランジスタ（P3）、複数個の第１のＮチャネルト
ランジスタ（N5a−N5n）および複数個の第２のＮチャネ
ルトランジスタ（N6a−N6n）を含み、前記第１のＰチャ
ネルトランジスタ（P3）はそのソースが電源電位（VC
C）に接続され、そのドレインが第１のノード（Ａ）に
接続され、前記第１の複数個のＮチャネルトランジスタ
（N5a−N5n）の各々は、そのソースが接地電位に接続さ
れ、そのドレインがそれぞれの第１のヒューズ（F1a−F
1n）を経て第１のノード（Ａ）に接続され、各前記第２
の複数個のＮチャネルトランジスタ（N6a−N6n）は、そ
のソースが前記第２の位相クロック発生回路手段（22）
の出力に接続され、そのドレインがそれぞれの第２のヒ
ューズ（F2a−F2n）を経て第１のノード（Ａ）に接続さ
れ、トランジスタ（P3、N5a−N5nおよびN6a−N6n）のゲ
ートが第２のノード（Ｂ）において互いに接続されて前
記第１の位相クロック発生手段の第１の入力を規定し、 前記第１の位相クロック発生回路手段（18）は、さら
に、第１のプルアップトランジスタ（P4）、第２のプル
アップトランジスタ（N7）、プルダウントランジスタ
（N8）、第１のインバータ（INV6）および第２のインバ
ータ（INV7）を含み、前記第１のプルアップトランジス
タ（P4）は、そのソースが電源電位（VCC）に接続さ
れ、そのドレインが前記第２のプルアップトランジスタ
（N7）のソースおよび前記プルダウントランジスタ（N
8）のドレインに接続され、前記第２のプルアップトラ
ンジスタ（N7）は、そのドレインが電源電位（VCC）に
接続され、前記プルダウントランジスタ（N8）は、その
ソースが接地電位に接続され、前記第１のインバータ
（INV6）は、その入力が第２のノード（Ｂ）に接続さ
れ、その出力が前記プルダウントランジスタ（N8）のゲ
ートに接続され、前記第２のインバータ（INV7）は、そ
の入力が前記第１のプルアップトランジスタ（P4）のゲ
ートに第１のノード（Ａ）のところで接続され、その出
力が前記第２のプルアップトランジスタ（N7）のゲート
に接続され、 前記第２の位相クロック発生回路手段（22）は、その第
１の入力が前記第２の遅延手段（20）の出力を受けるよ
うに結合され、かつその第２の入力が前記第１の位相ク
ロック信号（φ１）を受けるように結合されて重なり電
圧を制御し、 前記第１のヒューズ（F1a−F1n）の各々がレーザカット
により一度に１つとばされるときに第２の位相クロック
信号の後縁と第１の位相クロック信号の前縁との間の重
なり電圧が徐々に減じられ、 前記第２のヒューズ（F2a−F2n）の各々がレーザカット
により一度に１つとばされるときに第２の位相クロック
信号の後縁と第１の位相クロック信号の前縁との間の重
なり電圧が徐々に増加される、CMOSクロック発生器。 - 【請求項２】前記第２の位相クロック発生回路手段（2
2）は、Ｐチャネルトランジスタ（P1）と、複数の第１
のＮチャネルトランジスタ（N1a−N1n）と、複数の第２
のＮチャネルトランジスタ（N2a−N2n）とを含み、前記
Ｐチャネルトランジスタ（P1）は、そのソースが電源電
位（VCC）に接続され、そのドレインが第３のノード
（Ｃ）に接続され、前記第１のＮチャネルトランジスタ
（N1a−N1n）の各々は、そのソースが接地電位に接続さ
れ、そのドレインがそれぞれの第３のヒューズ（F3a−F
3n）を経て第３のノード（Ｃ）に接続され、前記複数の
第２のＮチャネルトランジスタ（N2a−N2n）の各々は、
そのソースが前記第１の位相クロック発生回路手段（1
8）の出力に接続され、そのドレインがそれぞれの第４
のヒューズ（F4a−F4n）を経て第３のノード（Ｃ）に接
続され、トランジスタ（P1、N1a−N1nおよびN2a−N2n）
のゲートが第４のノード（Ｄ）において互いに接続され
て前記第２の位相クロック発生手段の第１の入力を規定
する、請求項１に記載のCMOSクロック発生器。 - 【請求項３】前記第３のヒューズ（F3a−F3n）の各々は
レーザカットにより一度に１つとばされるとき、第１の
位相クロック信号の後縁と第２の位相クロック信号の前
縁との間の重なり電圧は徐々に減少される、請求項２に
記載のCMOSクロック発生器。 - 【請求項４】前記第４のヒューズ（F4a−F4n）の各々は
レーザカットにより一度に１つとばされるとき、第１の
位相クロック信号の後縁と第２の位相クロック信号の前
縁との間の重なり電圧は徐々に増加される、請求項３に
記載のCMOSクロック発生器。
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