JP2982529B2 - 信号電位変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子により構成
される信号電位変換回路であり、特に、動作電流が少な
く、且つ、高速に動作する信号電位変換回路に関する。

【０００２】

【従来の技術】近年の半導体集積回路は、それを搭載す
る機器の低消費電力化を図るために低電圧単一電源を使
用する傾向にあるが、内部回路の一部に於いて、複数の
信号電位を必要とする場合が生じる。例えば、ダイナミ
ックランダムアクセスメモリに於いては、メモリセルの
容量に蓄積される電位をＮ型トランジスタを介してビッ
ト線に読み出すが、電位低下無しに読み出しを行なうた
めには、Ｎ型トランジスタのゲートを容量に蓄積する電
位に対してＮ型トランジスタのしきい値だけ高い電位で
駆動しなければならない。容量に蓄積される電位は、通
常、外部電源電位が使用されるので、Ｎ型トランジスタ
のゲート駆動電位は、電源電位より高い電位に昇圧しな
ければならず、メモリセル周辺の回路に於いて信号電位
を変換する必要がある。また、半導体集積回路はそれ自
身の低消費電力化、高速化の要求が厳しく、動作電流が
少なく、且つ高速で動作する信号電位変換回路が必要と
されている。

【０００３】従来の信号電位変換回路としては、例えば
１９９２年電子情報通信学会春季大会講演論文集ｐ５−
２４８（Ｃ−６２７）に示されている。以下図面を参照
しながら、上記した従来の信号電位変換回路の一例につ
いて説明する。

【０００４】図５に従来の信号電位変換回路の構成の一
例を示し、図６に、図５に示す従来の信号電位変換回路
に於ける動作タイミングチャートを示す。

【０００５】図５に於いて、各トランジスタは半導体Ｍ
ＯＳトランジスタであり、２００は入力信号ＩＮを入力
し反転信号を出力するインバータ。２０１、２０２はソ
ースが昇圧電源ＶＰＰに接続され、ゲートがお互いのド
レインに接続されるＰ型トランジスタ。２０３はソース
が接地電位に接続され、ゲートが入力信号ＩＮに接続さ
れ、ドレインがＰ型トランジスタ２０１のドレインとＰ
型トランジスタ２０２のゲートに接続されるＮ型トラン
ジスタ。２０４はソースが接地電位に接続され、ゲート
がインバータ２００の出力に接続され、ドレインがＰ型
トランジスタ２０２のドレインとＰ型トランジスタ２０
１のゲートに接続されるＮ型トランジスタである。入力
信号ＩＮは論理的にＨｉｇｈレベルがＶＣＣレベル、論
理的にＬｏｗレベルが接地レベルであり、Ｐ型トランジ
スタ２０２のドレインとＮ型トランジスタ２０４のドレ
イン及びＰ型トランジスタ２０１のゲートに接続される
ノードは、従来の信号電位変換回路の出力信号ＯＵＴと
なり、信号電位が論理的にＨｉｇｈレベルがＶＰＰレベ
ル、論理的にＬｏｗレベルが接地レベルに変換される。

【０００６】図５に示す従来の信号電位変換回路が動作
すると、先ず、図６（ａ）に示す如く、入力信号ＩＮ
が、接地レベルの状態で、Ｎ型トランジスタ２０３がオ
フしており、図６（ｃ）に示す如く、インバータ２００
の出力であるノードｂはＶＣＣレベルであるのでＮ型ト
ランジスタ２０４がオンしている。従って、図６（ｄ）
に示す如く、出力信号ＯＵＴは接地レベルであり、Ｐ型
トランジスタ２０１がオンし、また、図６（ｂ）に示す
如く、Ｐ型トランジスタ２０１のドレインであるノード
ａが昇圧電源レベルであるＶＰＰレベルとなり、Ｐ型ト
ランジスタ２０２がオフしている。

【０００７】次に、図６（ａ）に示す如く、入力信号Ｉ
Ｎが接地レベルからＶＣＣレベルに遷移する場合、Ｎ型
トランジスタ２０３がオンし、図６（ｂ）に示す如く、
Ｐ型トランジスタ２０１のドレインであるノードａが昇
圧電源レベルであるＶＰＰレベルから接地レベルに遷移
していく。しかしながら、この時、Ｐ型トランジスタ２
０１もオンしているために、図６（ｂ）に示す如く、ノ
ードａのレベルは即ちに接地レベルにはならず、ＶＰＰ
レベルと接地レベルの中間レベルになる。同時に、図６
（ｃ）に示す如く、インバータ２００の出力であるノー
ドｂがＶＣＣレベルから接地レベルに遷移し、Ｎ型トラ
ンジスタ２０４がオフする。続いて、図６（ｂ）に示す
如く、ノードａが接地レベルに近づくことによりＰ型ト
ランジスタ２０２がオンし、図６（ｄ）に示す如く、出
力信号ＯＵＴが接地レベルからＶＰＰレベルに遷移し、
Ｐ型トランジスタ２０１がオフして、図６（ｂ）に示す
如く、ノードａが完全に接地レベルとなる。

【０００８】また、図６（ａ）に示す如く、入力信号Ｉ
ＮがＶＣＣレベルから接地レベルに遷移する場合、Ｎ型
トランジスタ２０３がオフし、図６（ｃ）に示す如く、
インバータ２００の出力であるノードｂが接地レベルか
らＶＣＣレベルに遷移し、Ｎ型トランジスタ２０４がオ
ンする。この結果、図６（ｄ）に示す如く、出力信号Ｏ
ＵＴがＶＰＰレベルから接地レベルに遷移していく。し
かしながら、この時、Ｐ型トランジスタ２０２もオンし
ているために、図６（ｄ）に示す如く、出力信号ＯＵＴ
のレベルは即ちに接地レベルにはならず、ＶＰＰレベル
と接地レベルの中間レベルになる。出力信号ＯＵＴが接
地レベルに近づくことによりＰ型トランジスタ２０１が
オンし、図６の（ｂ）に示す如く、ノードａが接地レベ
ルからＶＰＰレベルに遷移し、Ｐ型トランジスタ２０２
がオフして、図６（ｄ）に示す如く、出力信号ＯＵＴが
完全に接地レベルとなる。

【０００９】

【発明が解決しようとする課題】しかしながら上記の様
な構成では、図６に示す如く、入力信号ＩＮが接地レベ
ルからＶＣＣレベルに遷移する場合、Ｎ型トランジスタ
２０３がオンしてから、Ｐ型トランジスタ２０１がオフ
するまでの期間ｔ１に於いて、Ｐ型トランジスタ２０１
とＮ型トランジスタ２０３を通じて貫通電流が流れ、ま
た、同様に、図６に示す如く、入力信号ＩＮがＶＣＣレ
ベルから接地レベルに遷移する場合、Ｎ型トランジスタ
２０４がオンしてから、Ｐ型トランジスタ２０２がオフ
するまでの期間ｔ２に於いて、Ｐ型トランジスタ２０２
とＮ型トランジスタ２０４を通じて貫通電流が流れると
いう問題点を有しており、更に、Ｐ型トランジスタ２０
２とＮ型トランジスタ２０４を通じて貫通電流が流れる
間、出力信号ＯＵＴがＶＰＰレベルと接地レベルの中間
レベルになり、信号遷移が遅れるという問題点を有して
いた。

【００１０】本発明はかかる点に鑑み、動作電流を低減
し、且つ、変換信号遷移が高速に行なわれる信号電位変
換回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の信号電位変換回路は、ソースが第１の電源
に接続され、且つ一方のゲ−トと他方のドレインがそれ
ぞれ接続された第１及び第２のＰ型トランジスタと、入
力信号と第２の電源と第３の電源に接続された第１のイ
ンバータと、前記第１のインバータの出力と前記第２の
電源と前記第３の電源に接続された第２インバータと、
ソースが前記第１のインバータの出力に接続され、ドレ
インが前記第１のＰ型トランジスタのドレインに接続さ
れ、ゲ−トが前記第２の電源に接続された第１のＮ型ト
ランジスタと、ソースが前記第２のインバータの出力に
接続され、ドレインが前記第２のＰ型トランジスタのド
レインに接続され、ゲ−トが前記第２の電源に接続され
た第２のＮ型トランジスタと、ソースが前記第１のイン
バータの出力に接続され、ドレインが前記第１のＰ型ト
ランジスタのドレインに接続された第３のＮ型トランジ
スタと、ソースが前記第２のインバータの出力に接続さ
れ、ドレインが前記第２のＰ型トランジスタのドレイン
に接続された第４のＮ型トランジスタと、ソース及びゲ
ートが前記第２の電源に接続され、ドレインが前記第３
のＮ型トランジスタのゲ−トに接続された第５のＮ型ト
ランジスタと、ソースが前記第２の電源に接続され、ゲ
−ト及びドレインが前記第３のＮ型トランジスタのゲ−
トに接続された第６のＮ型トランジスタと、ソース及び
ゲートが前記第２の電源に接続され、ドレインが前記第
４のＮ型トランジスタのゲ−トに接続された第７のＮ型
トランジスタと、ソースが前記第２の電源に接続され、
ゲ−ト及びドレインが前記第４のＮ型トランジスタのゲ
−トに接続された第８のＮ型トランジスタとを備えたも
のである。

【００１２】

【作用】本発明は上記した構成により、入力信号が第３
の電源レベルで保持されている場合、第１のインバータ
の出力が第２の電源レベル、第２のインバータの出力が
第３の電源レベルとなり、第１のＰ型トランジスタがオ
フし、第２のＰ型トランジスタがオンしている。またこ
の時、第３のＮ型トランジスタのゲート電位は、第２の
電源レベルより第６のＮ型トランジスタのしきい値分だ
け高い電位になり、第４のＮ型トランジスタのゲート電
位は、第２の電源レベルより第７のＮ型トランジスタの
しきい値分だけ低い電位になる。

【００１３】次に、入力信号が、第３の電源レベルから
第２の電源レベルに遷移する場合、先ず、第２のインバ
ータの出力が第３の電源レベルから第２の電源レベルに
遷移する。これにより、第４のＮ型トランジスタのゲー
ト電位は、セルフブーストによって、第２の電源レベル
より第８のＮ型トランジスタのしきい値分だけ高い電位
になり、出力信号である第２のＰ型トランジスタのドレ
インと第１のＰ型トランジスタのゲートに接続されてい
るノードの電位が第２の電源レベルになって、第１のＰ
型トランジスタは非導通に近い状態になる。続いて、第
１のインバータの出力が第２の電源レベルから第３の電
源レベルに遷移する。これにより、第３のＮ型トランジ
スタのゲート電位は、第２の電源レベルより第５のＮ型
トランジスタのしきい値分だけ低い値になり、第１のＰ
型トランジスタのドレインと第２のＰ型トランジスタの
ゲートに接続されているノードに蓄積される電荷が迅速
に放電されるのを妨げるが、ゲートが第２の電源に接続
された第１のＮ型トランジスタがこれを補償して、第１
のＰ型トランジスタのドレインと第２のＰ型トランジス
タのゲートに接続されているノードの電位が速やかに第
３の電源レベルになる。従って、第２のＰ型トランジス
タがオンして、出力信号である第２のＰ型トランジスタ
のドレインと第１のＰ型トランジスタのゲートに接続さ
れているノードの電位は第１の電源レベルになり、第１
のＰ型トランジスタは完全にオフする。

【００１４】更に、入力信号が、第２の電源レベルから
第３の電源レベルに遷移する場合、先ず、第１のインバ
ータの出力が第３の電源レベルから第２の電源レベルに
遷移する。これにより、第３のＮ型トランジスタのゲー
ト電位は、セルフブーストによって、第２の電源レベル
より第６のＮ型トランジスタのしきい値分だけ高い電位
になり、第１のＰ型トランジスタのドレインと第２のＰ
型トランジスタのゲートに接続されているノードの電位
が第２の電源レベルになって、第２のＰ型トランジスタ
は非導通に近い状態になる。続いて、第２のインバータ
の出力が第２の電源レベルから第３の電源レベルに遷移
する。これにより、第４のＮ型トランジスタのゲート電
位は、第２の電源レベルより第７のＮ型トランジスタの
しきい値分だけ低い値になり、出力信号である第２のＰ
型トランジスタのドレインと第１のＰ型トランジスタの
ゲートに接続されているノードに蓄積される電荷が迅速
に放電されるのを妨げるが、ゲートが第２の電源に接続
された第２のＮ型トランジスタがこれを補償して、出力
信号である第２のＰ型トランジスタのドレインと第１の
Ｐ型トランジスタのゲートに接続されているノードの電
位が速やかに第３の電源レベルになる。従って、第１の
Ｐ型トランジスタはオンし、第１のＰ型トランジスタの
ドレインと第２のＰ型トランジスタのゲートに接続され
ているノードの電位が第１の電源レベルになることによ
り、第２のＰ型トランジスタが完全にオフして、出力信
号である第２のＰ型トランジスタのドレインと第１のＰ
型トランジスタのゲートに接続されているノードの電位
は第３の電源レベルになる。

【００１５】

【実施例】以下本発明の実施例の信号電位変換回路につ
いて、図面を参照しながら説明する。

【００１６】（実施例１）図１に本発明の第１の実施例
に於ける信号電位変換回路の回路構成の一例を示し、図
２に、図１に示す本発明の第１の実施例の信号電位変換
回路の動作タイミングチャートを示す。

【００１７】図１に於いて、各トランジスタは半導体Ｍ
ＯＳトランジスタであり、１は入力信号ＩＮを入力し、
電源ＶＣＣ及び接地電位に接続されたインバータ、２は
インバータ１の出力を入力し、電源ＶＣＣ及び接地電位
に接続されたインバータ、３,４はソースが電源ＶＣＣ
よりも高い電位である昇圧電源ＶＰＰに接続され、ゲー
トがお互いのドレインに接続されるＰ型トランジスタ、
５はソースがインバータ１の出力に接続され、ゲートが
電源ＶＣＣに接続され、ドレインがＰ型トランジスタ３
のドレインとＰ型トランジスタ４のゲートに接続される
Ｎ型トランジスタ、６はソースがインバータ２の出力に
接続され、ゲートが電源ＶＣＣに接続され、ドレインが
Ｐ型トランジスタ４のドレインとＰ型トランジスタ３の
ゲートに接続されるＮ型トランジスタ、７はソースがイ
ンバータ１の出力に接続され、ドレインがＰ型トランジ
スタ３のドレインとＰ型トランジスタ４のゲートに接続
されるＮ型トランジスタ、８はソースがインバータ２の
出力に接続され、ゲートが電源ＶＣＣに接続され、ドレ
インがＰ型トランジスタ４のドレインとＰ型トランジス
タ３のゲートに接続されるＮ型トランジスタ、９はソー
ス及びゲートが電源ＶＣＣに接続され、ドレインがＮ型
トランジスタ７のゲ−トに接続されたＮ型トランジス
タ、１０はソースが電源ＶＣＣに接続され、ゲ−ト及び
ドレインがＮ型トランジスタ７のゲ−トに接続されたＮ
型トランジスタ、１１はソース及びゲートが電源ＶＣＣ
に接続され、ドレインがＮ型トランジスタ８のゲ−トに
接続されたＮ型トランジスタ、１２はソースが電源ＶＣ
Ｃに接続され、ゲ−ト及びドレインがＮ型トランジスタ
８のゲ−トに接続されたＮ型トランジスタである。入力
信号ＩＮは論理的にＨｉｇｈレベルがＶＣＣレベル、論
理的にＬｏｗレベルが接地レベルであり、Ｐ型トランジ
スタ４のドレインとＮ型トランジスタ６,８のドレイン
及びＰ型トランジスタ３のゲートに接続されるノード
は、本発明の実施例の信号電位変換回路の出力信号ＯＵ
Ｔとなり、信号電位が論理的にＨｉｇｈレベルがＶＰＰ
レベル、論理的にＬｏｗレベルが接地レベルに変換され
る。

【００１８】以上の様に構成された本発明の第１の実施
例の信号電位変換回路に於いて、以下、その動作を、図
２を参照して説明する。

【００１９】先ず、図２（ａ）に示す如く、入力信号Ｉ
Ｎが接地レベルの状態で、図２（ｂ）に示す如く、イン
バータ２の出力であるノードａが接地レベル、図２
（ｃ）に示す如く、インバータ１の出力であるノードｃ
がＶＣＣレベルで保持されている。また、図２（ｇ）に
示す如く、出力信号ＯＵＴが接地レベルで、Ｐ型トラン
ジスタ３がオンしており、図２（ｅ）に示す如く、Ｐ型
トランジスタ３のドレイン及びＰ型トランジスタ４のゲ
ートに接続されているノードｅがＶＰＰレベルで保持さ
れ、Ｐ型トランジスタ４はオフしている。

【００２０】次に、図２（ａ）に示す如く、入力信号Ｉ
Ｎが接地レベルからＶＣＣレベルに遷移すると、先ず、
図２（ｄ）に示す如く、インバータ１の出力であるノー
ドｃがＶＣＣレベルから接地レベルに遷移する。これに
より、図２（ｅ）に示す如く、Ｎ型トランジスタ７のゲ
ートに接続されるノードｄの電位は、ＶＣＣレベルより
Ｎ型トランジスタ１０のしきい値分だけ高いレベルか
ら、ＶＣＣレベルよりＮ型トランジスタ９のしきい値分
だけ低いレベルになり、Ｐ型トランジスタ３のドレイン
とＰ型トランジスタ４のゲートに接続されているノード
ｅに蓄積される電荷が迅速に放電されるのを妨げるが、
ゲートがＶＣＣ電源に接続されたＮ型トランジスタ５が
これを補償して、図２（ｆ）に示す如く、ノードｅの電
位が速やかに接地レベルに遷移していく。従って、Ｐ型
トランジスタ４が導通し始める。同時に、図２（ｃ）に
示す如く、 インバータ２の出力であるノードａが接地
レベルからＶＣＣレベルに遷移する。これにより、図２
（ｃ）に示す如く、 Ｎ型トランジスタ８のゲートに接
続されるノードｂの電位は、セルフブーストによって、
ＶＣＣレベルよりＮ型トランジスタ１１のしきい値分だ
け低いレベルから、ＶＣＣレベルよりＮ型トランジスタ
１２のしきい値分だけ高い電位になり、図２（ｇ）に示
す如く、 出力信号ＯＵＴがＶＣＣレベルになって、Ｐ
型トランジスタ３は非導通に近い状態になる。これによ
り、Ｐ型トランジスタ４が完全に導通して、図２（ｇ）
に示す如く、出力信号ＯＵＴはＶＰＰレベルになり、Ｐ
型トランジスタ７は完全にオフする。

【００２１】更に、入力信号ＩＮが、ＶＣＣレベルから
接地レベルに遷移すると、図２（ｄ）に示す如く、イン
バータ１の出力であるノードｃが接地レベルからＶＣＣ
レベルに遷移する。これにより、図２（ｅ）に示す如
く、Ｎ型トランジスタ７のゲートに接続されるノードｄ
の電位は、セルフブーストによって、ＶＣＣレベルより
Ｎ型トランジスタ９のしきい値分だけ低いレベルから、
ＶＣＣレベルよりＮ型トランジスタ１０のしきい値分だ
け高い電位になり、図２（ｆ）に示す如く、 Ｐ型トラ
ンジスタ３のドレインとＰ型トランジスタ４のゲートに
接続されているノードｅの電位がＶＣＣレベルになっ
て、Ｐ型トランジスタ４は非導通に近い状態になる。続
いて、図２（ｂ）に示す如く、 インバータ２の出力で
あるノードａの電位がＶＣＣレベルから接地レベルに遷
移し、図２（ｃ）に示す如く、Ｎ型トランジスタ８のゲ
ートに接続されるノードｂの電位は、ＶＣＣレベルより
Ｎ型トランジスタ１２のしきい値分だけ高いレベルか
ら、ＶＣＣレベルよりＮ型トランジスタ１１のしきい値
分だけ低いレベルになり、出力信号ＯＵＴに蓄積される
電荷が迅速に放電されるのを妨げるが、ゲートがＶＣＣ
電源に接続されたＮ型トランジスタ６がこれを補償し
て、図２（ｇ）に示す如く、ノードｅの電位が速やかに
接地レベルに遷移していく。従って、Ｐ型トランジスタ
３がオンして、図２（ｆ）に示す如く、ノードｅはＶＰ
Ｐレベルになり、Ｐ型トランジスタ４は完全にオフす
る。

【００２２】以上の様に、本実施例によれば、入力信号
ＩＮが論理的にＬｏｗレベルである接地レベルから論理
的にＨｉｇｈレベルであるＶＣＣレベルに遷移する場合
は、インバータ１を用いてノードｅを放電すると同時
に、出力信号ＯＵＴをＶＣＣレベルまで充電して入力信
号ＩＮが遷移する以前にオンしていたＰ型トランジスタ
３を非導通に近い状態にすることにより、Ｐ型トランジ
スタ３及びインバータ１を通して流れる貫通電流を低減
し、且つ、Ｎ型トランジスタ５を備えて、ノードｅの電
荷を速やかに放電し、Ｐ型トランジスタ４の導通を迅速
に行なうことにより、予め出力をＶＣＣレベルまで充電
された出力信号ＯＵＴの負荷を、高速にＶＰＰレベルま
で充電し信号電位変換を実現する。

【００２３】また、入力信号ＩＮが論理的にＨｉｇｈレ
ベルであるＶＣＣレベルから論理的にＬｏｗレベルであ
る接地レベルに遷移する場合は、ノードｅを予め出力を
ＶＣＣレベルまで充電して入力信号ＩＮが遷移する以前
にオンしていたＰ型トランジスタ４を非導通に近い状態
にしてから、インバータ２を用いて出力信号ＯＵＴの電
荷を放電することにより、Ｐ型トランジスタ４及びイン
バータ２を通して流れる貫通電流を低減し、且つ、Ｎ型
トランジスタ６を備えることにより、出力信号ＯＵＴの
電荷を速やかに放電する。即ち、本発明の第１の実施例
によれば、入力信号ＩＮの立ち上がり、立ち下がり共、
高速の信号電位変換を実現でき、且つ、動作電流を低減
することが可能である。

【００２４】（実施例２）図３に本発明の第２の実施例
に於ける信号電位変換回路の回路構成の一例を示し、図
４に、図３に示す本発明の第２の実施例の信号電位変換
回路の動作タイミングチャートを示す。

【００２５】図３に於いて、各トランジスタは半導体Ｍ
ＯＳトランジスタであり、１０１は入力信号ＩＮを入力
し、入力信号ＩＮと同相のクロック信号ＣＬＫ１を出力
する遅延素子、１０２はクロック信号ＣＬＫ１を入力す
る遅延素子、１０３は入力信号ＩＮと遅延素子１０１の
出力を入力し、入力信号ＩＮと逆相のクロック信号ＣＬ
Ｋ２を出力するＮＯＲゲート、１０４は遅延素子１０
１,１０２及びＮＯＲゲート１０３よりなるタイミング
調整回路である。１０５はクロック信号ＣＬＫ１を入力
し、電源ＶＣＣ及び、接地電位に接続されたインバー
タ、１０６はクロック信号ＣＬＫ２を入力し、電源ＶＣ
Ｃ及び、接地電位に接続されたインバータ、１０７,１
０８はソースが電源ＶＣＣよりも高い電位である昇圧電
源ＶＰＰに接続され、ゲートがお互いのドレインに接続
されるＰ型トランジスタ、１０９はソースがインバータ
１０５の出力に接続され、ゲートが電源ＶＣＣに接続さ
れ、ドレインがＰ型トランジスタ１０７のドレインとＰ
型トランジスタ１０８のゲートに接続されるＮ型トラン
ジスタ、１１０はソースがインバータ１０２の出力に接
続され、ゲートが電源ＶＣＣに接続され、ドレインがＰ
型トランジスタ１０８のドレインとＰ型トランジスタ１
０７のゲートに接続されるＮ型トランジスタ、１１１は
ソースがインバータ１０５の出力に接続され、ドレイン
がＰ型トランジスタ１０７のドレインとＰ型トランジス
タ１０８のゲートに接続されるＮ型トランジスタ。１１
２はソースがインバータ１０２の出力に接続され、ゲー
トが電源ＶＣＣに接続され、ドレインがＰ型トランジス
タ１０８のドレインとＰ型トランジスタ１０７のゲート
に接続されるＮ型トランジスタ。１１３はソース及びゲ
ートが電源ＶＣＣに接続され、ドレインがＮ型トランジ
スタ１１１のゲ−トに接続されたＮ型トランジスタ、１
１４はソースが電源ＶＣＣに接続され、ゲ−ト及びドレ
インがＮ型トランジスタ１１１のゲ−トに接続されたＮ
型トランジスタ、１１５はソース及びゲートが電源ＶＣ
Ｃに接続され、ドレインがＮ型トランジスタ１１２のゲ
−トに接続されたＮ型トランジスタ、１１６はソースが
電源ＶＣＣに接続され、ゲ−ト及びドレインがＮ型トラ
ンジスタ１１２のゲ−トに接続されたＮ型トランジスタ
である。入力信号ＩＮは論理的にＨｉｇｈレベルがＶＣ
Ｃレベル、論理的にＬｏｗレベルが接地レベルであり、
Ｐ型トランジスタ１０８のドレインとＮ型トランジスタ
１１０,、１１２のドレイン及びＰ型トランジスタ１０
７のゲートに接続されるノードは、本発明の実施例の信
号電位変換回路の出力信号ＯＵＴとなり、信号電位が論
理的にＨｉｇｈレベルがＶＰＰレベル、論理的にＬｏｗ
レベルが接地レベルに変換される。

【００２６】以上の様に構成された本発明の第２の実施
例の信号電位変換回路に於いて、以下、その動作を、図
４を参照して説明する。

【００２７】先ず、図４（ａ）に示す如く、入力信号Ｉ
Ｎが、接地レベルの状態で、図４（ｂ）に示す如く、ク
ロック信号ＣＬＫ１が接地レベル、図４（ｃ）に示す如
く、クロック信号ＣＬＫ２がＶＣＣレベルであり、図４
（ｄ）に示す如く、インバータ１０６の出力であるノー
ドａが接地レベル、図４（ｆ）に示す如く、インバータ
１０５の出力であるノードｃがＶＣＣレベルで保持され
ている。また、図４（ｉ）に示す如く、出力信号ＯＵＴ
が接地レベルで、Ｐ型トランジスタ１０７がオンしてお
り、図４（ｈ）に示す如く、Ｐ型トランジスタ１０７の
ドレイン及びＰ型トランジスタ１０８のゲートに接続さ
れているノードｅがＶＰＰレベルで保持され、Ｐ型トラ
ンジスタ１０８はオフしている。

【００２８】次に、図４（ａ）に示す如く、入力信号Ｉ
Ｎが、接地レベルからＶＣＣレベルに遷移すると、先
ず、図４（ｃ）に示す如く、クロック信号ＣＬＫ２がＶ
ＣＣレベルから接地レベルに遷移し、図４（ｄ）に示す
如く、 インバータ１０６の出力が接地レベルからＶＣ
Ｃレベルに遷移する。これにより、図４（ｅ）に示す如
く、Ｎ型トランジスタ１１２のゲートに接続されるノー
ドｂの電位は、セルフブーストによって、ＶＣＣレベル
よりＮ型トランジスタ１１５のしきい値分だけ低いレベ
ルから、ＶＣＣレベルよりＮ型トランジスタ１１６のし
きい値分だけ高い電位になり、図４（ｉ）に示す如く、
出力信号ＯＵＴがＶＣＣレベルになって、Ｐ型トラン
ジスタ１０７は非導通に近い状態になる。また、図４
（ｂ）に示す如く、クロック信号ＣＬＫ２の遷移に続い
て、クロック信号ＣＬＫ１が接地レベルからＶＣＣレベ
ルに遷移し、図４（ｆ）に示す如く、インバータ１０５
の出力であるノードｃがＶＣＣレベルから接地レベルに
遷移する。これにより、図４（ｇ）に示す如く、Ｎ型ト
ランジスタ１１１のゲートに接続されるノードｄの電位
は、ＶＣＣレベルよりＮ型トランジスタ１１４のしきい
値分だけ高いレベルから、ＶＣＣレベルよりＮ型トラン
ジスタ１１３のしきい値分だけ低いレベルになり、Ｐ型
トランジスタ１０７のドレインとＰ型トランジスタ１０
８のゲートに接続されているノードｅに蓄積される電荷
が迅速に放電されるのを妨げるが、ゲートがＶＣＣ電源
に接続されたＮ型トランジスタ１０９がこれを補償し
て、図４（ｈ）に示す如く、ノードｅの電位が速やかに
接地レベルになる。従って、Ｐ型トランジスタ１０８が
オンして、図４（ｉ）に示す如く、出力信号ＯＵＴはＶ
ＰＰレベルになり、Ｐ型トランジスタ１０７は完全にオ
フする。

【００２９】更に、入力信号ＩＮが、ＶＣＣレベルから
接地レベルに遷移すると、図４（ｂ）に示す如く、クロ
ック信号ＣＬＫ１がＶＣＣレベルから接地レベルに遷移
し、図４（ｆ）に示す如く、 インバータ１０５の出力
であるノードｃの出力が接地レベルからＶＣＣレベルに
遷移する。これにより、図４（ｇ）に示す如く、Ｎ型ト
ランジスタ１１１のゲートに接続されるノードｄの電位
は、セルフブーストによって、ＶＣＣレベルよりＮ型ト
ランジスタ１１４のしきい値分だけ高い電位になり、図
４（ｈ）に示す如く、Ｐ型トランジスタ１０７のドレイ
ンとＰ型トランジスタ１０８のゲートに接続されている
ノードｅの電位がＶＣＣレベルになって、Ｐ型トランジ
スタ１０８は非導通に近い状態になる。続いて、図４
（ｃ）に示す如く、クロック信号ＣＬＫ１の遷移に続い
て、クロック信号ＣＬＫ２が接地レベルからＶＣＣレベ
ルに遷移し、図４（ｅ）に示す如く、インバータ１０６
の出力であるノードａがＶＣＣレベルから接地レベルに
遷移する。これにより、図４（ｅ）に示す如く、Ｎ型ト
ランジスタ１１２のゲートに接続されるノードｂの電位
は、ＶＣＣレベルよりＮ型トランジスタ１１５のしきい
値分だけ低い値になり、出力信号ＯＵＴに蓄積される電
荷が迅速に放電されるのを妨げるが、ゲートがＶＣＣ電
源に接続されたＮ型トランジスタ１１０がこれを補償し
て、図４（ｉ）に示す如く、出力信号ＯＵＴの電位が速
やかに接地レベルになる。従って、Ｐ型トランジスタ１
０７がオンして、図４（ｈ）に示す如く、ノードｅはＶ
ＰＰレベルになり、Ｐ型トランジスタ１０８は完全にオ
フする。

【００３０】以上の様に、本発明の第２の実施例によれ
ば、入力信号ＩＮが論理的にＬｏｗレベルである接地レ
ベルから論理的にＨｉｇｈレベルであるＶＣＣレベルに
遷移する場合は、入力信号ＩＮと逆相のクロック信号Ｃ
ＬＫ２を、入力信号ＩＮと同相のクロック信号ＣＬＫ１
よりも速く出力タイミング調整回路１０４を備えること
により、出力信号ＯＵＴを予め出力をＶＣＣレベルまで
充電して入力信号ＩＮが遷移する以前にオンしていたＰ
型トランジスタ１０７を非導通に近い状態にしてから、
インバータ１０５を用いてノードｅを放電することによ
り、Ｐ型トランジスタ１０７及びインバータ１０５を通
して流れる貫通電流を低減し、且つ、Ｎ型トランジスタ
１０９を備えることにより、ノードｅの電荷を速やかに
放電し、Ｐ型トランジスタ１０８の導通を迅速に行なう
ことにより、予め出力をＶＣＣレベルまで充電された出
力信号ＯＵＴの負荷を、高速にＶＰＰレベルまで充電し
信号電位変換を実現する。また、入力信号ＩＮが論理的
にＨｉｇｈレベルであるＶＣＣレベルから論理的にＬｏ
ｗレベルである接地レベルに遷移する場合は、出力タイ
ミング調整回路１０４により、入力信号ＩＮと同相のク
ロック信号ＣＬＫ１を、入力信号ＩＮと逆相のクロック
信号ＣＬＫ２よりも速く出力することにより、ノードｅ
を予め出力をＶＣＣレベルまで充電して入力信号ＩＮが
遷移する以前にオンしていたＰ型トランジスタ１０８を
非導通に近い状態にしてから、インバータ１０６を用い
て出力信号ＯＵＴの電荷を放電することにより、Ｐ型ト
ランジスタ１０８及びインバータ１０６を通して流れる
貫通電流を低減し、且つ、Ｎ型トランジスタ１１０を備
えることにより、出力信号ＯＵＴの電荷を速やかに放電
する。即ち、本発明の第２の実施例によれば、入力信号
ＩＮの立ち上がり、立ち下がり共、高速の信号電位変換
を実現でき、且つ、入力信号のタイミング調整回路を備
えることにより、ＶＰＰ電源に接続され充電を行なうＰ
型トランジスタと接地電源に接続され放電を行なうＮ型
トランジスタが同時に導通する期間を本発明の第１の実
施例より更に短くでき、動作電流を低減することが可能
である。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
貫通電流を低減することが可能であり、更に、ゲートを
内部電源に接続したＮ型トランジスタを備えることによ
り、Ｐ型トランジスタのゲートに充電される電荷を速や
かに放電し、入力信号ＩＮの立ち上がり、立ち下がり共
高速に信号電位変換を行なうことが可能で、その実用的
効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例に於ける信号電位変換回
路の回路構成図

【図２】同実施例の動作タイミング図

【図３】本発明の第２の実施例に於ける信号電位変換回
路の回路構成図

【図４】同実施例の動作タイミング図

【図５】従来の信号電位変換回路の回路構成図

【図６】同従来例の動作タイミング図

【符号の説明】

１０４ タイミング調整回路 １０５、１０６ インバータ １０７、１０８ Ｐ型トランジスタ １０９、１１０ Ｎ型トランジスタ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】ソースが第１の電源に接続され、且つ一方
   のゲ−トと他方のドレインがそれぞれ接続された第１及
   び第２のＰ型トランジスタと、 入力信号と第２の電源と第３の電源に接続された第１の
   インバータと、 前記第１のインバータの出力と前記第２の電源と前記第
   ３の電源に接続された第２インバータと、 ソースが前記第１のインバータの出力に接続され、ドレ
   インが前記第１のＰ型トランジスタのドレインに接続さ
   れ、ゲ−トが前記第２の電源に接続された第１のＮ型ト
   ランジスタと、 ソースが前記第２のインバータの出力に接続され、ドレ
   インが前記第２のＰ型トランジスタのドレインに接続さ
   れ、ゲ−トが前記第２の電源に接続された第２のＮ型ト
   ランジスタと、 ソースが前記第１のインバータの出力に接続され、ドレ
   インが前記第１のＰ型トランジスタのドレインに接続さ
   れた第３のＮ型トランジスタと、 ソースが前記第２のインバータの出力に接続され、ドレ
   インが前記第２のＰ型トランジスタのドレインに接続さ
   れた第４のＮ型トランジスタと、 ソース及びゲートが前記第２の電源に接続され、ドレイ
   ンが前記第３のＮ型トランジスタのゲ−トに接続された
   第５のＮ型トランジスタと、 ソースが前記第２の電源に接続され、ゲ−ト及びドレイ
   ンが前記第３のＮ型トランジスタのゲ−トに接続された
   第６のＮ型トランジスタと、 ソース及びゲートが前記第２の電源に接続され、ドレイ
   ンが前記第４のＮ型トランジスタのゲ−トに接続された
   第７のＮ型トランジスタと、 ソースが前記第２の電源に接続され、ゲ−ト及びドレイ
   ンが前記第４のＮ型トランジスタのゲ−トに接続された
   第８のＮ型トランジスタとを備えた信号電位変換回路。
2. 【請求項２】ソースが第１の電源に接続され、且つ一方
   のゲ−トと他方のドレインがそれぞれ接続された第１及
   び第２のＰ型トランジスタと、 入力信号と第２の電源と第３の電源に接続され、前記入
   力信号と同相の第１のクロック信号と、前記入力信号と
   逆相の第２のクロック信号を出力し、且つ、前記入力信
   号の立ち上がり時は、前記第２のクロック信号を前記第
   １のクロック信号よりも速く出力し、且つ、前記入力信
   号の立ち下がり時は、前記第１のクロック信号を前記第
   ２のクロック信号よりも速く出力するタイミング調整回
   路と、 前記第１のクロック信号を入力し、第２の電源と第３の
   電源に接続された第１のインバータと、 前記第２のクロック信号を入力し、前記第２の電源と前
   記第３の電源に接続された第２インバータと、 ソースが前記第１のインバータの出力に接続され、ドレ
   インが前記第１のＰ型トランジスタのドレインに接続さ
   れ、ゲ−トが前記第２の電源に接続された第１のＮ型ト
   ランジスタと、 ソースが前記第２のインバータの出力に接続され、ドレ
   インが前記第２のＰ型トランジスタのドレインに接続さ
   れ、ゲ−トが第２の電源に接続された第２のＮ型トラン
   ジスタと、 ソースが前記第１のインバータの出力に接続され、ドレ
   インが前記第１のＰ型トランジスタのドレインに接続さ
   れた第３のＮ型トランジスタと、 ソースが前記第２のインバータの出力に接続され、ドレ
   インが前記第２のＰ型トランジスタのドレインに接続さ
   れた第４のＮ型トランジスタと、 ソース及びゲートが前記第２の電源に接続され、ドレイ
   ンが前記第３のＮ型トランジスタのゲ−トに接続された
   第５のＮ型トランジスタと、 ソースが前記第２の電源に接続され、ゲ−ト及びドレイ
   ンが前記第３のＮ型トランジスタのゲ−トに接続された
   第６のＮ型トランジスタと、 ソース及びゲートが前記第２の電源に接続され、ドレイ
   ンが前記第４のＮ型トランジスタのゲ−トに接続された
   第７のＮ型トランジスタと、 ソースが前記第２の電源に接続され、ゲ−ト及びドレイ
   ンが前記第４のＮ型トランジスタのゲ−トに接続された
   第８のＮ型トランジスタとを備えた信号電位変換回路。
3. 【請求項３】請求項２記載のタイミング調整回路が、入
   力信号を入力し、第２の電源と第３の電源に接続され、
   第１のクロック信号を出力する第１の遅延素子と、前記
   第１のクロック信号を入力し、前記第２の電源と前記第
   ３の電源に接続される第２の遅延素子と、前記入力信号
   と前記第２の遅延素子の出力を入力し、前記第２の電源
   と前記第３の電源に接続され、前記第２のクロック信号
   を出力するノアゲートより構成される信号電位変換回
   路。
4. 【請求項４】請求項１叉は請求項２記載の第３の電源は
   接地電位であり、第２の電源は外部電源あるいは内部電
   源発生回路で生成した前記第３の電源より高い電位を持
   つ電源であり、第１の電源は外部電源あるいは内部電源
   発生回路で生成した前記第２の電源及び前記第３の電源
   より高い電位を持つ電源である信号電位変換回路。