JP2557871B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2557871B2 JP2557871B2 JP62044964A JP4496487A JP2557871B2 JP 2557871 B2 JP2557871 B2 JP 2557871B2 JP 62044964 A JP62044964 A JP 62044964A JP 4496487 A JP4496487 A JP 4496487A JP 2557871 B2 JP2557871 B2 JP 2557871B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、外部印加電源電圧よりも低レベルの電圧で
駆動する回路系を有する半導体装置に関するものであ
る。
駆動する回路系を有する半導体装置に関するものであ
る。
（従来の技術） 一般に半導体装置として、例えばダイナミック型随時
読出し書込み可能なメモリ（以下、DRAMという）等は、
チップ内部の回路動作がすべて外部印加電源電圧により
駆動される構造になっている。ところが、集積密度増大
による半導体素子の微細化に伴ない、耐圧劣化が無視で
きなくなったきた。そこで、オンチップで電圧変換回路
を設け、その電圧変換回路によりレベルを下げた内部電
源電圧を生成し、その内部電源電圧でチップ内の回路を
駆動することにより半導体素子の信頼性を向上させると
いう技術が提案されるようになった。
読出し書込み可能なメモリ（以下、DRAMという）等は、
チップ内部の回路動作がすべて外部印加電源電圧により
駆動される構造になっている。ところが、集積密度増大
による半導体素子の微細化に伴ない、耐圧劣化が無視で
きなくなったきた。そこで、オンチップで電圧変換回路
を設け、その電圧変換回路によりレベルを下げた内部電
源電圧を生成し、その内部電源電圧でチップ内の回路を
駆動することにより半導体素子の信頼性を向上させると
いう技術が提案されるようになった。
従来、この種の技術としては、例えば第２図のような
ものがあった。以下、その構成を図を用いて説明する。
ものがあった。以下、その構成を図を用いて説明する。
第２図は、従来の半導体装置の一構成例を示すブロッ
ク図である。
ク図である。
この半導体装置は、外部から印加される第１の電源電
圧VCC1を降圧して内部回路供給用の第２の電源電圧VCC2
を生成する電圧変換回路１を有し、その電圧変換回路１
の出力側に複数の回路系、例えば第1,第２の回路系2,3
と、インバータ４とが接続されている。第1,第２の回路
系2,3は、第２の電源電圧VCC2で駆動されるDRAM素子等
からなる回路であり、それら両回路を同期させるため
に、第１の回路系２において第２の電源電圧VCC2と接地
電圧VSSとの間で変化する電圧V1を取り出し、その電圧V
1をインバータ４で反転して電圧V2の形に変換し、その
電圧V2で次段の第２の回路系３を駆動している。
圧VCC1を降圧して内部回路供給用の第２の電源電圧VCC2
を生成する電圧変換回路１を有し、その電圧変換回路１
の出力側に複数の回路系、例えば第1,第２の回路系2,3
と、インバータ４とが接続されている。第1,第２の回路
系2,3は、第２の電源電圧VCC2で駆動されるDRAM素子等
からなる回路であり、それら両回路を同期させるため
に、第１の回路系２において第２の電源電圧VCC2と接地
電圧VSSとの間で変化する電圧V1を取り出し、その電圧V
1をインバータ４で反転して電圧V2の形に変換し、その
電圧V2で次段の第２の回路系３を駆動している。
（発明が解決しようとする問題点） しかしながら、上記構成の半導体装置では、電圧変換
回路１の内部インピーダンスが大きいため、回路系2,3
の負荷が大きいと第２の電源電圧VCC2が低下してその電
源電圧VCC2ラインに大きなノイズが発生し、その回路系
2,3等に悪影響を及ぼすと共に、電源電圧VCC2ラインの
充電速度が遅くなるおそれがあった。
回路１の内部インピーダンスが大きいため、回路系2,3
の負荷が大きいと第２の電源電圧VCC2が低下してその電
源電圧VCC2ラインに大きなノイズが発生し、その回路系
2,3等に悪影響を及ぼすと共に、電源電圧VCC2ラインの
充電速度が遅くなるおそれがあった。
本発明は、前記従来技術が持っていた問題点として、
第２の電源電圧ラインに対するノイズと充電速度の遅い
点について解決した半導体装置を提供するものである。
第２の電源電圧ラインに対するノイズと充電速度の遅い
点について解決した半導体装置を提供するものである。
（問題点を解決するための手段） 本発明は、前記問題点を解決するために、第１の電圧
（例えば、第１図のVCC1）を受けて、該第１の電圧より
低い第２の電圧（例えば、VCC2）を発生する電圧変換回
路（例えば、10）と、前記第２の電圧が与えられ、駆動
信号（例えば、V12）により駆動される回路系（例え
ば、12）とを有する半導体装置において、前記第２の電
圧が与えられ、該第２の電圧及び外部から入力される信
号（例えば、V11）に基づいて前記第２の電圧より高い
第３の電圧と基準電圧との間で遷移する制御信号（例え
ば、Vg）を出力する制御回路（例えば、20）と、第１の
電極に前記第１の電圧が与えられ、制御電極に与えられ
る前記制御信号の電圧に応じた電圧を有する前記駆動信
号を第２の電極から出力する出力トランジスタ（例え
ば、30）とを、有している。
（例えば、第１図のVCC1）を受けて、該第１の電圧より
低い第２の電圧（例えば、VCC2）を発生する電圧変換回
路（例えば、10）と、前記第２の電圧が与えられ、駆動
信号（例えば、V12）により駆動される回路系（例え
ば、12）とを有する半導体装置において、前記第２の電
圧が与えられ、該第２の電圧及び外部から入力される信
号（例えば、V11）に基づいて前記第２の電圧より高い
第３の電圧と基準電圧との間で遷移する制御信号（例え
ば、Vg）を出力する制御回路（例えば、20）と、第１の
電極に前記第１の電圧が与えられ、制御電極に与えられ
る前記制御信号の電圧に応じた電圧を有する前記駆動信
号を第２の電極から出力する出力トランジスタ（例え
ば、30）とを、有している。
本発明の例えば第１〜第８の実施態様のうち、第１実
施態様において、前記第３の電圧は、前記第２の電圧よ
りも前記出力トランジスタの閾値電圧分高い電圧になっ
ている。
施態様において、前記第３の電圧は、前記第２の電圧よ
りも前記出力トランジスタの閾値電圧分高い電圧になっ
ている。
第２の実施態様において、前記半導体装置は、接地電
圧（例えば、VSS）が与えられ、前記出力トランジスタ
の第２の電極に接続されたリセット回路（例えば、31）
を有し、前記制御回路は、前記入力される信号を所定時
間遅延した遅延信号（例えば、Vr）を出力する遅延回路
（例えば、21,22）を有し、該リセット回路は該遅延信
号に応答して該接地電圧を該出力トランジスタの第２の
電極に供給するようになっている。
圧（例えば、VSS）が与えられ、前記出力トランジスタ
の第２の電極に接続されたリセット回路（例えば、31）
を有し、前記制御回路は、前記入力される信号を所定時
間遅延した遅延信号（例えば、Vr）を出力する遅延回路
（例えば、21,22）を有し、該リセット回路は該遅延信
号に応答して該接地電圧を該出力トランジスタの第２の
電極に供給するようになっている。
第３の実施態様において、前記制御回路は、前記入力
される信号を所定時間遅延した第１の遅延信号を出力す
る第１の遅延回路（例えば、第１図の21）と、該第１の
遅延信号を所定時間遅延した該第１の遅延信号と同相の
第２の遅延信号を出力する第２の遅延回路（例えば、2
2,23）と、一端に該第２の遅延信号を受け、他端が前記
出力トランジスタの前記制御電極に接続される充放電素
子（例えば、24）とを有し、該充放電素子の該他端には
該第１の遅延信号に応じた信号が与えられるようになっ
ている。
される信号を所定時間遅延した第１の遅延信号を出力す
る第１の遅延回路（例えば、第１図の21）と、該第１の
遅延信号を所定時間遅延した該第１の遅延信号と同相の
第２の遅延信号を出力する第２の遅延回路（例えば、2
2,23）と、一端に該第２の遅延信号を受け、他端が前記
出力トランジスタの前記制御電極に接続される充放電素
子（例えば、24）とを有し、該充放電素子の該他端には
該第１の遅延信号に応じた信号が与えられるようになっ
ている。
第４の実施態様では、第３の実施態様の制御回路にお
いて、前記第１の遅延信号に応じた信号が前記充放電素
子の他端に与えられることに応答して、該充放電素子の
他端の電圧を保持する保持回路（例えば、第１図の26）
を有している。
いて、前記第１の遅延信号に応じた信号が前記充放電素
子の他端に与えられることに応答して、該充放電素子の
他端の電圧を保持する保持回路（例えば、第１図の26）
を有している。
第５の実施態様において、前記制御回路は、前記入力
される信号を所定時間遅延した第１の遅延信号を出力す
る第１の遅延回路（例えば、第３図の21）と、一端と他
端を有し、該他端が前記出力トランジスタの制御電極に
接続された充放電素子（例えば、24）と、前記第２の電
圧と同電圧を受け、該第１の遅延信号に応答して、前記
充放電素子の他端に該第１の遅延信号と同等の電圧を有
する信号を供給した後、該充放電素子の一端に前記受け
た電圧を供給する充電回路（例えば、22,25−1,25−2,2
3a）とを、有している。
される信号を所定時間遅延した第１の遅延信号を出力す
る第１の遅延回路（例えば、第３図の21）と、一端と他
端を有し、該他端が前記出力トランジスタの制御電極に
接続された充放電素子（例えば、24）と、前記第２の電
圧と同電圧を受け、該第１の遅延信号に応答して、前記
充放電素子の他端に該第１の遅延信号と同等の電圧を有
する信号を供給した後、該充放電素子の一端に前記受け
た電圧を供給する充電回路（例えば、22,25−1,25−2,2
3a）とを、有している。
第６の実施態様において、前記制御回路は、前記入力
される信号を所定時間遅延した第１の遅延信号を出力す
る第１の遅延回路（例えば、第４図の21）と、一端と他
端を有し、該他端が前記出力トランジスタの制御電極に
接続された充放電素子（例えば、24）と、前記第１の電
圧と同電圧の信号を受け、該第１の遅延信号に応答し
て、前記充放電素子の他端に該第１の遅延信号と同等の
電圧を有する信号を供給した後、該充放電素子の一端に
前記受けた信号を供給する充電回路（例えば、22,25−
1,25−2,23a−１）とを、有している。
される信号を所定時間遅延した第１の遅延信号を出力す
る第１の遅延回路（例えば、第４図の21）と、一端と他
端を有し、該他端が前記出力トランジスタの制御電極に
接続された充放電素子（例えば、24）と、前記第１の電
圧と同電圧の信号を受け、該第１の遅延信号に応答し
て、前記充放電素子の他端に該第１の遅延信号と同等の
電圧を有する信号を供給した後、該充放電素子の一端に
前記受けた信号を供給する充電回路（例えば、22,25−
1,25−2,23a−１）とを、有している。
第７の実施態様において、前記制御回路は、前記入力
される信号に応答し、第３及び第４の電圧を有する第２
の制御信号（例えば、第５図の▲▼）と、該第２
の制御信号が第３の電圧から第４の電圧に遷移するより
早く該第４の電圧から該第３の電圧に遷移し、該第２の
制御信号が該第４の電圧から該第３の電圧に遷移するよ
り遅く該第３の電圧から該第４の電圧に遷移する第３の
制御信号（例えば、Vcr）とを受けて、該第２の制御信
号と同相であって所定時間遅延した遅延信号を出力する
遅延回路（例えば、41,42）と、一端と他端を有し、該
他端が前記出力トランジスタの制御電極に接続された充
放電素子（例えば、44）と、該遅延信号と該第３の制御
信号を受け、前記充放電素子の他端に該遅延信号と同等
の電圧を有する信号を供給した後、該充放電素子の一端
に前記第２の電圧に応じた電圧を有する信号を供給する
充電回路（例えば、43a,45,46,47）とを有し、前記遅延
回路及び前記充電回路は同一導電型のトランジスタで構
成している。
される信号に応答し、第３及び第４の電圧を有する第２
の制御信号（例えば、第５図の▲▼）と、該第２
の制御信号が第３の電圧から第４の電圧に遷移するより
早く該第４の電圧から該第３の電圧に遷移し、該第２の
制御信号が該第４の電圧から該第３の電圧に遷移するよ
り遅く該第３の電圧から該第４の電圧に遷移する第３の
制御信号（例えば、Vcr）とを受けて、該第２の制御信
号と同相であって所定時間遅延した遅延信号を出力する
遅延回路（例えば、41,42）と、一端と他端を有し、該
他端が前記出力トランジスタの制御電極に接続された充
放電素子（例えば、44）と、該遅延信号と該第３の制御
信号を受け、前記充放電素子の他端に該遅延信号と同等
の電圧を有する信号を供給した後、該充放電素子の一端
に前記第２の電圧に応じた電圧を有する信号を供給する
充電回路（例えば、43a,45,46,47）とを有し、前記遅延
回路及び前記充電回路は同一導電型のトランジスタで構
成している。
第８の実施態様において、前記半導体装置は、第１の
電極が前記出力トランジスタの第２の電極に接続され、
第２の電極が容量素子（例えば、第７図のC1）に接続さ
れ、制御電極には前記駆動信号とは逆相の電圧を有する
第１のリセット信号（例えば、Vr1）が供給される第１
のトランジスタ（例えば、31−１）と、第１の電極が前
記第１のトランジスタの第２の電極に接続され、第２の
電極に接地電圧（例えば、VSS）が与えられ、制御電極
には前記駆動信号とは同相の第２のリセット信号（例え
ば、Vr2）が供給される第２のトランジスタ（例えば、3
1−２）とを、有している。
電極が前記出力トランジスタの第２の電極に接続され、
第２の電極が容量素子（例えば、第７図のC1）に接続さ
れ、制御電極には前記駆動信号とは逆相の電圧を有する
第１のリセット信号（例えば、Vr1）が供給される第１
のトランジスタ（例えば、31−１）と、第１の電極が前
記第１のトランジスタの第２の電極に接続され、第２の
電極に接地電圧（例えば、VSS）が与えられ、制御電極
には前記駆動信号とは同相の第２のリセット信号（例え
ば、Vr2）が供給される第２のトランジスタ（例えば、3
1−２）とを、有している。
（作 用） 本発明によれば、以上のように半導体装置を構成した
ので、第１の電圧が電圧変換回路と出力トランジスタの
第１の電圧とに与えられる。電圧変換回路は、第１の電
圧を受けて第２の電圧を発生し、この第２の電圧を制御
回路及び回路系に与える。制御回路では、第２の電圧と
外部から入力される信号とに基づき、制御信号を出力し
て出力トランジスタの制御電極に与える。すると、出力
トランジスタの第２の電極から駆動信号が出力され、回
路系が駆動される。
ので、第１の電圧が電圧変換回路と出力トランジスタの
第１の電圧とに与えられる。電圧変換回路は、第１の電
圧を受けて第２の電圧を発生し、この第２の電圧を制御
回路及び回路系に与える。制御回路では、第２の電圧と
外部から入力される信号とに基づき、制御信号を出力し
て出力トランジスタの制御電極に与える。すると、出力
トランジスタの第２の電極から駆動信号が出力され、回
路系が駆動される。
（実施例） 第１図は、本発明の第１の実施例を示す半導体装置の
構成図である。
構成図である。
この半導体装置は従来と同様に、外部から印加される
第１の電源電圧VCC1を降圧して内部回路供給用の第２の
電源電圧VCC2を生成する電圧変換回路10を有し、その電
圧変換回路10の出力側と接地電圧VSSとの間にはCMOS等
で構成される複数の回路系、例えば出力端子11aを有す
る第１の回路系と入力端子12aを有する第２の回路系12
とが接続されている。第１の回路系11は、第２の電源電
圧VCC2と接地電圧VSSとの間で変化する同期用の電圧V11
を出力端子11aから出力する機能を有している。また、
電圧変換回路10の出力側と接地電圧VSSとの間には制御
回路20が接続され、その制御回路20の出力側に、電圧V1
2の出力用トランジスタ、例えばＮチャネルMOSトランジ
スタ（以下、NMOSという）30とリセット用トランジス
タ、例えばNMOS31とが接続されている。NMOS30と31は第
１の電源電圧VCC1と接地電圧VSSとの間に直列に接続さ
れ、そのNMOS30と31の接続点が第２の回路系12の入力端
子12aに接続されている。
第１の電源電圧VCC1を降圧して内部回路供給用の第２の
電源電圧VCC2を生成する電圧変換回路10を有し、その電
圧変換回路10の出力側と接地電圧VSSとの間にはCMOS等
で構成される複数の回路系、例えば出力端子11aを有す
る第１の回路系と入力端子12aを有する第２の回路系12
とが接続されている。第１の回路系11は、第２の電源電
圧VCC2と接地電圧VSSとの間で変化する同期用の電圧V11
を出力端子11aから出力する機能を有している。また、
電圧変換回路10の出力側と接地電圧VSSとの間には制御
回路20が接続され、その制御回路20の出力側に、電圧V1
2の出力用トランジスタ、例えばＮチャネルMOSトランジ
スタ（以下、NMOSという）30とリセット用トランジス
タ、例えばNMOS31とが接続されている。NMOS30と31は第
１の電源電圧VCC1と接地電圧VSSとの間に直列に接続さ
れ、そのNMOS30と31の接続点が第２の回路系12の入力端
子12aに接続されている。
制御回路20は出力端子11aからの電圧V11を入力し、出
力用NMOS30のゲートを制御する制御信号Vgとリセット用
NMOS31のゲートを制御するリセット信号Vrとを生成する
回路であり、ＰチャネルMOSトランジスタ（以下、PMOS
という）21a,22a,23a及びNMOS21b,22b,23bでそれぞれ構
成される信号遅延用の３段のインバータ21,22,23を有し
ている。これらのインバータ21〜23は第２の電源電圧VC
C2と接地電位VSSとの間に接続されており、そのうち１
段目のインバータ21は端子11aに接続され、そのインバ
ータ21の出力側ノードN1に２段目のインバータ22が接続
され、さらにそのインバータ22の出力側ノードN2に３段
目のインバータ23が接続されている。３段目のインバー
タ23の出力側ノードN3には、ブートストラップ用のコン
デンサ24を介して制御信号Vg出力用のノードN4が接続さ
れ、そのノードN4が出力用NMOS30のゲートに接続されて
いる。ノードN2はリセット信号Vr取出し用のノードであ
り、リセット用NMOS31のゲートに接続されている。ノー
ドN1とN4にはコンデンサ充電用のNMOS25が接続され、そ
のNMOS25のゲートが第２の電源電圧VCC2に接続され、さ
らにその第２の電源電圧VCC2とノードN4との間にクラン
プ用のNMOS26が接続されている。
力用NMOS30のゲートを制御する制御信号Vgとリセット用
NMOS31のゲートを制御するリセット信号Vrとを生成する
回路であり、ＰチャネルMOSトランジスタ（以下、PMOS
という）21a,22a,23a及びNMOS21b,22b,23bでそれぞれ構
成される信号遅延用の３段のインバータ21,22,23を有し
ている。これらのインバータ21〜23は第２の電源電圧VC
C2と接地電位VSSとの間に接続されており、そのうち１
段目のインバータ21は端子11aに接続され、そのインバ
ータ21の出力側ノードN1に２段目のインバータ22が接続
され、さらにそのインバータ22の出力側ノードN2に３段
目のインバータ23が接続されている。３段目のインバー
タ23の出力側ノードN3には、ブートストラップ用のコン
デンサ24を介して制御信号Vg出力用のノードN4が接続さ
れ、そのノードN4が出力用NMOS30のゲートに接続されて
いる。ノードN2はリセット信号Vr取出し用のノードであ
り、リセット用NMOS31のゲートに接続されている。ノー
ドN1とN4にはコンデンサ充電用のNMOS25が接続され、そ
のNMOS25のゲートが第２の電源電圧VCC2に接続され、さ
らにその第２の電源電圧VCC2とノードN4との間にクラン
プ用のNMOS26が接続されている。
以上のように構成される半導体装置の動作を説明す
る。
る。
先ず、第１の電源電圧VCC1が電圧変換回路10及び出力
用NMOS30に印加されると、電圧変換回路10は第１の電源
電圧VCC1を降圧して第２の電源電圧VCC2を生成し、その
電圧VCC2を回路系11,12及び制御回路20へ供給する。す
ると、回路系11は駆動して高レベル（以下、“H"とい
う）が第２の電源電圧VCC2に、低レベル（以下、“L"と
いう）が接地電圧VSSとなる電圧V11を出力端子11aへ出
力し、制御回路20へ供給する。
用NMOS30に印加されると、電圧変換回路10は第１の電源
電圧VCC1を降圧して第２の電源電圧VCC2を生成し、その
電圧VCC2を回路系11,12及び制御回路20へ供給する。す
ると、回路系11は駆動して高レベル（以下、“H"とい
う）が第２の電源電圧VCC2に、低レベル（以下、“L"と
いう）が接地電圧VSSとなる電圧V11を出力端子11aへ出
力し、制御回路20へ供給する。
制御回路20へ入力された電圧V11が“H"（＝VCC2）の
場合、それが１段目のインバータ21で反転され、その出
力側のノードN1が“L"（＝VSS）となり、NMOS25を通し
てノードN4上の制御信号Vgが“L"となって出力用NMOS30
がオフ状態となる。ノードN1が“L"となった後、それが
２段のインバータ22で反転され所定時間遅れてノードN2
上のリセット信号Vrが“H"となり、リセット用NMOS31が
オン状態となって出力電圧V12が“L"（＝VSS）にリセッ
トされる。ノードN2が“H"となった後、それが３段目の
インバータ23で反転され所定時間遅れてノードN3が“L"
となる。
場合、それが１段目のインバータ21で反転され、その出
力側のノードN1が“L"（＝VSS）となり、NMOS25を通し
てノードN4上の制御信号Vgが“L"となって出力用NMOS30
がオフ状態となる。ノードN1が“L"となった後、それが
２段のインバータ22で反転され所定時間遅れてノードN2
上のリセット信号Vrが“H"となり、リセット用NMOS31が
オン状態となって出力電圧V12が“L"（＝VSS）にリセッ
トされる。ノードN2が“H"となった後、それが３段目の
インバータ23で反転され所定時間遅れてノードN3が“L"
となる。
入力電圧V11が“L"（＝VSS）の場合、それが１段目の
インバータ21で反転され、その出力側ノードN1が“H"
（＝VCC2）となり、NMOS25及びノードN4を通してコンデ
ンサ24が電圧（VCC2−Vt）にプリチャージされる。ここ
で、VtはNMOS25の閾値電圧である。なお、第１図中のMO
Sトランジスタは総て同一の閾値電圧Vtを有するものと
仮定する。ノードN1が“H"になった後、それが２段目の
インバータ22で反転され所定時間遅れてノードN2上のリ
セット信号Vrが“L"になると、リセット用NMOS31がオフ
状態となる。その後、ノードN2の“L"が３段目のインバ
ータ23で反転され所定時間遅れてノードN3が“H"（＝VC
C2）になると、コンデンサ24を通してノードN4上の制御
信号Vgが電圧（VCC2＋α）へと昇圧される。このαはコ
ンデンサ24とそれに接続されたNMOS25,26等の容量とに
よって決まる電圧値である。制御信号Vgが上昇して電圧
（VCC2＋Vt）になると、NMOS25がオフ状態となる。ま
た、制御信号Vgが電圧（VCC2＋Vt）を越えると、クラン
プ用のNMOS26がオン状態になり、その制御信号Vgが電圧
（VCC2＋Vt）にクランプされる。すると、その制御信号
Vgでオン状態になっている出力用NMOS30の出力電圧V12
が電圧VCC2（＝Vg−Vt）まで充電される。
インバータ21で反転され、その出力側ノードN1が“H"
（＝VCC2）となり、NMOS25及びノードN4を通してコンデ
ンサ24が電圧（VCC2−Vt）にプリチャージされる。ここ
で、VtはNMOS25の閾値電圧である。なお、第１図中のMO
Sトランジスタは総て同一の閾値電圧Vtを有するものと
仮定する。ノードN1が“H"になった後、それが２段目の
インバータ22で反転され所定時間遅れてノードN2上のリ
セット信号Vrが“L"になると、リセット用NMOS31がオフ
状態となる。その後、ノードN2の“L"が３段目のインバ
ータ23で反転され所定時間遅れてノードN3が“H"（＝VC
C2）になると、コンデンサ24を通してノードN4上の制御
信号Vgが電圧（VCC2＋α）へと昇圧される。このαはコ
ンデンサ24とそれに接続されたNMOS25,26等の容量とに
よって決まる電圧値である。制御信号Vgが上昇して電圧
（VCC2＋Vt）になると、NMOS25がオフ状態となる。ま
た、制御信号Vgが電圧（VCC2＋Vt）を越えると、クラン
プ用のNMOS26がオン状態になり、その制御信号Vgが電圧
（VCC2＋Vt）にクランプされる。すると、その制御信号
Vgでオン状態になっている出力用NMOS30の出力電圧V12
が電圧VCC2（＝Vg−Vt）まで充電される。
このように入力電圧V11が“H"（＝VCC2）のとき、制
御回路20から出力される制御信号Vgが“L"（＝VSS）と
なって出力用NMOS30の出力電圧V12が“L"（＝VSS）とな
り、また入力電圧V11が“L"（＝VSS）のとき、制御回路
20の制御信号Vgが“H"（＝VCC2＋Vt）となる。出力用NM
OS30のドレイン電圧として、電圧VCC2より充分高いVCC1
が与えられ、ゲート電圧としてVg（＝VCC2＋Vt）が与え
られているので、該出力用NMOS30の出力電圧V12は“H"
（Vg−Vt＝VCC2）となる。この出力電圧V12は入力端子1
2aを通して第２の回路系12に入力され、その回路系12が
駆動する。
御回路20から出力される制御信号Vgが“L"（＝VSS）と
なって出力用NMOS30の出力電圧V12が“L"（＝VSS）とな
り、また入力電圧V11が“L"（＝VSS）のとき、制御回路
20の制御信号Vgが“H"（＝VCC2＋Vt）となる。出力用NM
OS30のドレイン電圧として、電圧VCC2より充分高いVCC1
が与えられ、ゲート電圧としてVg（＝VCC2＋Vt）が与え
られているので、該出力用NMOS30の出力電圧V12は“H"
（Vg−Vt＝VCC2）となる。この出力電圧V12は入力端子1
2aを通して第２の回路系12に入力され、その回路系12が
駆動する。
第１の実施例では、制御信号Vgで制御される大容量の
出力用NMOS30の充電に第１の電源電圧VCC1を用いるよう
にしたため、第２の回路系12の負荷容量が変動しても、
第２の電源電圧VCC2ラインの電圧が変動せず、その第２
の電源電圧VCC2ラインのノイズ発生を防止できると共
に、高速充電が可能となる。ここで、出力用NMOS30及び
リセット用NMOS31には第１の電源電圧VCC1が印加される
ため、素子の微細化によりそのトランジスタの耐圧劣化
が問題となるが、大電流を必要とするこの限られたトラ
ンジスタのみ耐圧を高く設定すれば何ら問題はなく、ま
た集積度にもあまり影響しない。
出力用NMOS30の充電に第１の電源電圧VCC1を用いるよう
にしたため、第２の回路系12の負荷容量が変動しても、
第２の電源電圧VCC2ラインの電圧が変動せず、その第２
の電源電圧VCC2ラインのノイズ発生を防止できると共
に、高速充電が可能となる。ここで、出力用NMOS30及び
リセット用NMOS31には第１の電源電圧VCC1が印加される
ため、素子の微細化によりそのトランジスタの耐圧劣化
が問題となるが、大電流を必要とするこの限られたトラ
ンジスタのみ耐圧を高く設定すれば何ら問題はなく、ま
た集積度にもあまり影響しない。
第３図は、第２の実施例を示すもので、第１図の半導
体装置における制御回路20の他の構成例を示す回路図で
ある。
体装置における制御回路20の他の構成例を示す回路図で
ある。
この制御回路では、第１図のコンデンサ充電用NMOS25
の代りに、NMOS25−1,25−2,25−３を設けたものであ
る。このような構成にすることにより、NMOS25−１のブ
ートストラップ動作で、このプリチャージレベルを第１
図のような（VCC2−Vt）からVCC2に上昇させることによ
ってコンデンサ24の容量を小さくすることができる。
の代りに、NMOS25−1,25−2,25−３を設けたものであ
る。このような構成にすることにより、NMOS25−１のブ
ートストラップ動作で、このプリチャージレベルを第１
図のような（VCC2−Vt）からVCC2に上昇させることによ
ってコンデンサ24の容量を小さくすることができる。
第４図は、第３の実施例を示すもので、第１図の半導
体装置における制御回路20の他の構成例を示す回路図で
ある。
体装置における制御回路20の他の構成例を示す回路図で
ある。
この制御回路では、第３図においてノードN3を充電す
るPMOS23aをNMOS23a−１に置き換え、そのNMOS23a−１
のゲートをノードN4に、そのドレインを第１の電源電圧
VCC1に、そのソースをノードN3にそれぞれ接続してい
る。このNMOS23a−１には第１の電源電圧VCC1が印加さ
れるため、ノードN3に接続されたコンデンサ24等の負荷
が大きいときでも、そのノードN3に対する充分な充電能
力を発揮することができる。
るPMOS23aをNMOS23a−１に置き換え、そのNMOS23a−１
のゲートをノードN4に、そのドレインを第１の電源電圧
VCC1に、そのソースをノードN3にそれぞれ接続してい
る。このNMOS23a−１には第１の電源電圧VCC1が印加さ
れるため、ノードN3に接続されたコンデンサ24等の負荷
が大きいときでも、そのノードN3に対する充分な充電能
力を発揮することができる。
なお、第３図及び第４図において、第１図のリセット
用NMOS31を制御するためのリセット信号Vrは、第１図の
ように制御信号Vgの逆相が得られるノードN2から取り出
してもよいし、あるいは他の信号を用いてもよい。同様
に、第１図の回路のリセット信号VrもノードN2以外の信
号を用いることができる。
用NMOS31を制御するためのリセット信号Vrは、第１図の
ように制御信号Vgの逆相が得られるノードN2から取り出
してもよいし、あるいは他の信号を用いてもよい。同様
に、第１図の回路のリセット信号VrもノードN2以外の信
号を用いることができる。
第５図は、第４の実施例を示すもので、第１図の半導
体装置における制御回路20をNMOSで構成した回路図であ
る。
体装置における制御回路20をNMOSで構成した回路図であ
る。
この制御回路は、出力端子11aから入力される信号V11
の反転信号11を生成するインバータ40を有し、そのイ
ンバータ40の出力側に、NMOS41a,41bからなる１段のイ
ンバータ41、NMOS42a,42bからなる２段目のインバータ4
2、及びNMOS43a,43bからなる３段目のインバータ43が接
続されている。ここで、１段目インバータ41の出力ノー
ドN11は２段目インバータ42のNMOS42bのゲートに接続さ
れ、さらにその２段目インバータ42の出力側ノードN12
が３段目インバータ43のNMOS43bのゲートに接続されて
いる。３段目インバータ43の出力側ノードN13にはコン
デンサ44を介してノードN14が接続され、そのノードN14
から制御信号Vgが出力される。ノードN14とインバータ4
0の出力側との間にはNMOS45が接続され、同じくノードN
14と接地電圧VSSとの間にはNMOS46が接続されている。N
MOS45のゲート側ノードN15とノードN12との間には、NMO
S47が接続されている。また、ノードN14と第２の電源電
圧VCC2との間には、クランプ用のNMOS48が接続されてい
る。なお、NMOS41b,42a,46の各ゲートには、リセット信
号Vcrが入力される。
の反転信号11を生成するインバータ40を有し、そのイ
ンバータ40の出力側に、NMOS41a,41bからなる１段のイ
ンバータ41、NMOS42a,42bからなる２段目のインバータ4
2、及びNMOS43a,43bからなる３段目のインバータ43が接
続されている。ここで、１段目インバータ41の出力ノー
ドN11は２段目インバータ42のNMOS42bのゲートに接続さ
れ、さらにその２段目インバータ42の出力側ノードN12
が３段目インバータ43のNMOS43bのゲートに接続されて
いる。３段目インバータ43の出力側ノードN13にはコン
デンサ44を介してノードN14が接続され、そのノードN14
から制御信号Vgが出力される。ノードN14とインバータ4
0の出力側との間にはNMOS45が接続され、同じくノードN
14と接地電圧VSSとの間にはNMOS46が接続されている。N
MOS45のゲート側ノードN15とノードN12との間には、NMO
S47が接続されている。また、ノードN14と第２の電源電
圧VCC2との間には、クランプ用のNMOS48が接続されてい
る。なお、NMOS41b,42a,46の各ゲートには、リセット信
号Vcrが入力される。
第６図（１），（２）は、第５図のタイミングチャー
トであり、同図（１）は入力である反転電圧11の立上
がりによるセット時の動作、同図（２）は入力である反
転電圧11の立下がりによるリセット時の動作をそれぞ
れ示している。
トであり、同図（１）は入力である反転電圧11の立上
がりによるセット時の動作、同図（２）は入力である反
転電圧11の立下がりによるリセット時の動作をそれぞ
れ示している。
セット時を示す第６図（１）において、スタンバイ時
には入力である反転電圧11が“L"（＝VSS）、リセッ
ト信号Vcrが“H"（＝VCC2）になっており、先ずリセッ
ト信号Vcrが“L"（＝VSS）になると、NMOS41b,42a,46が
オフ状態になる。次いで入力である反転電圧11が“H"
（＝VCC2）になると、NMOS45のセルフブースト動作、っ
てノードN14上の制御信号Vgが電圧VCC2へと充電され
る。この時、ノードN12は電圧（VCC−Vt）レベルであ
り、NMOS43bがオンしているため、ノードN13は接地電圧
VSSレベルである。そのため、コンデンサ44にVCC2の電
位差が充電される。一方、NMOS41aを通してノードN11が
電圧（VCC2−Vt）レベルへ充電され、NMOS42bを通して
ノードN12の電圧がVSSレベルへ放電される。すると、NM
OS43bはオフ状態となり、NMOS43aを通してノードN13が
電圧VCC2まで充電され、コンデンサ44によってノードN1
4上の制御信号Vgが電圧（VCC2＋α）レベル方向へつき
上げられる。ここで、αはノードN13に接続されたコン
デンサ44等の容量によって決まる電圧値である。この
時、ノードN15はNMOS47を通して放電されているので、N
MOS45はオフ状態である。制御信号Vgが電圧（VCC2＋V
t）を越えると、NMOS48がオン状態となり、その制御信
号Vgが電圧（VCC2＋Vt）にクランプされる。
には入力である反転電圧11が“L"（＝VSS）、リセッ
ト信号Vcrが“H"（＝VCC2）になっており、先ずリセッ
ト信号Vcrが“L"（＝VSS）になると、NMOS41b,42a,46が
オフ状態になる。次いで入力である反転電圧11が“H"
（＝VCC2）になると、NMOS45のセルフブースト動作、っ
てノードN14上の制御信号Vgが電圧VCC2へと充電され
る。この時、ノードN12は電圧（VCC−Vt）レベルであ
り、NMOS43bがオンしているため、ノードN13は接地電圧
VSSレベルである。そのため、コンデンサ44にVCC2の電
位差が充電される。一方、NMOS41aを通してノードN11が
電圧（VCC2−Vt）レベルへ充電され、NMOS42bを通して
ノードN12の電圧がVSSレベルへ放電される。すると、NM
OS43bはオフ状態となり、NMOS43aを通してノードN13が
電圧VCC2まで充電され、コンデンサ44によってノードN1
4上の制御信号Vgが電圧（VCC2＋α）レベル方向へつき
上げられる。ここで、αはノードN13に接続されたコン
デンサ44等の容量によって決まる電圧値である。この
時、ノードN15はNMOS47を通して放電されているので、N
MOS45はオフ状態である。制御信号Vgが電圧（VCC2＋V
t）を越えると、NMOS48がオン状態となり、その制御信
号Vgが電圧（VCC2＋Vt）にクランプされる。
次に、リセット時を示す第６図（２）において、入力
である反転電圧11が“L"（＝VSS）になると、NMOS41a
がオフ状態になる。その後、リセット信号Vcrが“H"
（＝VCC2）になると、NMOS41b,46を通してノードN11と
ノードN14上の制御信号Vgとが接地電圧VSSレベルに放電
されると共に、NMOS42aを通してノードN12が電圧（VCC2
−Vt）レベルに充電される。これにより、NMOS43bを通
してノードN13が接地電圧VSSレベルに放電され、NMOS47
を通してノードN15が電圧（VCC−Vt）レベルに充電され
る。
である反転電圧11が“L"（＝VSS）になると、NMOS41a
がオフ状態になる。その後、リセット信号Vcrが“H"
（＝VCC2）になると、NMOS41b,46を通してノードN11と
ノードN14上の制御信号Vgとが接地電圧VSSレベルに放電
されると共に、NMOS42aを通してノードN12が電圧（VCC2
−Vt）レベルに充電される。これにより、NMOS43bを通
してノードN13が接地電圧VSSレベルに放電され、NMOS47
を通してノードN15が電圧（VCC−Vt）レベルに充電され
る。
このように制御回路をNMOSのみで構成しても、第１の
実施例と同様の利点が得られる。
実施例と同様の利点が得られる。
第７図は、第５の実施例を示すもので、第１図の半導
体装置における出力側リセット回路の他の構成例を示す
回路図である。
体装置における出力側リセット回路の他の構成例を示す
回路図である。
この回路では、第１図のリセット用NMOS31に代えて２
個のNMOS31−1,31−２を直列に接続している。そして一
方のNMOS31−１のゲートには制御信号Vgと逆相のリセッ
ト信号Vr1を供給し、他方のNMOS31−２のゲートには制
御信号Vgと同相のリセット信号Vr2を供給する。なお、
入力端子12aに接続されたコンデンサC1と、NMOS31−１
と31−２の接続点に接続されたコンデンサC2とは、第２
の回路系12内の容量を表わしており、それらのコンデン
サC1とC2は同一容量値を有するものと仮定する。
個のNMOS31−1,31−２を直列に接続している。そして一
方のNMOS31−１のゲートには制御信号Vgと逆相のリセッ
ト信号Vr1を供給し、他方のNMOS31−２のゲートには制
御信号Vgと同相のリセット信号Vr2を供給する。なお、
入力端子12aに接続されたコンデンサC1と、NMOS31−１
と31−２の接続点に接続されたコンデンサC2とは、第２
の回路系12内の容量を表わしており、それらのコンデン
サC1とC2は同一容量値を有するものと仮定する。
第８図は、第７図の動作を示すタイミングチャートで
ある。
ある。
リセット時において、リセット信号Vr1を第２の電源
電圧VCC2レベル、リセット信号Vr2を接地電圧VSSレベル
にすると、NMOS31−１がオン状態、NMOS31−２がオフ状
態となり、出力電圧V12が２個のコンデンサC1,C2によっ
て容量分割され、その出力電圧V12が1/2・VCC2レベルと
なる。このようにリセット時の出力電圧V12を、第１図
のように接地電圧VSSレベルとせずに、1/2・VCC2レベル
としても、第１図の実施例と同様の利点が得られる。こ
のような出力電圧V12は、例えば1/2・VCC2プリチャージ
方式を採用したDRAMで第２の回路系12を構成した場合
に、そのDRAMにおけるＰチャネルセンスアンプの活性化
信号等に使用できる。なお、リセット時の出力電圧V12
は、VSSレベルや1/2・VCC2レベル以外のレベルに設定す
ることも可能である。
電圧VCC2レベル、リセット信号Vr2を接地電圧VSSレベル
にすると、NMOS31−１がオン状態、NMOS31−２がオフ状
態となり、出力電圧V12が２個のコンデンサC1,C2によっ
て容量分割され、その出力電圧V12が1/2・VCC2レベルと
なる。このようにリセット時の出力電圧V12を、第１図
のように接地電圧VSSレベルとせずに、1/2・VCC2レベル
としても、第１図の実施例と同様の利点が得られる。こ
のような出力電圧V12は、例えば1/2・VCC2プリチャージ
方式を採用したDRAMで第２の回路系12を構成した場合
に、そのDRAMにおけるＰチャネルセンスアンプの活性化
信号等に使用できる。なお、リセット時の出力電圧V12
は、VSSレベルや1/2・VCC2レベル以外のレベルに設定す
ることも可能である。
このように、本発明は図示の実施例に限定されず、種
々の変形が可能である。
々の変形が可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、出力ト
ランジスタは、第１の電極には第１の電圧が与えられ、
制御電極には制御回路で発生された制御信号が与えられ
るので、電圧変換回路で発生した第２の電圧を用いず
に、第１の電圧と制御信号に基づいた電圧の駆動信号を
回路系へ供給できる。このため、駆動信号により駆動さ
れる回路系に生じた負荷変動による第２の電圧へのノイ
ズの発生を防止することができ、たとえ第２の電圧に電
圧低下が生じたとしても、駆動信号の充電を高速にする
ことができる。よって、電圧の安定した駆動信号を供給
でき、この駆動信号によって駆動される回路系の素子の
信頼性が低下することを防止できる。
ランジスタは、第１の電極には第１の電圧が与えられ、
制御電極には制御回路で発生された制御信号が与えられ
るので、電圧変換回路で発生した第２の電圧を用いず
に、第１の電圧と制御信号に基づいた電圧の駆動信号を
回路系へ供給できる。このため、駆動信号により駆動さ
れる回路系に生じた負荷変動による第２の電圧へのノイ
ズの発生を防止することができ、たとえ第２の電圧に電
圧低下が生じたとしても、駆動信号の充電を高速にする
ことができる。よって、電圧の安定した駆動信号を供給
でき、この駆動信号によって駆動される回路系の素子の
信頼性が低下することを防止できる。
第１図は本発明の第１の実施例を示す半導体装置の構成
図、第２図は従来の半導体装置の構成ブロック図、第３
図，第４図，第５図は本発明の第2,第3,第４の実施例を
示す第１図の他の制御回路図、第６図（１），（２）は
第５図のセット時とリセット時のタイミングチャート、
第７図は本発明の第５の実施例を示す第１図の他の出力
側リセット回路図、第８図は第７図のタイミングチャー
トである。 10……電圧変換回路、11,12……第1,第２の回路系、20
……制御回路、30……出力用トランジスタ（NMOS）、31
……リセット用トランジスタ（NMOS）、V11……入力電
圧、V12……出力電圧、VCC1,VCC2……第1,第22の電源電
圧、Vg……制御信号、Vcr,Vr,Vr1,Vr2……リセット信
号、VSS……接地電圧。
図、第２図は従来の半導体装置の構成ブロック図、第３
図，第４図，第５図は本発明の第2,第3,第４の実施例を
示す第１図の他の制御回路図、第６図（１），（２）は
第５図のセット時とリセット時のタイミングチャート、
第７図は本発明の第５の実施例を示す第１図の他の出力
側リセット回路図、第８図は第７図のタイミングチャー
トである。 10……電圧変換回路、11,12……第1,第２の回路系、20
……制御回路、30……出力用トランジスタ（NMOS）、31
……リセット用トランジスタ（NMOS）、V11……入力電
圧、V12……出力電圧、VCC1,VCC2……第1,第22の電源電
圧、Vg……制御信号、Vcr,Vr,Vr1,Vr2……リセット信
号、VSS……接地電圧。
Claims (9)
- 【請求項１】第１の電圧を受けて、該第１の電圧より低
い第２の電圧を発生する電圧変換回路と、前記第２の電
圧が与えられ、駆動信号により駆動される回路系とを有
する半導体装置において、 前記第２の電圧が与えられ、該第２の電圧及び外部から
入力される信号に基づいて前記第２の電圧より高い第３
の電圧と基準電圧との間で遷移する制御信号を出力する
制御回路と、 第１の電極に前記第１の電圧が与えられ、制御電極に与
えられる前記制御信号の電圧に応じた電圧を有する前記
駆動信号を第２の電極から出力する出力トランジスタと
を、 有することを特徴とする半導体装置。 - 【請求項２】前記第３の電圧は、前記第２の電圧よりも
前記出力トランジスタの閾値電圧分高い電圧であること
を特徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記半導体装置は、接地電圧が与えられ、
前記出力トランジスタの第２の電極に接続されたリセッ
ト回路を有し、前記制御回路は、前記入力される信号を
所定時間遅延した遅延信号を出力する遅延回路を有し、
該リセット回路は該遅延信号に応答して該接地電圧を該
出力トランジスタの第２の電極に供給することを特徴と
する特許請求の範囲第１項記載の半導体装置。 - 【請求項４】前記制御回路は、前記入力される信号を所
定時間遅延した第１の遅延信号を出力する第１の遅延回
路と、該第１の遅延信号を所定時間遅延した該第１の遅
延信号と同相の第２の遅延信号を出力する第２の遅延回
路と、一端に該第２の遅延信号を受け、他端が前記出力
トランジスタの前記制御電極に接続される充放電素子と
を有し、該充放電素子の該他端には該第１の遅延信号に
応じた信号が与えられることを特徴とする特許請求の範
囲第１項記載の半導体装置。 - 【請求項５】前記制御回路は、前記第１の遅延信号に応
じた信号が前記充放電素子の他端に与えられることに応
答して、該充放電素子の他端の電圧を保持する保持回路
を有することを特徴とする特許請求の範囲第４項記載の
半導体装置。 - 【請求項６】前記制御回路は、前記入力される信号を所
定時間遅延した第１の遅延信号を出力する第１の遅延回
路と、一端と他端を有し、該他端が前記出力トランジス
タの制御電極に接続された充放電素子と、前記第２の電
圧と同電圧を受け、該第１の遅延信号に応答して、前記
充放電素子の他端に該第１の遅延信号と同等の電圧を有
する信号を供給した後、該充放電素子の一端に前記受け
た電圧を供給する充電回路とを、有することを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - 【請求項７】前記制御回路は、前記入力される信号を所
定時間遅延した第１の遅延信号を出力する第１の遅延回
路と、一端と他端を有し、該他端が前記出力トランジス
タの制御電極に接続された充放電素子と、前記第１の電
圧と同電圧の信号を受け、該第１の遅延信号に応答し
て、前記充放電素子の他端に該第１の遅延信号と同等の
電圧を有する信号を供給した後、該充放電素子の一端に
前記受けた信号を供給する充電回路とを、有することを
特徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項８】前記制御回路は、前記入力される信号に応
答し、第３及び第４の電圧を有する第２の制御信号と、
該第２の制御信号が第３の電圧から第４の電圧に遷移す
るより早く該第４の電圧から該第３の電圧に遷移し、該
第２の制御信号が該第４の電圧から該第３の電圧に遷移
するより遅く該第３の電圧から該第４の電圧に遷移する
第３の制御信号とを受けて、該第２の制御信号と同相で
あって所定時間遅延した遅延信号を出力する遅延回路
と、一端と他端を有し、該他端が前記出力トランジスタ
の制御電極に接続された充放電素子と、該遅延信号と該
第３の制御信号を受け、前記充放電素子の他端に該遅延
信号と同等の電圧を有する信号を供給した後、該充放電
素子の一端に前記第２の電圧に応じた電圧を有する信号
を供給する充電回路とを有し、前記遅延回路及び前記充
電回路は同一導電型のトランジスタで構成することを特
徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項９】前記半導体装置は、第１の電極が前記出力
トランジスタの第２の電極に接続され、第２の電極が容
量素子に接続され、制御電極には前記駆動信号とは逆相
の電圧を有する第１のリセット信号が供給される第１の
トランジスタと、第１の電極が前記第１のトランジスタ
の第２の電極に接続され、第２の電極に接地電圧が与え
られ、制御電極には前記駆動信号とは同相の第２のリセ
ット信号が供給される第２のトランジスタとを、有する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044964A JP2557871B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044964A JP2557871B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211194A JPS63211194A (ja) | 1988-09-02 |
| JP2557871B2 true JP2557871B2 (ja) | 1996-11-27 |
Family
ID=12706170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044964A Expired - Lifetime JP2557871B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557871B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490623B1 (ko) | 2003-02-24 | 2005-05-17 | 삼성에스디아이 주식회사 | 버퍼 회로 및 이를 이용한 액티브 매트릭스 표시 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139029U (ja) * | 1985-02-19 | 1986-08-28 |
-
1987
- 1987-02-27 JP JP62044964A patent/JP2557871B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211194A (ja) | 1988-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |