JPH0677807A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0677807A JPH0677807A JP4338834A JP33883492A JPH0677807A JP H0677807 A JPH0677807 A JP H0677807A JP 4338834 A JP4338834 A JP 4338834A JP 33883492 A JP33883492 A JP 33883492A JP H0677807 A JPH0677807 A JP H0677807A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ノイズ制御用出力バッファ回路を提供する。
【構成】 Ｎチャンネルトランジスタのゲート端子とド
レイン端子をともに接続させて、ソース電圧がＶcc−Ｖ
T 電圧に維持される特性を利用して、プルダウントラン
ジスタのゲート端子に初期からＶcc電圧を印加するので
はなく、初期にはＶcc−ＶT 電圧を印加した後にＶcc電
圧を印加して、出力が“ハイ”から“ロー”に落ちると
き発生するノイズを抑制する。
レイン端子をともに接続させて、ソース電圧がＶcc−Ｖ
T 電圧に維持される特性を利用して、プルダウントラン
ジスタのゲート端子に初期からＶcc電圧を印加するので
はなく、初期にはＶcc−ＶT 電圧を印加した後にＶcc電
圧を印加して、出力が“ハイ”から“ロー”に落ちると
き発生するノイズを抑制する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
出力バッファ回路に関するものであり、特に、出力バッ
ファ回路自体にて発生するノイズを低減させるための手
段が提供された出力バッファ回路に関するものである。
出力バッファ回路に関するものであり、特に、出力バッ
ファ回路自体にて発生するノイズを低減させるための手
段が提供された出力バッファ回路に関するものである。
【０００２】
【従来の技術】半導体集積回路装置で出力バッファ回路
は、データを外部に出すために使用されるものである
が、一般的にその出力端子には、ハイレベルの電圧（Ｖ
cc）端子と連結されたＰチャンネルプルアップ（Ｐｕｌ
ｌ−ｕｐ）トランジスタと、ローレベルの電圧（Ｖss）
端子と連結されたＮチャンネルプルダウン（Ｐｕｌｌ−
ｄｏｗｎ）トランジスタでなされた１対のトランジスタ
が具備され、プルアップおよびプルダウントランジスタ
のドレイン端子がお互いに接続された接合点にて出力バ
ッファ回路の出力端子が引出される。
は、データを外部に出すために使用されるものである
が、一般的にその出力端子には、ハイレベルの電圧（Ｖ
cc）端子と連結されたＰチャンネルプルアップ（Ｐｕｌ
ｌ−ｕｐ）トランジスタと、ローレベルの電圧（Ｖss）
端子と連結されたＮチャンネルプルダウン（Ｐｕｌｌ−
ｄｏｗｎ）トランジスタでなされた１対のトランジスタ
が具備され、プルアップおよびプルダウントランジスタ
のドレイン端子がお互いに接続された接合点にて出力バ
ッファ回路の出力端子が引出される。
【０００３】上記プルアップおよびプルダウントランジ
スタは、出力バッファ回路が動作しないときには、みな
オフ（ｏｆｆ）状態となり、出力バッファ回路をイネー
ブル（ｅｎａｂｌｅ）させる制御信号が入力されて出力
バッファ回路が動作中には、入力されるデータにより一
方がオン（ｏｎ）となれば、他方はオフ、またはこれと
逆になるように構成されている。
スタは、出力バッファ回路が動作しないときには、みな
オフ（ｏｆｆ）状態となり、出力バッファ回路をイネー
ブル（ｅｎａｂｌｅ）させる制御信号が入力されて出力
バッファ回路が動作中には、入力されるデータにより一
方がオン（ｏｎ）となれば、他方はオフ、またはこれと
逆になるように構成されている。
【０００４】出力バッファ回路が動作中の際、たとえば
プルアップトランジスタがオンとなり、プルダウントラ
ンジスタがオフとなれば、プルアップトランジスタを通
してハイレベルの電圧（Ｖcc）が出力バッファ回路の出
力端子に入り込み、この際プルダウントランジスタはオ
フ状態にあるため出力バッファ回路は“ハイ”（Ｈｉｇ
ｈ）レベル信号を出力させることになる。その後入力デ
ータレベルが変動されプルダウントランジスタがオンと
なれば（もちろんこのときにプルアップトランジスタは
オフである）、出力端子に充電されていた電荷がプルダ
ウントランジスタを通してＶss端子に抜け出され、出力
バッファ回路の出力状態はロー（Ｌｏｗ）レベルに変動
される。ところが、上記プルダウントランジスタを通し
て放電される電荷は一般的に大変大きな値を持つため、
多量の電荷がプルダウントランジスタを通して一時的に
Ｖss端子に放電されることによりＶss電圧がダンピング
（Ｄａｍｐｉｎｇ）され、ノイズが誘発される問題があ
った。
プルアップトランジスタがオンとなり、プルダウントラ
ンジスタがオフとなれば、プルアップトランジスタを通
してハイレベルの電圧（Ｖcc）が出力バッファ回路の出
力端子に入り込み、この際プルダウントランジスタはオ
フ状態にあるため出力バッファ回路は“ハイ”（Ｈｉｇ
ｈ）レベル信号を出力させることになる。その後入力デ
ータレベルが変動されプルダウントランジスタがオンと
なれば（もちろんこのときにプルアップトランジスタは
オフである）、出力端子に充電されていた電荷がプルダ
ウントランジスタを通してＶss端子に抜け出され、出力
バッファ回路の出力状態はロー（Ｌｏｗ）レベルに変動
される。ところが、上記プルダウントランジスタを通し
て放電される電荷は一般的に大変大きな値を持つため、
多量の電荷がプルダウントランジスタを通して一時的に
Ｖss端子に放電されることによりＶss電圧がダンピング
（Ｄａｍｐｉｎｇ）され、ノイズが誘発される問題があ
った。
【０００５】まず、従来の出力バッファを簡単に説明す
れば、図１に示すように、出力バッファ回路に入り込む
データ（Ｄin）がナンドゲート（ＮＡＮＤ1 ）とノアゲ
ート（ＮＯＲ1 ）が各々の１つの端子に印加され、か
つ、出力バッファ回路の作動関係を調節するための制御
信号φＯＥがナンドゲート（ＮＡＮＤ1 ）の他の１つの
端子に印加され、上記制御信号φＯＥがインバータ（Ｉ
ＮＶ1 ）を経てノアゲート（ＮＯＲ1 ）の他の１つの端
子に印加される。
れば、図１に示すように、出力バッファ回路に入り込む
データ（Ｄin）がナンドゲート（ＮＡＮＤ1 ）とノアゲ
ート（ＮＯＲ1 ）が各々の１つの端子に印加され、か
つ、出力バッファ回路の作動関係を調節するための制御
信号φＯＥがナンドゲート（ＮＡＮＤ1 ）の他の１つの
端子に印加され、上記制御信号φＯＥがインバータ（Ｉ
ＮＶ1 ）を経てノアゲート（ＮＯＲ1 ）の他の１つの端
子に印加される。
【０００６】上記ノアゲート（ＮＯＲ1 ）よりの信号は
インバータ（ＩＮＶ2 ）を経てＰチャンネルプルアップ
トランジスタ（Ｐ1 ）のゲート端子に印加され、上記ナ
ンドゲート（ＮＡＮＤ1 ）よりの信号はインバータ（Ｉ
ＮＶ3 ）を経てＮチャンネルプルダウントランジスタ
（Ｎ1 ）のゲート端子に印加され、上記プルアップトラ
ンジスタ（Ｐ1 ）のドレイン端子とプルダウントランジ
スタ（Ｎ1 ）のドレイン端子はお互いに接続されて出力
端子を形成する。
インバータ（ＩＮＶ2 ）を経てＰチャンネルプルアップ
トランジスタ（Ｐ1 ）のゲート端子に印加され、上記ナ
ンドゲート（ＮＡＮＤ1 ）よりの信号はインバータ（Ｉ
ＮＶ3 ）を経てＮチャンネルプルダウントランジスタ
（Ｎ1 ）のゲート端子に印加され、上記プルアップトラ
ンジスタ（Ｐ1 ）のドレイン端子とプルダウントランジ
スタ（Ｎ1 ）のドレイン端子はお互いに接続されて出力
端子を形成する。
【０００７】次に、図１に示す従来の出力バッファ回路
の信号波形を示す図２を参照して、図１の出力バッファ
回路の動作を説明する。
の信号波形を示す図２を参照して、図１の出力バッファ
回路の動作を説明する。
【０００８】まず、出力バッファの作動を制御するため
の制御信号φＯＥが“ロー”状態であれば、ナンドゲー
ト（ＮＡＮＤ1 ）の出力は“ハイ”となりインバータ
（ＩＮＶ3 ）の出力は“ロー”となるので、Ｎチャンネ
ルプルダウントランジスタ（Ｎ 1 ）のゲート端子に“ロ
ー”信号が印加され、上記プルダウントランジスタ（Ｎ
1 ）は“オフ”となる。かつ、上記制御信号（φＯＥ）
がインバータ（ＩＮＶ1）を経て“ハイ”状態にノアゲ
ート（ＮＯＲ1 ）の１つの端子に印加され、入力データ
（Ｄin）に関係なくノアゲート（ＮＯＲ1 ）の出力は
“ロー”となるので、インバータ（ＩＮＶ2 ）を通過し
た“ハイ”信号がＰチャンネルプルアップトランジスタ
（Ｐ1 ）のゲート端子に印加され上記プルアップトラン
ジスタ（Ｐ1）もやはりオフ状態となる。したがって、
プルアップおよびプルダウントランジスタ（Ｐ1 ，
Ｎ1 ）が“オフ”となり、出力端子（Ｄout ）は浮動状
態となり出力は発生されない。
の制御信号φＯＥが“ロー”状態であれば、ナンドゲー
ト（ＮＡＮＤ1 ）の出力は“ハイ”となりインバータ
（ＩＮＶ3 ）の出力は“ロー”となるので、Ｎチャンネ
ルプルダウントランジスタ（Ｎ 1 ）のゲート端子に“ロ
ー”信号が印加され、上記プルダウントランジスタ（Ｎ
1 ）は“オフ”となる。かつ、上記制御信号（φＯＥ）
がインバータ（ＩＮＶ1）を経て“ハイ”状態にノアゲ
ート（ＮＯＲ1 ）の１つの端子に印加され、入力データ
（Ｄin）に関係なくノアゲート（ＮＯＲ1 ）の出力は
“ロー”となるので、インバータ（ＩＮＶ2 ）を通過し
た“ハイ”信号がＰチャンネルプルアップトランジスタ
（Ｐ1 ）のゲート端子に印加され上記プルアップトラン
ジスタ（Ｐ1）もやはりオフ状態となる。したがって、
プルアップおよびプルダウントランジスタ（Ｐ1 ，
Ｎ1 ）が“オフ”となり、出力端子（Ｄout ）は浮動状
態となり出力は発生されない。
【０００９】次に、制御信号φＯＥが“ハイ”となれ
ば、このときから出力バッファ回路は動作することにな
る。入力データ（Ｄin）が“ロー”の場合、ノアゲート
（ＮＯＲ1 ）とインバータ（ＩＮＶ1 ）を経てＰチャン
ネルプルアップトランジスタ（Ｐ1 ）のゲート端子には
“ロー”信号が入力され、ナンドゲート（ＮＡＮＤ1 ）
とインバータ（ＩＮＶ3 ）を経てＮチャンネルプルダウ
ントランジスタ（Ｎ1 ）のゲート端子にも“ロー”信号
が入力されるので、Ｎチャンネルプルダウントランジス
タ（Ｎ1 ）はオフとなりＰチャンネルプルアップトラン
ジスタ（Ｐ1 ）はオンとなって出力端子（Ｄout ）は
“ハイ”に充電される。
ば、このときから出力バッファ回路は動作することにな
る。入力データ（Ｄin）が“ロー”の場合、ノアゲート
（ＮＯＲ1 ）とインバータ（ＩＮＶ1 ）を経てＰチャン
ネルプルアップトランジスタ（Ｐ1 ）のゲート端子には
“ロー”信号が入力され、ナンドゲート（ＮＡＮＤ1 ）
とインバータ（ＩＮＶ3 ）を経てＮチャンネルプルダウ
ントランジスタ（Ｎ1 ）のゲート端子にも“ロー”信号
が入力されるので、Ｎチャンネルプルダウントランジス
タ（Ｎ1 ）はオフとなりＰチャンネルプルアップトラン
ジスタ（Ｐ1 ）はオンとなって出力端子（Ｄout ）は
“ハイ”に充電される。
【００１０】その後、入力データ（Ｄin）が“ハイ”に
変えられるならば、プルアップトランジスタ（Ｐ1 ）の
ゲート端子は“ハイ”となり、プルダウントランジスタ
（Ｎ 1 ）のゲート端子も“ハイ”となってプルアップト
ランジスタ（Ｐ1 ）はオフとなり、プルダウントランジ
スタ（Ｎ1 ）はオンとなって、出力端子に充電されてい
た電荷がトランジスタ（Ｎ1 ）を通してＶss端子に放電
される。この際、プルダウントランジスタ（Ｎ1 ）を通
して流れる大きな電流によりＶss電圧が揺られてノイズ
を誘発させるという問題があった。
変えられるならば、プルアップトランジスタ（Ｐ1 ）の
ゲート端子は“ハイ”となり、プルダウントランジスタ
（Ｎ 1 ）のゲート端子も“ハイ”となってプルアップト
ランジスタ（Ｐ1 ）はオフとなり、プルダウントランジ
スタ（Ｎ1 ）はオンとなって、出力端子に充電されてい
た電荷がトランジスタ（Ｎ1 ）を通してＶss端子に放電
される。この際、プルダウントランジスタ（Ｎ1 ）を通
して流れる大きな電流によりＶss電圧が揺られてノイズ
を誘発させるという問題があった。
【００１１】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来技術の出力バッファ回路で発生するＶssノイズ
を減少させるための方法として、Ｎチャンネルのプルダ
ウントランジスタをオンとさせるため、そのゲート端子
に印加する電圧をはじめからハイレベルの電圧（Ｖcc）
にせず、初期にはＶcc電圧レベルよりは低いがプルダウ
ントランジスタをオンにすることのできる程度の電圧、
たとえばＶcc−ＶT （ＶT はしきい電圧）電圧を印加し
て出力端子の電圧をある程度落とし、一定の時間が遅延
された後完全なＶcc電圧を印加させるようにして急激な
電荷放電によるノイズの発生を減少させた出力バッファ
回路を提供することをその目的とする。
うな従来技術の出力バッファ回路で発生するＶssノイズ
を減少させるための方法として、Ｎチャンネルのプルダ
ウントランジスタをオンとさせるため、そのゲート端子
に印加する電圧をはじめからハイレベルの電圧（Ｖcc）
にせず、初期にはＶcc電圧レベルよりは低いがプルダウ
ントランジスタをオンにすることのできる程度の電圧、
たとえばＶcc−ＶT （ＶT はしきい電圧）電圧を印加し
て出力端子の電圧をある程度落とし、一定の時間が遅延
された後完全なＶcc電圧を印加させるようにして急激な
電荷放電によるノイズの発生を減少させた出力バッファ
回路を提供することをその目的とする。
【００１２】
【課題を解決するための手段】本発明の出力バッファ回
路は、１つの端子に入力データ（Ｄin）が入り込み、他
の１つの端子に回路の作動を調節するための制御信号φ
ＯＥがインバータ（ＩＮＶ4 ）を通して入力されるノア
ゲート（ＮＯＲ2 ）と、１つの端子に上記の入力データ
（Ｄin）が、他の１つの端子に制御信号φＯＥが入力さ
れるナンドゲート（ＮＡＮＤ2 ）と、上記ノアゲート
（ＮＯＲ2 ）を通過した信号がインバータ（ＩＮＶ5 ）
を経てゲート端子に入力されて、そのソース端子にハイ
レベルの電圧（Ｖcc）が印加されるＰチャンネルプルア
ップトランジスタ（Ｐ4 ）と、上記プルアップトランジ
スタ（Ｐ4 ）のドレイン端子と自己のドレイン端子が結
合されて出力端子となり、ソース端子はＶss端子と連結
されているＮチャンネルのプルダウントランジスタ（Ｎ
4 ）と、プルダウントランジスタ（Ｎ4 ）のゲート端子
と、上記ナンドゲート（ＮＡＮＤ2 ）の出力端子の間に
配置されプルダウントランジスタ（Ｎ4 ）のゲート端子
に印加される電圧レベルを調節する論理回路（１）とを
具備し、上記論理回路（１）は、ＮＡＮＤゲート（ＮＡ
ＮＤ2 ）の出力信号の入力を受けプルダウントランジス
タ（Ｎ4 ）のゲート端子に信号を送り与えるＰＭＯＳト
ランジスタ（Ｐ3 ）とＮＭＯＳトランジスタ（Ｎ3 ）と
なるインバータ回路と、ゲート端子とドレイン端子がお
互いに連結された接合ポイントにＶcc電圧が印加され、
ソース端子は上記インバータ回路（２）のパワー端子で
あるＰＭＯＳトランジスタ（Ｐ3 ）のソース端子に連結
されているＮチャンネルトランジスタ（Ｎ 2 ）と、上記
ナンドゲート（ＮＡＮＤ2 ）の出力信号を時間の遅延を
させるためのインバータ（ＩＮＶ6 ，ＩＮＶ7 ）、ノア
ゲート（ＮＯＲ3 ）、インバータ（ＩＮＶ8 ）を含む遅
延回路と、上記遅延回路を経てナンドゲート（ＮＡＮＤ
2 ）の出力信号が入力されるゲート端子と、Ｖcc電圧端
子に連結されたソース端子と、上記インバータ回路
（２）パワー端子と連結されたドレイン端子を有するＰ
チャンネルトランジスタ（Ｐ2 ）とを含む。
路は、１つの端子に入力データ（Ｄin）が入り込み、他
の１つの端子に回路の作動を調節するための制御信号φ
ＯＥがインバータ（ＩＮＶ4 ）を通して入力されるノア
ゲート（ＮＯＲ2 ）と、１つの端子に上記の入力データ
（Ｄin）が、他の１つの端子に制御信号φＯＥが入力さ
れるナンドゲート（ＮＡＮＤ2 ）と、上記ノアゲート
（ＮＯＲ2 ）を通過した信号がインバータ（ＩＮＶ5 ）
を経てゲート端子に入力されて、そのソース端子にハイ
レベルの電圧（Ｖcc）が印加されるＰチャンネルプルア
ップトランジスタ（Ｐ4 ）と、上記プルアップトランジ
スタ（Ｐ4 ）のドレイン端子と自己のドレイン端子が結
合されて出力端子となり、ソース端子はＶss端子と連結
されているＮチャンネルのプルダウントランジスタ（Ｎ
4 ）と、プルダウントランジスタ（Ｎ4 ）のゲート端子
と、上記ナンドゲート（ＮＡＮＤ2 ）の出力端子の間に
配置されプルダウントランジスタ（Ｎ4 ）のゲート端子
に印加される電圧レベルを調節する論理回路（１）とを
具備し、上記論理回路（１）は、ＮＡＮＤゲート（ＮＡ
ＮＤ2 ）の出力信号の入力を受けプルダウントランジス
タ（Ｎ4 ）のゲート端子に信号を送り与えるＰＭＯＳト
ランジスタ（Ｐ3 ）とＮＭＯＳトランジスタ（Ｎ3 ）と
なるインバータ回路と、ゲート端子とドレイン端子がお
互いに連結された接合ポイントにＶcc電圧が印加され、
ソース端子は上記インバータ回路（２）のパワー端子で
あるＰＭＯＳトランジスタ（Ｐ3 ）のソース端子に連結
されているＮチャンネルトランジスタ（Ｎ 2 ）と、上記
ナンドゲート（ＮＡＮＤ2 ）の出力信号を時間の遅延を
させるためのインバータ（ＩＮＶ6 ，ＩＮＶ7 ）、ノア
ゲート（ＮＯＲ3 ）、インバータ（ＩＮＶ8 ）を含む遅
延回路と、上記遅延回路を経てナンドゲート（ＮＡＮＤ
2 ）の出力信号が入力されるゲート端子と、Ｖcc電圧端
子に連結されたソース端子と、上記インバータ回路
（２）パワー端子と連結されたドレイン端子を有するＰ
チャンネルトランジスタ（Ｐ2 ）とを含む。
【００１３】
【実施例】図３は、本発明による論理回路（１）を適用
した出力バッファ回路を示す。ここで、本発明の論理回
路（１）について説明すれば、入力データ（Ｄin）と制
御信号（φＯＥ）が入力されたナンドゲート（ＮＡＮＤ
2 ）の出力信号はインバータ（２）を形成するＰチャン
ネルトランジスタ（Ｐ3 ）と、Ｎチャンネルトランジス
タ（Ｎ3 ）のゲートに各々印加され、インバータ（２）
のパワー端子に該当するトランジスタ（Ｐ3 ）のソース
端子は、ゲート端子とドレイン端子が連結されたＮチャ
ンネルトランジスタ（Ｎ2 ）のソース端子およびＰチャ
ンネルトランジスタ（Ｐ2 ）のドレイン端子に接続さ
れ、上記トランジスタ（Ｎ2 ）のゲート端子とドレイン
端子の接合点およびトランジスタ（Ｐ2 ）のソース端子
にはＶcc電圧が印加される。ナンドゲート（ＮＡＮ
Ｄ2 ）の出力信号は、かつ、インバータ（ＩＮＶ6 ，Ｉ
ＮＶ7 ，ＩＮＶ8 ）およびノアゲート（ＮＯＲ3 ）とな
った遅延回路を経てＰチャンネルトランジスタ（Ｐ2 ）
のゲート端子に印加される。
した出力バッファ回路を示す。ここで、本発明の論理回
路（１）について説明すれば、入力データ（Ｄin）と制
御信号（φＯＥ）が入力されたナンドゲート（ＮＡＮＤ
2 ）の出力信号はインバータ（２）を形成するＰチャン
ネルトランジスタ（Ｐ3 ）と、Ｎチャンネルトランジス
タ（Ｎ3 ）のゲートに各々印加され、インバータ（２）
のパワー端子に該当するトランジスタ（Ｐ3 ）のソース
端子は、ゲート端子とドレイン端子が連結されたＮチャ
ンネルトランジスタ（Ｎ2 ）のソース端子およびＰチャ
ンネルトランジスタ（Ｐ2 ）のドレイン端子に接続さ
れ、上記トランジスタ（Ｎ2 ）のゲート端子とドレイン
端子の接合点およびトランジスタ（Ｐ2 ）のソース端子
にはＶcc電圧が印加される。ナンドゲート（ＮＡＮ
Ｄ2 ）の出力信号は、かつ、インバータ（ＩＮＶ6 ，Ｉ
ＮＶ7 ，ＩＮＶ8 ）およびノアゲート（ＮＯＲ3 ）とな
った遅延回路を経てＰチャンネルトランジスタ（Ｐ2 ）
のゲート端子に印加される。
【００１４】図４の信号波形図を参照して、図３に示さ
れた本発明の出力バッファ回路の動作を詳細に説明す
る。
れた本発明の出力バッファ回路の動作を詳細に説明す
る。
【００１５】まず、出力バッファ回路を制御する制御信
号φＯＥが“ロー”のときには、図１を参照して説明し
たように、Ｐチャンネルプルアップトランジスタ
（Ｐ4 ）のゲート端子には“ハイ”信号が印加されてト
ランジスタ（Ｐ4 ）は動作しないことになり、かつ、Ｎ
チャンネルプルダウントランジスタ（Ｎ4 ）のゲート端
子にもナンドゲート（ＮＡＮＤ2 ）とインバータ（２）
を通過して“ロー”状態になった信号が印加され、プル
ダウントランジスタ（Ｎ4 ）は動作しないことになるの
で、出力バッファ回路は動作しない。
号φＯＥが“ロー”のときには、図１を参照して説明し
たように、Ｐチャンネルプルアップトランジスタ
（Ｐ4 ）のゲート端子には“ハイ”信号が印加されてト
ランジスタ（Ｐ4 ）は動作しないことになり、かつ、Ｎ
チャンネルプルダウントランジスタ（Ｎ4 ）のゲート端
子にもナンドゲート（ＮＡＮＤ2 ）とインバータ（２）
を通過して“ロー”状態になった信号が印加され、プル
ダウントランジスタ（Ｎ4 ）は動作しないことになるの
で、出力バッファ回路は動作しない。
【００１６】次に、制御信号φＯＥが“ハイ”となれ
ば、出力バッファ回路は動作することになる。制御信号
φＯＥが“ハイ”であり、入力信号（Ｄin）が“ロー”
であれば、インバータ（ＩＮＶ5 ）を通過した信号は
“ロー”となり、Ｐチャンネルプルアップトランジスタ
（Ｐ4 ）のゲートに“ロー”信号が印加されるのでプル
アップトランジスタ（Ｐ4 ）はオンとなる。かつ、ナン
ドゲート（ＮＡＮＤ2 ）の出力が“ハイ”であるためイ
ンバータ（２）のＮチャンネルトランジスタ（Ｎ3）が
オンとなり、Ｎチャンネルプルダウントランジスタ（Ｎ
4 ）のゲート端子に“ロー”信号が印加されてトランジ
スタ（Ｎ4 ）はオフとなるため、バッファ回路の出力端
子にはＶcc電圧が充電されて“ハイ”状態の出力を出さ
せる。
ば、出力バッファ回路は動作することになる。制御信号
φＯＥが“ハイ”であり、入力信号（Ｄin）が“ロー”
であれば、インバータ（ＩＮＶ5 ）を通過した信号は
“ロー”となり、Ｐチャンネルプルアップトランジスタ
（Ｐ4 ）のゲートに“ロー”信号が印加されるのでプル
アップトランジスタ（Ｐ4 ）はオンとなる。かつ、ナン
ドゲート（ＮＡＮＤ2 ）の出力が“ハイ”であるためイ
ンバータ（２）のＮチャンネルトランジスタ（Ｎ3）が
オンとなり、Ｎチャンネルプルダウントランジスタ（Ｎ
4 ）のゲート端子に“ロー”信号が印加されてトランジ
スタ（Ｎ4 ）はオフとなるため、バッファ回路の出力端
子にはＶcc電圧が充電されて“ハイ”状態の出力を出さ
せる。
【００１７】ここで、入力信号（Ｄin）が“ハイ”とな
れば、ノアゲート（ＮＯＲ2 ）およびインバータ（ＩＮ
Ｖ5 ）を通過した信号は“ハイ”となってＰチャンネル
プルダウントランジスタ（Ｐ4 ）ははオフとなる。一
方、ナンドゲート（ＮＡＮＤ2）を通過した図３に示す
ポイントＢの信号は“ロー”となるため、Ｐチャンネル
トランジスタ（Ｐ3 ）はオンとなりＮチャンネルトラン
ジスタ（Ｎ3 ）はオフとなる。Ｐチャンネルトランジス
タ（Ｐ3 ）のソース端子を示すポイントＡの電位は、ゲ
ート端子とドレイン端子がともに連結されているＮチャ
ンネルトランジスタ（Ｎ2 ）を通過して入力されるＶcc
電圧により、Ｖcc−ＶT （ＶT はトランジスタ（Ｎ2 ）
のしきい電圧）の電位を維持する。
れば、ノアゲート（ＮＯＲ2 ）およびインバータ（ＩＮ
Ｖ5 ）を通過した信号は“ハイ”となってＰチャンネル
プルダウントランジスタ（Ｐ4 ）ははオフとなる。一
方、ナンドゲート（ＮＡＮＤ2）を通過した図３に示す
ポイントＢの信号は“ロー”となるため、Ｐチャンネル
トランジスタ（Ｐ3 ）はオンとなりＮチャンネルトラン
ジスタ（Ｎ3 ）はオフとなる。Ｐチャンネルトランジス
タ（Ｐ3 ）のソース端子を示すポイントＡの電位は、ゲ
ート端子とドレイン端子がともに連結されているＮチャ
ンネルトランジスタ（Ｎ2 ）を通過して入力されるＶcc
電圧により、Ｖcc−ＶT （ＶT はトランジスタ（Ｎ2 ）
のしきい電圧）の電位を維持する。
【００１８】したがって、ポイントＡの電圧（Ｖcc−Ｖ
T ）がＰチャンネルトランジスタ（Ｐ3 ）を経てＮチャ
ンネルプルダウントランジスタ（Ｎ4 ）のゲート端子に
印加されるので、Ｎチャンネルプルダウントランジスタ
（Ｎ4 ）は一応オンとなり出力端子に充電されていた電
荷をＶss端子に放電し始める。この際、ポイントＢの
“ロー”信号はインバータ（ＩＮＶ6 ，ＩＮＶ7 ）を経
てノアゲート（ＮＯＲ3）をしてインバータ（ＩＮ
Ｖ8 ）を通る間、時間が遅延された後、Ｐチャンネルト
ランジスタ（Ｐ2 ）のゲート端子に印加される。トラン
ジスタ（Ｐ2 ）のゲート端子を示すポイントＤの電位は
ポイントＢの電位が一定の時間に遅延されたことと同じ
である。したがって、トランジスタ（Ｐ2 ）のゲート端
子に“ロー”信号が入力されてトランジスタ（Ｐ2 ）が
オンとなれば、トランジスタ（Ｐ2 ）を通してＶcc電圧
がポイントＡに印加されるので、このＶcc電圧がオン状
態にあるトランジスタ（Ｐ3 ）を通してポイントＣの電
位を上昇させて、Ｎチャンネルプルダウントランジスタ
（Ｎ2 ）のゲート端子にはフルＶcc電圧が印加されトラ
ンジスタ（Ｎ4 ）の駆動能力を大きくさせる。
T ）がＰチャンネルトランジスタ（Ｐ3 ）を経てＮチャ
ンネルプルダウントランジスタ（Ｎ4 ）のゲート端子に
印加されるので、Ｎチャンネルプルダウントランジスタ
（Ｎ4 ）は一応オンとなり出力端子に充電されていた電
荷をＶss端子に放電し始める。この際、ポイントＢの
“ロー”信号はインバータ（ＩＮＶ6 ，ＩＮＶ7 ）を経
てノアゲート（ＮＯＲ3）をしてインバータ（ＩＮ
Ｖ8 ）を通る間、時間が遅延された後、Ｐチャンネルト
ランジスタ（Ｐ2 ）のゲート端子に印加される。トラン
ジスタ（Ｐ2 ）のゲート端子を示すポイントＤの電位は
ポイントＢの電位が一定の時間に遅延されたことと同じ
である。したがって、トランジスタ（Ｐ2 ）のゲート端
子に“ロー”信号が入力されてトランジスタ（Ｐ2 ）が
オンとなれば、トランジスタ（Ｐ2 ）を通してＶcc電圧
がポイントＡに印加されるので、このＶcc電圧がオン状
態にあるトランジスタ（Ｐ3 ）を通してポイントＣの電
位を上昇させて、Ｎチャンネルプルダウントランジスタ
（Ｎ2 ）のゲート端子にはフルＶcc電圧が印加されトラ
ンジスタ（Ｎ4 ）の駆動能力を大きくさせる。
【００１９】このように、出力が“ハイ”信号にて“ロ
ー”信号に変換されるとき、プルダウントランジスタ
（Ｎ4 ）のゲート端子に入力されるポイントＣの電位を
フルスウィング（Ｆｕｌｌ ｓｗｉｎｇ）させることで
はなく、初期にはＶcc−ＶT で比較的に低くしてプルダ
ウントランジスタ（Ｎ4 ）を通して出力端子の電位をあ
る程度落とした後、遅延回路（ＩＮＶ6 ，ＩＮＶ7 ，Ｎ
ＯＲ3 ，ＩＮＶ8 ）を経てフィードバックさせた信号が
Ｖcc電圧端子と連結されたトランジスタ（Ｐ2 ）をオン
にさせるとき、トランジスタ（Ｐ2 ）を通してＶccレベ
ルの電位をプルダウントランジスタ（Ｎ4 ）のゲートに
印加させて出力端子の電位をＶssに落とすことにする。
ー”信号に変換されるとき、プルダウントランジスタ
（Ｎ4 ）のゲート端子に入力されるポイントＣの電位を
フルスウィング（Ｆｕｌｌ ｓｗｉｎｇ）させることで
はなく、初期にはＶcc−ＶT で比較的に低くしてプルダ
ウントランジスタ（Ｎ4 ）を通して出力端子の電位をあ
る程度落とした後、遅延回路（ＩＮＶ6 ，ＩＮＶ7 ，Ｎ
ＯＲ3 ，ＩＮＶ8 ）を経てフィードバックさせた信号が
Ｖcc電圧端子と連結されたトランジスタ（Ｐ2 ）をオン
にさせるとき、トランジスタ（Ｐ2 ）を通してＶccレベ
ルの電位をプルダウントランジスタ（Ｎ4 ）のゲートに
印加させて出力端子の電位をＶssに落とすことにする。
【００２０】
【発明の効果】以上に示したように、本発明はＮチャン
ネルトランジスタのゲート端子とドレイン端子をともに
接続させ、ドレイン端子でＶcc電圧を印加するとき、ソ
ース端子の電位がＶcc−ＶT レベルを維持する特性を利
用して、バッファ回路の出力が“ハイ”にて“ロー”に
変更されるとき、プルダウントランジスタ（Ｎ4 ）のゲ
ート端子に初期からＶcc電圧を印加せず、初期にはＶcc
−ＶT 電圧を印加して出力端子の電圧をある程度落とさ
せた後、一定時間の遅延後トランジスタ（Ｎ4 ）のゲー
ト端子にフルＶcc電圧が印加されるようにし、出力端の
電圧がＶss（ロー）まで落とさせることにより、出力信
号の電位が直接“ハイ”レベル（Ｖcc）から“ロー”レ
ベル（Ｖss）に落ちるとき、発生し得るＶssノイズを抑
制して出力バッファ回路が安定化する効果を持つ。
ネルトランジスタのゲート端子とドレイン端子をともに
接続させ、ドレイン端子でＶcc電圧を印加するとき、ソ
ース端子の電位がＶcc−ＶT レベルを維持する特性を利
用して、バッファ回路の出力が“ハイ”にて“ロー”に
変更されるとき、プルダウントランジスタ（Ｎ4 ）のゲ
ート端子に初期からＶcc電圧を印加せず、初期にはＶcc
−ＶT 電圧を印加して出力端子の電圧をある程度落とさ
せた後、一定時間の遅延後トランジスタ（Ｎ4 ）のゲー
ト端子にフルＶcc電圧が印加されるようにし、出力端の
電圧がＶss（ロー）まで落とさせることにより、出力信
号の電位が直接“ハイ”レベル（Ｖcc）から“ロー”レ
ベル（Ｖss）に落ちるとき、発生し得るＶssノイズを抑
制して出力バッファ回路が安定化する効果を持つ。
【図１】従来の出力バッファ回路図である。
【図２】図１に示した従来の出力バッファ回路の信号波
形図である。
形図である。
【図３】本発明による出力バッファ回路図である。
【図４】図３に示した本発明による出力バッファ回路各
部分の信号波形図である。
部分の信号波形図である。
１ 本発明の論理回路 Ｎ1 ，Ｎ2 Ｎチャンネルトランジスタ Ｐ1 ，Ｐ2 Ｐチャンネルトランジスタ ＩＮＶ1 〜8 インバータ ＮＡＮＤ1 ，ＮＡＮＤ2 ナンドゲート ＮＯＲ1 ，ＮＯＲ2 ，ＮＯＲ3 ノアゲート φＯＥ 制御信号 なお、各図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】 １つの端子に入力データ（Ｄin）が入り
込み、他の１つの端子に回路の作動を調節するための制
御信号φＯＥがインバータ（ＩＮＶ4 ）を通して入力さ
れるノアゲート（ＮＯＲ2 ）と、 １つの端子に上記の入力データ（Ｄin）が、他の１つの
端子に制御信号φＯＥが入力されるナンドゲート（ＮＡ
ＮＤ2 ）と、 上記ノアゲート（ＮＯＲ2 ）を通過した信号がインバー
タ（ＩＮＶ5 ）を経てゲート端子に入力され、そのソー
ス端子にハイレベルの電圧（Ｖcc）が印加されるＰチャ
ンネルプルアップトランジスタ（Ｐ4 ）と、 上記プルアップトランジスタ（Ｐ4 ）のドレイン端子と
自己のドレイン端子が結合されて出力端子となり、ソー
ス端子はＶss端子と連結されているＮチャンネルプルダ
ウントランジスタ（Ｎ4 ）と、 上記プルダウントランジスタ（Ｎ4 ）のゲート端子と、
上記ナンドゲート（ＮＡＮＤ2 ）の出力端子の間に配置
されプルダウントランジスタ（Ｎ4 ）のゲート端子に印
加される電圧レベルを調節する論理回路（１）とを具備
し、 上記論理回路（１）は、 ＮＡＮＤゲート（ＮＡＮＤ2 ）の出力信号の入力を受け
プルダウントランジスタ（Ｎ4 ）のゲート端子に信号を
送り与えるＰＭＯＳトランジスタ（Ｐ3 ）とＮＭＯＳト
ランジスタ（Ｎ3 ）になるインバータ回路（２）と、 ゲート端子とドレイン端子がお互いに連結された接合点
にＶcc電圧が印加され、ソース端子は上記インバータ回
路（２）のパワー端子であるＰＭＯＳトランジスタ（Ｐ
3 ）のソース端子に連結されているＮチャンネルトラン
ジスタ（Ｎ2 ）と、 上記ナンドゲート（ＮＡＮＤ2 ）の出力信号を時間の遅
延をさせるためのインバータ（ＩＮＶ6 ，ＩＮＶ7 ）、
ノアゲート（ＮＯＲ3 ）、インバータ（ＩＮＶ 8 ）を含
む遅延回路と、 上記遅延回路を経てナンドゲート（ＮＡＮＤ2 ）の出力
信号が入力されるゲート端子と、Ｖcc電圧端子に連結さ
れたソース端子と、上記インバータ回路（２）のパワー
端子と連結されたドレイン端子を有するＰチャンネルト
ランジスタ（Ｐ 2 ）とを含む、出力バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023485A KR940006507B1 (ko) | 1991-12-19 | 1991-12-19 | 출력버퍼회로 |
| KR23485 | 1991-12-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677807A true JPH0677807A (ja) | 1994-03-18 |
Family
ID=19325221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338834A Pending JPH0677807A (ja) | 1991-12-19 | 1992-12-18 | 出力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0677807A (ja) |
| KR (1) | KR940006507B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| JP2009267758A (ja) * | 2008-04-25 | 2009-11-12 | Hitachi Ltd | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268311A (ja) * | 1988-04-20 | 1989-10-26 | Seiko Epson Corp | 出力回路 |
| JPH03209914A (ja) * | 1990-01-11 | 1991-09-12 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-12-19 KR KR1019910023485A patent/KR940006507B1/ko not_active IP Right Cessation
-
1992
- 1992-12-18 JP JP4338834A patent/JPH0677807A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268311A (ja) * | 1988-04-20 | 1989-10-26 | Seiko Epson Corp | 出力回路 |
| JPH03209914A (ja) * | 1990-01-11 | 1991-09-12 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| JP2009267758A (ja) * | 2008-04-25 | 2009-11-12 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940006507B1 (ko) | 1994-07-21 |
| KR930014570A (ko) | 1993-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960409 |