JPH01268311A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH01268311A JPH01268311A JP63097630A JP9763088A JPH01268311A JP H01268311 A JPH01268311 A JP H01268311A JP 63097630 A JP63097630 A JP 63097630A JP 9763088 A JP9763088 A JP 9763088A JP H01268311 A JPH01268311 A JP H01268311A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- current
- output driver
- vdd
- Prior art date
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積装置の出力回路に関し、特にデー
タ出力時の電源線に発生する電流雑音を減少させた出力
回路に関する。
タ出力時の電源線に発生する電流雑音を減少させた出力
回路に関する。
〔従来の技術］
第５図は従来の半導体集積装置のＣＭＯＳの出力回路を
示す図である。ｌはＰチャネルＭＯＳＦＥＴの出力ドラ
イバで、３はその駆動回路、２はＮチャネルＭＯＳＦＥ
Ｔの出力ドライバで４はその駆動回路である。入力Ｄｉ
ｎ、Ｄｉｎが共にＬレベルのときはｌ、２はオフで出力
端子Ｄｏｕｔはハイインピーダンス状態である。第６図
は第５図の出力回路の動作波形の図であり、Ｄｏｕｔが
立下る場合を示す、ＤｉｎがＨレベルになるとＮチャネ
ルドライバのゲート電圧ＶｏｌｎはＯｖがらＶｄｄに立
上がり、Ｎチャネルドライバの電流はピークに到達し、
負荷容量の電荷を放電する。
示す図である。ｌはＰチャネルＭＯＳＦＥＴの出力ドラ
イバで、３はその駆動回路、２はＮチャネルＭＯＳＦＥ
Ｔの出力ドライバで４はその駆動回路である。入力Ｄｉ
ｎ、Ｄｉｎが共にＬレベルのときはｌ、２はオフで出力
端子Ｄｏｕｔはハイインピーダンス状態である。第６図
は第５図の出力回路の動作波形の図であり、Ｄｏｕｔが
立下る場合を示す、ＤｉｎがＨレベルになるとＮチャネ
ルドライバのゲート電圧ＶｏｌｎはＯｖがらＶｄｄに立
上がり、Ｎチャネルドライバの電流はピークに到達し、
負荷容量の電荷を放電する。
そしてＤｏｕｔの電圧が低下するにつれて電流も減少し
てい＜、Ｄｏｕｔが立上がる場合はＤｉｎカｓＨレベル
になることにより、Ｖｄｐが０■になってＰチャネルド
ライバを通して負荷容量を充電する。
てい＜、Ｄｏｕｔが立上がる場合はＤｉｎカｓＨレベル
になることにより、Ｖｄｐが０■になってＰチャネルド
ライバを通して負荷容量を充電する。
半導体技術の進歩と共に半導体集積装置は高速化、高集
積化が進んでいる。高速化においては出力回路の動作速
度を上げるため電流駆動力の大きい出力ドライバが使わ
れ、また高集積化が進むにつれて半導体集積装置は多く
の出力端子をもつようになってきている。この様に高速
化、高集積化が進むと出力回路が動作した時に多大な過
渡電流が流れ、集積装置内部の配線およびリードフレー
ムや外部配線に存在する寄生抵抗、あるいは寄生インダ
クタンスにより電源線の電圧が変動して回路の誤動作を
ひき起こす。
積化が進んでいる。高速化においては出力回路の動作速
度を上げるため電流駆動力の大きい出力ドライバが使わ
れ、また高集積化が進むにつれて半導体集積装置は多く
の出力端子をもつようになってきている。この様に高速
化、高集積化が進むと出力回路が動作した時に多大な過
渡電流が流れ、集積装置内部の配線およびリードフレー
ムや外部配線に存在する寄生抵抗、あるいは寄生インダ
クタンスにより電源線の電圧が変動して回路の誤動作を
ひき起こす。
従来の出力回路は出力ドライバが動作し始めた時にその
電流駆動力は最大になり、急激に電源線に大きな電流が
流れるため、大きな電流ノイズが短時間に集中して発生
し回路の誤動作を起こす原因となっていた。
電流駆動力は最大になり、急激に電源線に大きな電流が
流れるため、大きな電流ノイズが短時間に集中して発生
し回路の誤動作を起こす原因となっていた。
本発明はこのような問題点を解決するためになされたも
ので、出力ドライバの電流駆動力を下げることなく電流
ノイズを減少させて回路の誤動作を起こさない半導体集
積装置を提供することを目的とする。
ので、出力ドライバの電流駆動力を下げることなく電流
ノイズを減少させて回路の誤動作を起こさない半導体集
積装置を提供することを目的とする。
［課題を解決する為の手段］
本発明の半導体集積装置は、
（１）出力ドライバに駆動電圧を供給する出力ドライバ
駆動回路において、該出力ドライバ駆動回路は出力ドラ
イバが動作状態になる電圧レベルを供給する上で、第１
の電圧レベルを供給する第１のスイッチ回路と、前記第
１の電圧レベルと異なる第２の電圧レベルを供給する第
２のスイッチ回路を設けたことを特徴とする。
駆動回路において、該出力ドライバ駆動回路は出力ドラ
イバが動作状態になる電圧レベルを供給する上で、第１
の電圧レベルを供給する第１のスイッチ回路と、前記第
１の電圧レベルと異なる第２の電圧レベルを供給する第
２のスイッチ回路を設けたことを特徴とする。
（２）前記（１）の出力ドライバ駆動回路は、前記第１
のスイッチ回路が動作した後に時間差をもって前記第２
のスイッチ回路が動作するように第２のスイッチ回路に
遅延回路を設けたことを特徴とする。
のスイッチ回路が動作した後に時間差をもって前記第２
のスイッチ回路が動作するように第２のスイッチ回路に
遅延回路を設けたことを特徴とする。
以下本発明の実施例を図面を用いて説明する。
第１図は本発明の第１の実施例に係る出力回路を示すも
のである。Ｎチャネルドライバ２の駆動回路４は２がＯ
Ｎとなる電圧を供給するのにＰチャネルＭＯＳＦＥＴｌ
０と１２を備えている。
のである。Ｎチャネルドライバ２の駆動回路４は２がＯ
Ｎとなる電圧を供給するのにＰチャネルＭＯＳＦＥＴｌ
０と１２を備えている。
ｌＯがオン１２がオフのときは電圧はＮチャネルＭＯＳ
ＦＥＴＩ １を通して２に供給される。１１のゲート、
ドレインはＶｄｄに接続されているため、ソースの電圧
がＶｄｄよりＭＯＳＦＥＴのしきい値電圧Ｖｔｈｎだけ
低い電圧に到達すると１１はオフになる。従ってＶｄｎ
はＶｄｄ−Ｖｔｈｎになる。一方１Ｏ１１２が共にオン
の場合はＶｄｎはＶｄｄまで上昇する。６は１２の動作
をｌＯに対して遅らせるための遅延回路である。Ｐチャ
ネルドライバｌに対しても５．７．８，９は６．１Ｏ１
１１，１２と各々同様の働きをして１に供給する電圧は
ＶｔｈｎとＯに切りかえることが可能である。
ＦＥＴＩ １を通して２に供給される。１１のゲート、
ドレインはＶｄｄに接続されているため、ソースの電圧
がＶｄｄよりＭＯＳＦＥＴのしきい値電圧Ｖｔｈｎだけ
低い電圧に到達すると１１はオフになる。従ってＶｄｎ
はＶｄｄ−Ｖｔｈｎになる。一方１Ｏ１１２が共にオン
の場合はＶｄｎはＶｄｄまで上昇する。６は１２の動作
をｌＯに対して遅らせるための遅延回路である。Ｐチャ
ネルドライバｌに対しても５．７．８，９は６．１Ｏ１
１１，１２と各々同様の働きをして１に供給する電圧は
ＶｔｈｎとＯに切りかえることが可能である。
次に第２図の波形をもとに第１図の回路の動作を説明す
る。ＤｉｎがＨレベルになると第１図のｌＯがオンにな
り、ＶｄｎはＶｄｄ−Ｖｔｈｎｌｌ：立上る。そして遅
延回路による時間差△ｔだけ遅れて第１図の１２がオン
になるためＶｄｎは△を経過後再び上昇し、Ｖｄｄに到
達する。ＭＯＳＦＥＴのトランスコンダクタンスはゲー
ト電圧に依存するため、Ｎチャネルドライバを流れる電
流は、ＶｄｎがＶｄｄ−Ｖｔｈｎのときは１１で制限さ
れＶｄｄのときは工、よりさらに大きいＩ２に到達する
。
る。ＤｉｎがＨレベルになると第１図のｌＯがオンにな
り、ＶｄｎはＶｄｄ−Ｖｔｈｎｌｌ：立上る。そして遅
延回路による時間差△ｔだけ遅れて第１図の１２がオン
になるためＶｄｎは△を経過後再び上昇し、Ｖｄｄに到
達する。ＭＯＳＦＥＴのトランスコンダクタンスはゲー
ト電圧に依存するため、Ｎチャネルドライバを流れる電
流は、ＶｄｎがＶｄｄ−Ｖｔｈｎのときは１１で制限さ
れＶｄｄのときは工、よりさらに大きいＩ２に到達する
。
第３図は本発明の第２の実施例に係る出力回路を示す、
この場合は第１図のＮチャネルＭＯＳＦＥＴ８．１１の
代わりにＰチャネルＭＯＳＦＥＴ８．１１を使用してい
る。ＭＯＳＦＥＴのしきい値電圧なＶｔｈｐとすると７
がオン、９がオフのときＶｄｐはｖｔｈｐ、１０がオン
、１２がオフのときＶｄｎはＶｄｄ−Ｖｔｈｐに制限さ
れる。
この場合は第１図のＮチャネルＭＯＳＦＥＴ８．１１の
代わりにＰチャネルＭＯＳＦＥＴ８．１１を使用してい
る。ＭＯＳＦＥＴのしきい値電圧なＶｔｈｐとすると７
がオン、９がオフのときＶｄｐはｖｔｈｐ、１０がオン
、１２がオフのときＶｄｎはＶｄｄ−Ｖｔｈｐに制限さ
れる。
第４図は本発明の第３の実施例に係る出力回路である。
第３図の８．１１に匹敵するＭＯＳＦＥＴは存在しない
が、７にＰチャネルＭＯＳＦＥＴを使用しているため、
７がオン、９がオフのときＶ ｄ ｐ ｃｆ Ｖ ｔ
ｈ ｐ ”Ｃ’制限されル、−゛方１０ｉ、：Ｎチャネ
ルＭＯＳＦＥＴを使用しているため１０がオン、１２が
オフ（７）ときはＶｄｎはＶｄｄ−Ｖｔｈｎで制限され
る。９．１２の動作は遅延回路５．６による時間差が与
えられる。
が、７にＰチャネルＭＯＳＦＥＴを使用しているため、
７がオン、９がオフのときＶ ｄ ｐ ｃｆ Ｖ ｔ
ｈ ｐ ”Ｃ’制限されル、−゛方１０ｉ、：Ｎチャネ
ルＭＯＳＦＥＴを使用しているため１０がオン、１２が
オフ（７）ときはＶｄｎはＶｄｄ−Ｖｔｈｎで制限され
る。９．１２の動作は遅延回路５．６による時間差が与
えられる。
〔発明の効果１
以上、述べたように本発明の出力回路は出力ドライバの
電流を動作初期において制限し、時間遅れをとって最大
電流を流すため、電流の時間変化率、および最大電流の
流れる時間幅が小さくなり電源線の電圧変動を低減させ
て回路の誤動作を防ぐ効果がある。
電流を動作初期において制限し、時間遅れをとって最大
電流を流すため、電流の時間変化率、および最大電流の
流れる時間幅が小さくなり電源線の電圧変動を低減させ
て回路の誤動作を防ぐ効果がある。
第１図は本発明の第１の実施例を示す出力回路図、第２
図（ａ）〜（ｄ）はその出力立下がりの動作波形を示す
図、第３図、第４図は本発明の第２、第３の実施例を示
す出力回路図である。第５図は従来の出力回路を示す図
であり、第６図（ａ）〜（ｄ）はその出力立下りの動作
波形を示す図０回路図において１４−ｊ：Ｐチャネル出
力ドライバ、３はその駆動回路、２はＮチャネル出力ド
ライバ、４はその駆動回路図である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）６男 １図 第２圀 第４０
図（ａ）〜（ｄ）はその出力立下がりの動作波形を示す
図、第３図、第４図は本発明の第２、第３の実施例を示
す出力回路図である。第５図は従来の出力回路を示す図
であり、第６図（ａ）〜（ｄ）はその出力立下りの動作
波形を示す図０回路図において１４−ｊ：Ｐチャネル出
力ドライバ、３はその駆動回路、２はＮチャネル出力ド
ライバ、４はその駆動回路図である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）６男 １図 第２圀 第４０
Claims (2)
- （１）出力ドライバに駆動電圧を供給する出力ドライバ
駆動回路において、該出力ドライバ駆動回路は出力ドラ
イバが動作状態になる電圧レベルを供給する上で、第１
の電圧レベルを供給する第１のスイッチ回路と、前記第
１の電圧レベルと異なる第２の電圧レベルを供給する第
２のスイッチ回路を設けたことを特徴とする半導体集積
装置。 - （２）前記出力ドライバ駆動回路は、前記第１のスイッ
チ回路が動作した後に時間差をもって前記第２のスイッ
チ回路が動作するように第２のスイッチ回路に遅延回路
を設けたことを特徴とする請求項１記載の半導体集積装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097630A JP2666347B2 (ja) | 1988-04-20 | 1988-04-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097630A JP2666347B2 (ja) | 1988-04-20 | 1988-04-20 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268311A true JPH01268311A (ja) | 1989-10-26 |
| JP2666347B2 JP2666347B2 (ja) | 1997-10-22 |
Family
ID=14197487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097630A Expired - Lifetime JP2666347B2 (ja) | 1988-04-20 | 1988-04-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666347B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435411A (ja) * | 1990-05-30 | 1992-02-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05211430A (ja) * | 1991-07-19 | 1993-08-20 | Samsung Electron Co Ltd | データ出力バッファ |
| JPH0677807A (ja) * | 1991-12-19 | 1994-03-18 | Hyundai Electron Ind Co Ltd | 出力バッファ回路 |
| JP2004104754A (ja) * | 2002-07-15 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153836A (en) * | 1980-04-28 | 1981-11-28 | Toshiba Corp | Semiconductor circuit |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
-
1988
- 1988-04-20 JP JP63097630A patent/JP2666347B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153836A (en) * | 1980-04-28 | 1981-11-28 | Toshiba Corp | Semiconductor circuit |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435411A (ja) * | 1990-05-30 | 1992-02-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05211430A (ja) * | 1991-07-19 | 1993-08-20 | Samsung Electron Co Ltd | データ出力バッファ |
| JPH0677807A (ja) * | 1991-12-19 | 1994-03-18 | Hyundai Electron Ind Co Ltd | 出力バッファ回路 |
| JP2004104754A (ja) * | 2002-07-15 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2666347B2 (ja) | 1997-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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