JP2922028B2 - 半導体集積回路の出力回路 - Google Patents

半導体集積回路の出力回路

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JP2922028B2 JP3220738A JP22073891A JP2922028B2 JP 2922028 B2 JP2922028 B2 JP 2922028B2 JP 3220738 A JP3220738 A JP 3220738A JP 22073891 A JP22073891 A JP 22073891A JP 2922028 B2 JP2922028 B2 JP 2922028B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＣＭＯＳ型半導体集積
回路の出力回路に係り、特に複数個の出力回路の出力が
同時にスイッチングする際に電源ラインに発生するノイ
ズの影響を削減するようにした半導体集積回路の出力回
路に関する。
【０００２】
【従来の技術】半導体集積回路では信号を外部に出力す
るために出力回路が設けられている。図２２は従来の出
力回路の構成を示すものであり、集積回路内部の信号は
プリバッファ回路11及び出力バッファ回路12を経由して
出力端子13から出力される。
【０００３】ＣＭＯＳ型半導体集積回路では、上記プリ
バッファ回路11及び出力バッファ回路12として、通常、
ＣＭＯＳインバータが使用されている。この種の出力回
路では、電源間に瞬時的に大きな電流が流れないように
するため、出力バッファ回路12を構成するＰチャネルＭ
ＯＳトランジスタ14及びＮチャネルＭＯＳトランジスタ
15として素子サイズ（例えばチャネル幅）の小さなもの
を使用し、それぞれの電流駆動能力を比較的小さくして
いる。この理由は次の通りである。半導体集積回路では
通常、図２３に示すように、高電位の電源ライン16と低
電位の電源ライン17との間に多数の出力回路18，18，…
が挿入されている。また、上記両電源ライン16，17には
それぞれ抵抗性、容量性及び誘導性の負荷が寄生的に存
在している。このため、複数の出力回路で同時に出力が
スイッチングすると、電源に流れ込む電流の値が短時間
に大きく変化するため、電源ライン16もしくは17にノイ
ズが発生する。この電源ノイズはスイッチングしていな
い出力回路を経由してその出力に現れる。このノイズは
一般に同時スイッチングノイズと呼ばれている。このた
め、前記出力バッファ回路12を構成するＭＯＳトランジ
スタ14，15の素子サイズをある程度以上にすることはで
きない。しかし、あまり小さくすぎると、今度は出力の
スイッチング速度が遅くなる。特に、出力の負荷が大き
い場合にはこの傾向が大きく現れてしまい、最近の高速
デバイスへの応用が困難になってしまう。
【０００４】
【発明が解決しようとする課題】上記のように従来の出
力回路では、出力回路の負荷駆動能力を落とさずに、同
時スイッチングノイズによる影響を減少させることが困
難であるという欠点がある。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、出力回路の負荷駆動能
力を落とさずに同時スイッチングノイズによる影響を減
少させることができる半導体集積回路の出力回路を提供
することである。
【０００６】
【課題を解決するための手段】この発明の半導体集積回
路の出力回路は、信号出力端子と、集積回路の内部信号
が供給されるプリバッファ回路と、入力端が上記プリバ
ッファ回路の出力端に接続され、出力端が上記信号出力
端子に接続された第１の出力バッファ回路と、一端が上
記プリバッファ回路の出力端に接続された容量、電流経
路の一端が上記信号出力端子に接続され、制御電極が上
記容量の他端に接続された第１のトランジスタ及び電流
経路が上記第１のトランジスタの制御電極と上記信号出
力端子との間に挿入され制御電極が上記容量の他端に接
続され上記第１のトランジスタと同一導電型の第２のト
ランジスタとを少なくとも含む第２の出力バッファ回路
とを具備したことを特徴とする。
【０００７】
【作用】プリバッファ回路の出力信号のレベルが変化す
ると、まず第１の出力バッファ回路によって出力端子が
駆動される。一方、第２の出力バッファ回路では、出力
端子を駆動するための第１のトランジスタの制御電極
に、容量を介してプリバッファ回路の出力信号が供給さ
れている。このため、上記第１のトランジスタの制御電
極の電位変化が穏やかになり、第２の出力バッファ回路
によって出力端子が駆動される際の出力端子に流れる電
流の時間的変化の割合は、同様の駆動能力を持つ出力バ
ッファ回路によるそれと比べて小さくなる。また、出力
端子の信号電位がある程度変化した後に、第２のトラン
ジスタが導通することによって第１のトランジスタの制
御ゲートに出力端子の電位が与えられ、第１のトランジ
スタが非導通となる。このため、出力端子の信号電位が
ある程度変化した後は、第１の出力バッファ回路のみに
よって出力端子が駆動される。
【０００８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【０００９】図１はこの発明に係る半導体集積回路の出
力回路の第１の実施例による構成を示す回路図である。
図において、集積回路内部の信号はプリバッファ回路21
によって増幅、波形整形され、出力バッファ回路22に供
給される。この出力バッファ回路22では上記プリバッフ
ァ回路21の出力信号が増幅、波形整形され、出力端子23
を介して集積回路の外部に出力される。なお、この出力
回路は、前記図２３に示すように一対の電源ライン間に
多数接続されているものの中から１つを抽出して示した
ものである。
【００１０】上記出力バッファ回路22は、第１の出力バ
ッファ回路22Ａと第２の出力バッファ回路22Ｂとから構
成されている。さらに上記第１の出力バッファ回路22Ａ
は、ソースが高電位電源Ｖccに接続され、ドレインが上
記出力端子23に接続され、かつゲートが上記プリバッフ
ァ回路21の出力端に接続されたＰチャネルＭＯＳトラン
ジスタ24と、ソースが低電位電源ＧＮＤに接続され、ド
レインが上記出力端子23に接続され、かつゲートが上記
プリバッファ回路21の出力端に接続されたＮチャネルＭ
ＯＳトランジスタ25とからなるＣＭＯＳインバータで構
成されている。
【００１１】上記第２の出力バッファ回路22Ｂは、一端
がそれぞれ上記プリバッファ回路21の出力端に接続され
た第１、第２の容量26，27と、ソースが上記高電位電源
Ｖccに接続され、ドレインが上記出力端子23に接続さ
れ、かつゲートが上記第１の容量26の他端に接続された
ＰチャネルＭＯＳトランジスタ28と、ソースが上記低電
位電源ＧＮＤに接続され、ドレインが上記出力端子23に
接続され、かつゲートが上記第２の容量27の他端に接続
されたＮチャネルＭＯＳトランジスタ29と、ソース・ド
レイン間の電流通路が上記ＭＯＳトランジスタ28のゲー
トと上記出力端子23との間に挿入され、ゲートが上記第
１の容量26の他端に接続されたＰチャネルＭＯＳトラン
ジスタ30と、ソース・ドレイン間の電流通路が上記ＭＯ
Ｓトランジスタ29のゲートと上記出力端子23との間に挿
入され、ゲートが上記第２の容量27の他端に接続された
ＰチャネルＭＯＳトランジスタ31とから構成されてい
る。
【００１２】なお、上記第１の出力バッファ回路22Ａを
構成するＰチャネル、ＮチャネルＭＯＳトランジスタ2
4，25それぞれの素子サイズ、例えばチャネル幅は、第
２の出力バッファ回路22Ｂにおいて出力端子23を直接駆
動するＰチャネル、ＮチャネルＭＯＳトランジスタ28，
29それぞれのチャネル幅よりも小さくなるように設定さ
れている。また、プリバッファ回路21の出力信号電位の
単位時間当りの変化量に比べて、第２の出力バッファ回
路22Ｂ内のＭＯＳトランジスタ28，29のゲート電位の単
位時間当たりの変化量が小さくなるように、プリバッフ
ァ回路21の電流駆動能力及び第１及び第２の容量26，27
の値が設定されている。
【００１３】次に上記構成でなる回路の動作を図２の波
形図を参照して説明する。なお、集積回路内部の信号、
すなわちプリバッファ回路21の入力信号が“Ｈ”レベル
のとき、出力端子23の信号は“Ｈ”レベルになっている
とする。この状態のときは、第１の出力バッファ回路22
Ａ内のＰチャネルＭＯＳトランジスタ24のみが導通して
おり、第１の出力バッファ回路22Ａ内のＮチャネルＭＯ
Ｓトランジスタ25、第２の出力バッファ回路22Ｂ内のＰ
チャネル、ＮチャネルＭＯＳトランジスタ28，29は全て
非導通である。
【００１４】次にプリバッファ回路21の入力信号が
“Ｈ”レベルから“Ｌ”レベルに変化したとする。これ
によりプリバッファ回路21の出力信号が“Ｌ”レベルか
ら“Ｈ”レベルに変化し、第１の出力バッファ回路22Ａ
内のＰチャネルＭＯＳトランジスタ24が非導通となり、
ＮチャネルＭＯＳトランジスタ25が導通状態になる。従
って、出力端子23はＭＯＳトランジスタ25からなる放電
経路を介して放電され、出力端子号は“Ｈ”レベルから
“Ｌ”レベルに低下し始める。
【００１５】一方、第２の出力バッファ回路22Ｂ内のＰ
チャネルＭＯＳトランジスタ28及びＮチャネルＭＯＳト
ランジスタ29のゲートには、第１及び第２の容量26，27
を介してプリバッファ回路21の出力信号が伝達される。
このとき、前記したように、プリバッファ回路21の出力
信号電位の単位時間当たりの変化量に比べて、上記両ト
ランジスタ28，29のゲート電位の単位時間当たりの変化
量が小さくなるように、プリバッファ回路21の電流駆動
能力及び第１及び第２の容量26，27の値が設定されてい
る。従って、第２の出力バッファ回路22Ｂ内ではＰチャ
ネルＭＯＳトランジスタ28が非導通となり、Ｎチャネル
ＭＯＳトランジスタ29が導通するが、ＮチャネルＭＯＳ
トランジスタ29による放電経路で出力端子23から放電を
行う際の放電電流の単位時間当たりの変化量（ｄｉ／ｄ
ｔ）は小さなものとなる。このため、出力端子23の放電
開始直後における放電電流の単位時間当たりの変化量
は、出力バッファ回路22全体でほぼ第１の出力バッファ
回路22Ａにおけるそれと同等になる。
【００１６】上記ＭＯＳトランジスタ29のゲート電位が
“Ｈ”レベルまで上昇すると、第２の出力バッファ回路
22Ｂ内のＭＯＳトランジスタ31が導通を開始する。従っ
て、その後、ＭＯＳトランジスタ29のゲート電位は出力
端子23の電位に追随して変化する。そして、最終的に出
力端子23の信号が“Ｌ”レベルに到達すると、ＭＯＳト
ランジスタ31，29が共に非導通となり、出力端子23の放
電経路は第１の出力バッファ回路22Ａ内のＮチャネルＭ
ＯＳトランジスタ25のみとなる。
【００１７】このように出力端子23の信号を“Ｈ”レベ
ルから“Ｌ”レベルに変化させる場合の初期の段階で
は、第１の出力バッファ回路22Ａ内のＮチャネルＭＯＳ
トランジスタ25と第２の出力バッファ回路22Ｂ内のＮチ
ャネルＭＯＳトランジスタ29とが共に導通状態になり、
十分な電流駆動能力で負荷が駆動される。これにより、
出力のスイッチング速度を速くすることができる。ま
た、出力信号が“Ｌ”レベルまで低下した後は、第１の
出力バッファ回路22Ａ内のＮチャネルＭＯＳトランジス
タ25のみが導通状態となるため、出力端子23と低電源Ｇ
ＮＤとの間に存在する抵抗成分は従来の場合よりも高く
なる。このため、図示しない他の多数の出力回路で同時
スイッチングノイズが発生し、ＧＮＤの電源ラインを介
してこの出力回路に到達したとしても、図示の出力回路
を介してその出力端子23にこのノイズが現われることは
ない。なお、図２において、破線の波形は従来回路の場
合を示している。
【００１８】また、上記実施例回路では、第２の出力バ
ッファ回路22Ｂにおいて、ドレインが出力端子23に接続
されているＰチャネルＭＯＳトランジスタ28のゲートに
対し、第１の容量26を介してプリバッファ回路21の出力
信号が供給されており、さらにこのＭＯＳトランジスタ
28のゲートと出力端子23との間にはＰチャネルＭＯＳト
ランジスタ30のソース・ドレイン間の電流通路が挿入さ
れている。このため、出力端子23の信号を“Ｌ”レベル
から“Ｈ”レベルに変化させる場合の初期の段階では、
第１の出力バッファ回路22Ａ内のＰチャネルＭＯＳトラ
ンジスタ24と第２の出力バッファ回路22Ｂ内のＰチャネ
ルＭＯＳトランジスタ28とが共に導通状態となり、十分
な電流駆動能力で負荷を駆動することができ、出力信号
が“Ｈ”レベルに立ち上がる際のスイッチング速度を速
くすることができる。また、出力信号が“Ｈ”レベルま
で上昇した後は、第１の出力バッファ回路22Ａ内のＰチ
ャネルＭＯＳトランジスタ24のみが導通状態となり、出
力端子23と高電位電源Ｖccとの間に存在する抵抗成分は
従来の場合よりも高くなる。従って、この場合にも、高
電位電源Ｖccの電源ラインを介して、同時スイッチング
ノイズがこの出力回路に到達したとしても、この出力回
路を介してそのノイズが出力端子23に現われることはな
い。
【００１９】なお、上記実施例において、第１、第２の
容量26，27として、ＭＯＳキャパシタ、ＭＯＳトランジ
スタのゲート容量、ＰＮ接合容量等からなる実際の容量
素子を用いるようにしてもよいが、それぞれＭＯＳトラ
ンジスタ28と30のゲートに寄生的に存在しているゲート
容量、ＭＯＳトランジスタ29と31のゲートに寄生的に存
在しているゲート容量等の寄生容量を用いるようにして
もよい。
【００２０】図３はこの発明の第２の実施例の構成を示
す回路図である。この実施例回路では、前記第１の実施
例回路における第２の出力バッファ回路22Ｂ内のＰチャ
ネルＭＯＳトランジスタ28及びＮチャネルＭＯＳトラン
ジスタ29を確実に非導通状態に設定するために、第２の
出力バッファ回路22Ｂ内にそれぞれ１個のＰチャネルＭ
ＯＳトランジス32、ＮチャネルＭＯＳトランジス33を追
加するようにしたものである。すなわち、上記Ｐチャネ
ルＭＯＳトランジスタ32のソース・ドレイン間の電流通
路は高電位電源Ｖccと前記ＰチャネルＭＯＳトランジス
タ28のゲートとの間に挿入され、そのゲートには前記プ
リバッファ回路21の入力信号と同相の信号、例えば図示
のようにプリバッファ回路21の入力信号そのものが供給
される。同様に、上記ＮチャネルＭＯＳトランジスタ33
のソース・ドレイン間の電流通路は低電位電源ＧＮＤと
前記ＮチャネルＭＯＳトランジスタ29のゲートとの間に
挿入され、そのゲートには前記プリバッファ回路21の入
力信号と同相の信号、例えば図示のようにプリバッファ
回路21の入力信号そのものが供給される。なお、上記両
ＭＯＳトランジスタ32，33として、ＭＯＳトランジスタ
28，29に比べて素子サイズが十分に小さなものが使用さ
れる。
【００２１】このような構成において、出力端子23の信
号が“Ｌ”レベルから“Ｈ”レベルに変化するときは、
プリバッファ回路21の入力信号が“Ｈ”レベルから
“Ｌ”レベルに変化するときである。このとき、第２の
出力バッファ回路22Ｂ内のＭＯＳトランジスタ28のゲー
ト電位はＭＯＳトランジスタ32を介して最終的にはＶcc
に設定されるので、ＭＯＳトランジスタ28は確実に非導
通状態になる。また、同様にＮチャネルＭＯＳトランジ
スタ33が設けられたことにより、出力端子23の信号が
“Ｈ”レベルから“Ｌ”レベルに変化するとき、第２の
出力バッファ回路22Ｂ内のＮチャネルＭＯＳトランジス
タ29は確実に非導通状態になる。
【００２２】図４はこの発明の第３の実施例の構成を示
す回路図である。この実施例回路では、前記プリバッフ
ァ回路21の出力電位に対する前記第２の出力バッファ回
路22Ｂにおける２個のＭＯＳトランジスタ28，29のゲー
ト電位の応答速度を調整するために、２個の抵抗34，35
を追加するようにしたものである。すなわち、一方の抵
抗34は前記プリバッファ回路21の出力端と前記第１の容
量26の一端との間に挿入され、他方の抵抗35は前記プリ
バッファ回路21の出力端と前記第２の容量27の一端との
間に挿入されている。
【００２３】図５はこの発明の第４の実施例の構成を示
す回路図である。この実施例回路では上記図４に示す第
３の実施例回路で使用されている応答速度調整用の一方
の抵抗34を第１の容量26の他端とＭＯＳトランジスタ2
8，30のゲートとの間に挿入し、かつ他方の抵抗35を第
２の容量27の他端とＭＯＳトランジスタ29，31のゲート
との間に挿入するように回路接続を変更したものであ
る。このように抵抗34，35は前記第１、第２の容量26，
27それぞれに対して直列に接続されていればよい。次に
この発明の第５の実施例を図６により説明する。この実
施例回路は出力端子を高インピーダンス状態に設定する
機能が追加されたものである。
【００２４】図において、集積回路内部の信号はＮＡＮ
Ｄゲート41及びＮＯＲゲート42からなるプリバッファ回
路によって増幅、波形整形され、２個の出力バッファ回
路に供給される。また、上記２個の出力バッファ回路の
出力信号は出力端子23を介して集積回路の外部に出力さ
れる。この実施例の出力回路も、前記図２３に示すよう
に一対の電源ライン間に多数接続されているものの中か
ら１つを抽出して示したものである。
【００２５】プリバッファ回路を構成するＮＡＮＤゲー
ト41及びＮＯＲゲート42には、集積回路内部の信号の他
に上記出力端子23を高インピーダンス状態に設定するた
めの制御信号Ｇ，／Ｇが供給される。
【００２６】上記２個の出力バッファ回路のうちの一方
は、ソースが高電位電源Ｖccに接続され、ドレインが上
記出力端子23に接続され、ゲートが上記ＮＡＮＤゲート
41の出力端に接続されたＰチャネルＭＯＳトランジスタ
24と、ソースが低電位電源ＧＮＤに接続され、ドレイン
が上記出力端子23に接続され、かつゲートが上記ＮＯＲ
ゲート42の出力端に接続されたＰチャネルＭＯＳトラン
ジスタ25とから構成されている。
【００２７】また他方の出力バッファ回路は、一端が上
記ＮＡＮＤゲート41の出力端に接続された第１の容量26
と、一端が上記ＮＯＲゲート42の出力端に接続された第
２の容量27と、ソースが上記高電位電源Ｖccに接続さ
れ、ドレインが上記出力端子23に接続され、かつゲート
が上記第１の容量26の他端に接続されたＰチャネルＭＯ
Ｓトランジスタ28と、ソースが上記低電位電源ＧＮＤに
接続され、ドレインが上記出力端子23に接続され、かつ
ゲートが上記第２の容量27の他端に接続されたＮチャネ
ルＭＯＳトランジスタ29と、ソース・ドレイン間の電流
通路が上記ＭＯＳトランジスタ28のゲートと上記出力端
子23との間に挿入され、ゲートが上記ＭＯＳトランジス
タ28のゲートに接続されたＰチャネルＭＯＳトランジス
タ30と、ソース・ドレイン間の電流通路が上記ＭＯＳト
ランジスタ29のゲートと上記出力端子23との間に挿入さ
れ、ゲートが上記ＭＯＳトランジスタ29のゲートに接続
されたＰチャネルＭＯＳトランジスタ31と、上記ＮＡＮ
Ｄゲート41の出力信号を反転する第１のインバータ43
と、上記ＮＯＲゲート42の出力信号を反転する第２のイ
ンバータ44と、ソース・ドレイン間の電流通路が上記Ｍ
ＯＳトランジスタ28のゲートと上記高電位電源Ｖccとの
間に挿入され、ゲートに上記第１のインバータ43の出力
信号が供給されるＰチャネルＭＯＳトランジスタ32と、
ソース・ドレイン間の電流通路が上記ＭＯＳトランジス
タ29のゲートと低電位電源ＧＮＤとの間に挿入され、ゲ
ートに上記第２のインバータ44の出力信号が供給される
ＰチャネルＭＯＳトランジスタ33とから構成されてい
る。
【００２８】なお、上記Ｐチャネル、ＮチャネルのＭＯ
Ｓトランジスタ24，25それぞれの素子サイズ、例えばチ
ャネル幅は、出力端子23を直接駆動するＰチャネル、Ｎ
チャネルのＭＯＳトランジスタ28，29それぞれのチャネ
ル幅よりも小さくなるように設定されている。また、プ
リバッファ回路を構成するＮＡＮＤゲート41及びＮＯＲ
ゲート42それぞれの出力信号電位の単位時間当たりの変
化量に比べて、ＭＯＳトランジスタ28，29のゲート電位
の単位時間当たりの変化量が小さくなるように、ＮＡＮ
Ｄゲート41及びＮＯＲゲート42の電流駆動能力及び第１
及び第２の容量26，27の値が設定されている。
【００２９】このような構成において、制御信号Ｇが
“Ｌ”レベル、／Ｇが“Ｈ”レベルに設定されたとき、
プリバッファ回路内のＮＡＮＤゲート41の出力信号は
“Ｈ”レベル、ＮＯＲゲート42の出力信号は“Ｌ”レベ
ルとなり、ＰチャネルＭＯＳトランジスタ24と28及びＮ
チャネルＭＯＳトランジスタ2529が全て非導通状態にな
る。このため、出力端子23は高インダンス状態に設定さ
れる。
【００３０】一方、制御信号Ｇが“Ｈ”レベル，／Ｇが
“Ｌ”レベルに設定されているとき、ＮＡＮＤゲート41
及びＮＯＲゲート42は入力信号を反転するインバータと
して動作する。従ってこの場合には、前記図３に示す第
２の実施例回路と同様に動作する。
【００３１】なお、この実施例回路では、ＰチャネルＭ
ＯＳトランジスタ28及びＮチャネルＭＯＳトランジスタ
29を確実に非導通状態にするために設けられているＰチ
ャネルＭＯＳトランジスタ32及びＮチャネルＭＯＳトラ
ンジスタ33も制御信号Ｇ，／Ｇに応じて導通制御させる
必要がある。従って、この実施例回路では、第１、第２
のインバータ43，44により、ＮＡＮＤゲート41及びＮＯ
Ｒゲート42の出力を反転してトランジスタ32，33のゲー
トに供給するようにしている。
【００３２】図７はこの発明の第６の実施例の構成を示
す回路図である。前記図１の実施例回路では前記Ｐチャ
ネル、ＮチャネルのＭＯＳトランジスタ30，31のゲート
を前記第１、第２の容量26，27の他端に接続していた。
しかし、この実施例回路では、上記両ＭＯＳトランジス
タ30，31のゲートをプリバッファ回路21の出力端に接続
し、両ＭＯＳトランジスタ30，31をプリバッファ回路21
の出力で制御するようにしたものである。
【００３３】図８はこの発明の第７の実施例の構成を示
す回路図である。この実施例回路は、上記図７の実施例
と同様の変形を、前記図４の実施例回路に施すことによ
り、ＭＯＳトランジスタ30，31をプリバッファ回路21の
出力で制御するようにしたものである。
【００３４】図９はこの発明の第８の実施例の構成を示
す回路図である。この実施例回路では前記図１の実施例
回路中の前記ＰチャネルのＭＯＳトランジスタ30のソー
ス・ドレイン間の電流通路に対してＰチャネルのＭＯＳ
トランジスタ36のソース・ドレイン間の電流通路を直列
に挿入し、かつ前記ＮチャネルのＭＯＳトランジスタ31
のソース・ドレイン間の電流通路に対してＮチャネルの
ＭＯＳトランジスタ37のソース・ドレイン間の電流通路
を直列に挿入し、さらにプリバッファ回路21の出力を所
定時間遅延する遅延回路38を設け、この遅延回路38の出
力を上記両ＭＯＳトランジスタ36，37のゲートに供給す
ることにより、第２の出力バッファ回路22Ｂの入力に対
する出力の追随特性が制御できるようにしたものであ
る。
【００３５】図１０はこの発明の第９の実施例の構成を
示す回路図である。この実施例回路は、上記図９の実施
例と同様の変形を、前記図３の実施例回路に施すことに
より、第２の出力バッファ回路22Ｂの入力に対する出力
の追随特性が制御できるようにしたものである。
【００３６】図１１はこの発明の第１０の実施例の構成
を示す回路図である。この実施例回路では、前記図１の
実施例回路中の前記ＰチャネルのＭＯＳトランジスタ30
のソース・ドレイン間の電流通路に対してＰチャネルの
ＭＯＳトランジスタ36のソース・ドレイン間の電流通路
を直列に挿入し、かつ前記ＮチャネルのＭＯＳトランジ
スタ31のソース・ドレイン間の電流通路に対してＮチャ
ネルのＭＯＳトランジスタ37のソース・ドレイン間の電
流通路を直列に挿入し、さらにプリバッファ回路21の出
力を所定時間遅延する遅延回路38を設け、この遅延回路
38の出力を上記両ＭＯＳトランジスタ36，37のゲートに
供給することにより、第２の出力バッファ回路22Ｂの入
力に対する出力の追随特性が制御できるようにしたもの
である。
【００３７】図１２はこの発明の第１１の実施例の構成
を示す回路図である。この実施例回路では、前記図３の
実施例回路中の前記ＰチャネルのＭＯＳトランジスタ30
のソース・ドレイン間の電流通路に対してＰチャネルの
ＭＯＳトランジスタ36のソース・ドレイン間の電流通路
を直列に挿入し、かつ前記ＮチャネルのＭＯＳトランジ
スタ31のソース・ドレイン間の電流通路に対してＮチャ
ネルのＭＯＳトランジスタ37のソース・ドレイン間の電
流通路を直列に挿入し、さらにプリバッファ回路21の出
力を所定時間遅延する遅延回路38を設け、この遅延回路
38の出力を上記両ＭＯＳトランジスタ36，37のゲートに
供給することにより、第２の出力バッファ回路22Ｂの入
力に対する出力の追随特性が制御できるようにしたもの
である。
【００３８】図１３はこの発明の第１２の実施例の構成
を示す回路図である。この実施例回路では、上記図９の
実施例中の信号遅延回路38を設ける代わりに、出力端子
23の信号を反転するインバータ39を設け、このインバー
タ39の出力を前記ＰチャネルのＭＯＳトランジスタ36及
びＮチャネルのＭＯＳトランジスタ37の両ゲートに供給
することにより、第２の出力バッファ回路22Ｂの入力に
対する出力の追随特性が制御できるようにしたものであ
る。
【００３９】図１４はこの発明の第１３の実施例の構成
を示す回路図である。この実施例回路は、上記図１３の
実施例と同様の変形を、前記図１０の実施例回路に施す
ことにより、第２の出力バッファ回路22Ｂの入力に対す
る出力の追随特性が制御できるようにしたものである。
【００４０】図１５はこの発明の第１４の実施例の構成
を示す回路図である。この実施例回路は、前記図１３の
実施例回路中のＮチャネルＭＯＳトランジスタ37のゲー
トに前記インバータ39の出力を供給する代わりに、出力
端子23の信号を反転するインバータ40を追加し、このイ
ンバータ40の出力を上記ＭＯＳトランジスタ37のゲート
に供給するようにしたものである。
【００４１】図１６はこの発明の第１５の実施例の構成
を示す回路図である。この実施例回路は、前記図１４の
実施例回路中のＮチャネルＭＯＳトランジスタ37のゲー
トに前記インバータ39の出力を供給する代わりに、出力
端子23の信号を反転するインバータ40を追加し、このイ
ンバータ40の出力を上記ＭＯＳトランジスタ37のゲート
に供給するようにしたものである。
【００４２】図１７はこの発明の第１６の実施例の構成
を示す回路図である。この実施例回路は、前記図６に示
す実施例回路と同様に、前記図８の実施例回路に対して
出力端子を高インピーダンス状態に設定する機能が追加
されたものである。なお、前記図６図及び８と対応する
箇所には同じ符号を付してその説明は省略する。
【００４３】図１８はこの発明の第１７の実施例の構成
を示す回路図である。この実施例回路は、前記図６に示
す実施例回路と同様に、前記図１０の実施例回路に対し
て出力端子を高インピーダンス状態に設定する機能が追
加されたものである。この場合、前記信号遅延回路38に
相当するものとして２個の信号遅延回路45，46が設けら
れており、一方の信号遅延回路45の出力は前記Ｐチャネ
ルＭＯＳトランジスタ36のゲートに、他方の信号遅延回
路46の出力は前記ＮチャネルＭＯＳトランジスタ37のゲ
ートにそれぞれ供給される。
【００４４】図１９はこの発明の第１８の実施例の構成
を示す回路図である。この実施例回路は、前記図６に示
す実施例回路と同様に、前記図１２の実施例回路に対し
て出力端子を高インピーダンス状態に設定する機能が追
加されたものである。この場合にも、前記信号遅延回路
38に相当するものとして２個の信号遅延回路45，46が設
けられている。
【００４５】図２０はこの発明の第１９の実施例の構成
を示す回路図である。この実施例回路は、前記図６に示
す実施例回路と同様に、前記図１６の実施例回路に対し
て出力端子を高インピーダンス状態に設定する機能が追
加されたものである。
【００４６】図２１はこの発明の第２０の実施例の構成
を示す回路図である。この実施例回路は、前記図６に示
す実施例回路と同様に、前記図１４の実施例回路に対し
て出力端子を高インピーダンス状態に設定する機能が追
加されたものである。
【００４７】
【発明の効果】以上説明したようにこの発明によれば、
出力回路の負荷駆動能力を落とさずに同時スイッチング
ノイズによる影響を減少させることができる半導体集積
回路の出力回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の半導体集積回路の出力回路の第１の
実施例の回路図。
【図２】上記第１の実施例回路の波形図。
【図３】この発明の半導体集積回路の出力回路の第２の
実施例の回路図。
【図４】この発明の半導体集積回路の出力回路の第３の
実施例の回路図。
【図５】この発明の半導体集積回路の出力回路の第４の
実施例の回路図。
【図６】この発明の半導体集積回路の出力回路の第５の
実施例の回路図。
【図７】この発明の半導体集積回路の出力回路の第６の
実施例の回路図。
【図８】この発明の半導体集積回路の出力回路の第７の
実施例の回路図。
【図９】この発明の半導体集積回路の出力回路の第８の
実施例の回路図。
【図１０】この発明の半導体集積回路の出力回路の第９
の実施例の回路図。
【図１１】この発明の半導体集積回路の出力回路の第１
０の実施例の回路図。
【図１２】この発明の半導体集積回路の出力回路の第１
１の実施例の回路図。
【図１３】この発明の半導体集積回路の出力回路の第１
２の実施例の回路図。
【図１４】この発明の半導体集積回路の出力回路の第１
３の実施例の回路図。
【図１５】この発明の半導体集積回路の出力回路の第１
４の実施例の回路図。
【図１６】この発明の半導体集積回路の出力回路の第１
５の実施例の回路図。
【図１７】この発明の半導体集積回路の出力回路の第１
６の実施例の回路図。
【図１８】この発明の半導体集積回路の出力回路の第１
７の実施例の回路図。
【図１９】この発明の半導体集積回路の出力回路の第１
８の実施例の回路図。
【図２０】この発明の半導体集積回路の出力回路の第１
９の実施例の回路図。
【図２１】この発明の半導体集積回路の出力回路の第２
０の実施例の回路図。
【図２２】従来の半導体集積回路の出力回路の回路図。
【図２３】従来の出力回路もしくはこの発明の出力回路
が多数設けられた半導体集積回路の回路図。
【符号の説明】
21，51…プリバッファ回路、22Ａ，22Ｂ…出力バッファ
回路、23…出力端子、24，28，30，32…ＰチャネルＭＯ
Ｓトランジスタ、25，29，31，33…ＮチャネルＭＯＳト
ランジスタ、26…第１の容量、27…第２の容量、34，35
…抵抗、38，45，46…信号遅延回路、41…ＮＡＮＤゲー
ト、42…ＮＯＲゲート、39，40，43，44…インバータ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175 H03K 17/687 H03K 19/003

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 信号出力端子と、 集積回路の内部信号が供給されるプリバッファ回路と、 入力端が上記プリバッファ回路の出力端に接続され、出
    力端が上記信号出力端子に接続された第１の出力バッフ
    ァ回路と、 一端が上記プリバッファ回路の出力端に接続された容
    量、電流通路の一端が上記信号出力端子に接続され、制
    御電極が上記容量の他端に接続された第１のトランジス
    タ及び電流通路が上記第１のトランジスタの制御電極と
    上記信号出力端子との間に挿入され制御電極が上記容量
    の他端に接続され上記第１のトランジスタと同一導電型
    の第２のトランジスタとを少なくとも含む第２の出力バ
    ッファ回路とを具備したことを特徴とする半導体集積回
    路の出力回路。
  2. 【請求項２】 前記容量が、前記第１、第２のトランジ
    スタの制御電極に存在している容量を含む寄生容量で構
    成されている請求項１に記載の半導体集積回路の出力回
    路。
  3. 【請求項３】 前記第２の出力バッファ回路が、 それぞれの一端が前記プリバッファ回路の出力端に接続
    された第１及び第２の容量と、 ソース・ドレインからなる電流通路の一端が第１の電源
    に接続され、この電流通路の他端が前記出力端子に接続
    され、ゲートが前記第１の容量の他端に接続されたＰチ
    ャネルの第１のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路の一端が第２の電源
    に接続され、この電流通路の他端が前記出力端子に接続
    され、ゲートが前記第２の容量の他端に接続されたＮチ
    ャネルの第２のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路が上記第１のＭＯＳ
    トランジスタのゲートと前記出力端子との間に挿入さ
    れ、ゲートが前記第１の容量の他端に接続されたＰチャ
    ネルの第３のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路が上記第２のＭＯＳ
    トランジスタのゲートと前記出力端子との間に挿入さ
    れ、ゲートが前記第２の容量の他端に接続されたＮチャ
    ネルの第４のＭＯＳトランジスタとから構成されてなる
    ことを特徴とする請求項１に記載の半導体集積回路の出
    力回路。
  4. 【請求項４】 ソース・ドレインからなる電流通路の一
    端が前記第１の電源に接続され、この電流通路の他端が
    前記第１のＭＯＳトランジスタのゲートに接続され、前
    記プリバッファ回路に供給される内部信号に対して相補
    な関係にある信号がゲートに供給されるＰチャネルの第
    ５のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路の一端が前記第２の
    電源に接続され、この電流通路の他端が前記第４のＭＯ
    Ｓトランジスタのゲートに接続され、前記プリバッファ
    回路に供給される内部信号に対して相補な関係にある信
    号がゲートに供給されるＮチャネルの第６のＭＯＳトラ
    ンジスタとが前記第２の出力バッファ回路にさらに設け
    られた請求項３に記載の半導体集積回路の出力回路。
  5. 【請求項５】 前記第１及び第２の容量に対してそれぞ
    れ直列に接続された第１及び第２の抵抗が前記第２の出
    力バッファ回路にさらに設けられた請求項３に記載の半
    導体集積回路の出力回路。
  6. 【請求項６】 前記第１の出力バッファ回路が、 ゲートが前記プリバッファ回路の出力端に接続されたＰ
    チャネルの第１のＭＯＳトランジスタと、 ゲートが前記プリバッファ回路の出力端に接続され、ド
    レインが上記第１のＭＯＳトランジスタのドレインに接
    続されたＮチャネルの第２のＭＯＳトランジスタとから
    構成され、 前記第２の出力バッファ回路が、 それぞれの一端が前記プリバッファ回路の出力端に接続
    された第１及び第２の容量と、 ソース・ドレインからなる電流通路の一端が第１の電源
    に接続され、この電流通路の他端が前記出力端子に接続
    され、ゲートが前記第１の容量の他端に接続されたＰチ
    ャネルの第３のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路の一端が第２の電源
    に接続され、この電流通路の他端が前記出力端子に接続
    され、ゲートが前記第２の容量の他端に接続されたＮチ
    ャネルの第４のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路が上記第３のＭＯＳ
    トランジスタのゲートと前記出力端子との間に挿入さ
    れ、ゲートが前記第１の容量の他端に接続されたＰチャ
    ネルの第５のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路が上記第４のＭＯＳ
    トランジスタのゲートと前記出力端子との間に挿入さ
    れ、ゲートが前記第２の容量の他端に接続されたＮチャ
    ネルの第６のＭＯＳトランジスタとから構成されてな
    り、 前記第１、第２のＭＯＳトランジスタの電流駆動能力が
    前記第３、第４のＭＯＳトランジスタのそれよりもそれ
    ぞれ小さく設定されていることを特徴とする請求項１に
    記載の半導体集積回路の出力回路。
  7. 【請求項７】 信号出力端子と、 集積回路の内部信号及び上記信号出力端子を高インピー
    ダンス状態に制御するための制御信号が供給され、両信
    号に応じて第１及び第２の信号を出力するプリバッファ
    回路と、 各ゲートに上記第１及び第２の信号がそれぞれ供給され
    るＰチャネル及びＮチャネルのＭＯＳトランジスタから
    なり、出力端が上記信号出力端子に接続された第１の出
    力バッファ回路と、 それぞれの一端が前記プリバッファ回路の出力端に接続
    された第１及び第２の容量、ソース・ドレインからなる
    電流通路の一端が第１の電源に接続され、この電流通路
    の他端が上記出力端子に接続され、ゲートが上記第１の
    容量の他端に接続されたＰチャネルの第１のＭＯＳトラ
    ンジスタ、ソース・ドレインからなる電流通路の一端が
    第２の電源に接続され、この電流通路の他端が上記出力
    端子に接続され、ゲートが上記第２の容量の他端に接続
    されたＮチャネルの第２のＭＯＳトランジスタ、ソース
    ・ドレインからなる電流通路が上記第１のＭＯＳトラン
    ジスタのゲートと上記出力端子との間に挿入され、ゲー
    トが上記第１の容量の他端に接続されたＰチャネルの第
    ３のＭＯＳトランジスタ及びソース・ドレインからなる
    電流通路が上記第２のＭＯＳトランジスタのゲートと上
    記出力端子との間に挿入され、ゲートが上記第２の容量
    の他端に接続されたＮチャネルの第４のＭＯＳトランジ
    スタとから構成された第２の出力バッファ回路とを具備
    したことを特徴とする半導体集積回路の出力回路。
  8. 【請求項８】 前記第１の容量が前記第１、第３のトラ
    ンジスタの制御電極に存在している容量を含む寄生容量
    で構成され、かつ前記第２の容量が前記第２、第４のト
    ランジスタの制御電極に存在している容量を含む寄生容
    量で構成されている請求項７に記載の半導体集積回路の
    出力回路。
  9. 【請求項９】 前記プリバッファ回路が、 前記内部信号及び前記制御信号が供給され、前記第１の
    信号を出力するＮＡＮＤゲート回路と、 前記内部信号及び前記制御信号が供給され、前記第２の
    信号を出力するＮＯＲゲート回路とから構成されている
    ことを特徴とする請求項７に記載の半導体集積回路の出
    力回路。
  10. 【請求項１０】 ソース・ドレインからなる電流通路の
    一端が前記第１の電源に接続され、この電流通路の他端
    が前記第１のＭＯＳトランジスタのゲートに接続され、
    前記プリバッファ回路から出力される第１の信号と相補
    な関係の第３の信号がゲートに供給されるＰチャネルの
    第５のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路の一端が前記第２の
    電源に接続され、この電流通路の他端が前記第４のＭＯ
    Ｓトランジスタのゲートに接続され、前記プリバッファ
    回路から出力される第２の信号と相補な関係の第４の信
    号がゲートに供給されるＮチャネルの第６のＭＯＳトラ
    ンジスタとが前記第２の出力バッファ回路にさらに設け
    られた請求項７に記載の半導体集積回路の出力回路。
  11. 【請求項１１】 前記第１の出力バッファ回路が、 ゲートに前記プリバッファ回路の第１の信号が供給され
    るＰチャネルの第１のＭＯＳトランジスタと、 ゲートが前記プリバッファ回路の第２の信号が供給さ
    れ、ドレインが上記第１のＭＯＳトランジスタのドレイ
    ンに接続されたＮチャネルの第２のＭＯＳトランジスタ
    とから構成され、 前記第２の出力バッファ回路が、 それぞれの一端に前記プリバッファ回路の第１、第２の
    信号が供給される第１及び第２の容量と、 ソース・ドレインからなる電流通路の一端が第１の電源
    に接続され、この電流通路の他端が前記出力端子に接続
    され、ゲートが前記第１の容量の他端に接続されたＰチ
    ャネルの第３のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路の一端が第２の電源
    に接続され、この電流通路の他端が前記出力端子に接続
    され、ゲートが前記第２の容量の他端に接続されたＮチ
    ャネルの第４のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路が上記第３のＭＯＳ
    トランジスタのゲートと前記出力端子との間に挿入さ
    れ、ゲートが前記第１の容量の他端に接続されたＰチャ
    ネルの第５のＭＯＳトランジスタと、 ソース・ドレインからなる電流通路が上記第４のＭＯＳ
    トランジスタのゲートと前記出力端子との間に挿入さ
    れ、ゲートが前記第２の容量の他端に接続されたＮチャ
    ネルの第６のＭＯＳトランジスタとから構成されてな
    り、 前記第１、第２のＭＯＳトランジスタの電流駆動能力が
    前記第３、第４のＭＯＳトランジスタのそれよりもそれ
    ぞれ小さく設定されていることを特徴とする請求項７に
    記載の半導体集積回路の出力回路。
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