JPH03135218A - Ｃｍｏｓ駆動回路 - Google Patents
Ｃｍｏｓ駆動回路Info
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- JPH03135218A JPH03135218A JP2217254A JP21725490A JPH03135218A JP H03135218 A JPH03135218 A JP H03135218A JP 2217254 A JP2217254 A JP 2217254A JP 21725490 A JP21725490 A JP 21725490A JP H03135218 A JPH03135218 A JP H03135218A
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- 239000003990 capacitor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、一般にＣＭＯＳ駆動回路に関し、より詳しく
は、駆動回路が伝送線網、特に総静電容量が広範囲で変
化するオフチップ伝送線網を駆動することができ、しか
も総静電容量が比較的大きな場合にもこのような負荷を
急速に駆動することができ、総静電容量が比較的小さい
とき「リンギング」や「反射」の起こらない、フィード
バック配置構成を含むＣＭＯ３集積駆動回路に関する。
は、駆動回路が伝送線網、特に総静電容量が広範囲で変
化するオフチップ伝送線網を駆動することができ、しか
も総静電容量が比較的大きな場合にもこのような負荷を
急速に駆動することができ、総静電容量が比較的小さい
とき「リンギング」や「反射」の起こらない、フィード
バック配置構成を含むＣＭＯ３集積駆動回路に関する。
［従来の技術］
主として容量性負荷、特にオフチップ容量性デバイスを
駆動するように設計されている駆動回路は多数ある。そ
の場合、駆動回路は、どのデバイスを駆動回路と組み合
わせて利用するかに応じて、広い範囲の総静電容量をも
つ多数のそうしたデバイスを処理できなければならない
。これらの特殊な駆動回路は通常、サブミクロ７０ＭＯ
８技法で設計され、設計及び所望の最終結果に応じて、
ある駆動回路を多数の異なる容量性デバイスあるいはそ
うした容量性デバイスのアレイのいずれとも整合させる
ことができる。たとえば、ある駆動回路が、総静電容量
がわずか１０ピコフアラドがら１００ピコフアラドまで
もの範囲に及ぶこのようなデバイスを駆動し、かつオフ
チップ・デバイスの総静電容量のこの全範囲を処理する
必要がある場合がある。デバイスの１００ピコフアラド
の許容容量を処理するために非常に高速で動作するよう
に設計したＣＭＯＳ駆動回路を、総静電容量がわずか１
０ピコフアラドのデバイスに接続した場合、充電速度ま
たはスルーレート（通常１ナノ秒あたりのボルト数で測
定される）が非常に速いため、信号が検出し難いまたは
検出できない「反射」または「リンギング」と呼ばれる
状態が生じる可能性があり、あるいは信号が安定して読
み取れるようになるまでに長い時間を要する。また一方
、総静電容量がわずか１０ピコフアラドのデバイスを駆
動するとき「リンギング」を避けるように設計した回路
を、静電容量が１００ピコフアラドの容量性デバイスに
接続した場合、スルーレートが遅＜すっテ、デバイスを
充分充電するのに時間がかかり、そのため、駆動回路の
効率が損なわれる。
駆動するように設計されている駆動回路は多数ある。そ
の場合、駆動回路は、どのデバイスを駆動回路と組み合
わせて利用するかに応じて、広い範囲の総静電容量をも
つ多数のそうしたデバイスを処理できなければならない
。これらの特殊な駆動回路は通常、サブミクロ７０ＭＯ
８技法で設計され、設計及び所望の最終結果に応じて、
ある駆動回路を多数の異なる容量性デバイスあるいはそ
うした容量性デバイスのアレイのいずれとも整合させる
ことができる。たとえば、ある駆動回路が、総静電容量
がわずか１０ピコフアラドがら１００ピコフアラドまで
もの範囲に及ぶこのようなデバイスを駆動し、かつオフ
チップ・デバイスの総静電容量のこの全範囲を処理する
必要がある場合がある。デバイスの１００ピコフアラド
の許容容量を処理するために非常に高速で動作するよう
に設計したＣＭＯＳ駆動回路を、総静電容量がわずか１
０ピコフアラドのデバイスに接続した場合、充電速度ま
たはスルーレート（通常１ナノ秒あたりのボルト数で測
定される）が非常に速いため、信号が検出し難いまたは
検出できない「反射」または「リンギング」と呼ばれる
状態が生じる可能性があり、あるいは信号が安定して読
み取れるようになるまでに長い時間を要する。また一方
、総静電容量がわずか１０ピコフアラドのデバイスを駆
動するとき「リンギング」を避けるように設計した回路
を、静電容量が１００ピコフアラドの容量性デバイスに
接続した場合、スルーレートが遅＜すっテ、デバイスを
充分充電するのに時間がかかり、そのため、駆動回路の
効率が損なわれる。
［発明が解決しようとする課題］
したがって、総静電容量が高い容量性デバイスを充電す
る際に充分５速で動作し、総静電容量が比較的低いデバ
イスを充電する際にも「リンギング」や「反射」なしに
動作する回路を提供することが望ましい。本発明の主目
的は、このように動作するＣＭＯＳ駆動回路を提供する
ことにある。
る際に充分５速で動作し、総静電容量が比較的低いデバ
イスを充電する際にも「リンギング」や「反射」なしに
動作する回路を提供することが望ましい。本発明の主目
的は、このように動作するＣＭＯＳ駆動回路を提供する
ことにある。
［課題を解決するための手段］
容量性デバイスを駆動するためのＣＭＯＳ駆動回路を提
供する。この回路は、入力ノードと出力ノードを含み、
さらに入力ノードに動作可能に接続され、入力ノードに
よって「オン」 「オフ」になって、「オン」のとき出
力ノードに出力信号を供給する第１のトランジスタと、
「オン」のトキその出力端が出力ノードに接続されて、
出力ノードに出力信号を供給する第２のトランジスタと
を含む。第２トランジスタの前に第１トランジスタをオ
ンにする回路手段が設けられ、また所期の出力スルーレ
ートを達成するように第２トランジスタの「オン」の量
を変動させる制御バイアス・フィードバックが設けられ
ている。この実施態様では、駆動される容量性デバイス
の総静電容量が低い場合、第１トランジスタは充分速い
スルーレートをもち、第２トランジスタをオンにせすに
デバイスの全充電機能を実行する。しかし、充電される
デバイスの総静電容量がそれより充分に大きい場合は、
第１トランジスタのスルーレートが低いため、第２トラ
ンジスタがオンになり、これにより、容量性デバイスに
追加の充電電圧を与え、その結果、第１トランジスタだ
けで全充電を行なう場合より時間が短縮される。
供する。この回路は、入力ノードと出力ノードを含み、
さらに入力ノードに動作可能に接続され、入力ノードに
よって「オン」 「オフ」になって、「オン」のとき出
力ノードに出力信号を供給する第１のトランジスタと、
「オン」のトキその出力端が出力ノードに接続されて、
出力ノードに出力信号を供給する第２のトランジスタと
を含む。第２トランジスタの前に第１トランジスタをオ
ンにする回路手段が設けられ、また所期の出力スルーレ
ートを達成するように第２トランジスタの「オン」の量
を変動させる制御バイアス・フィードバックが設けられ
ている。この実施態様では、駆動される容量性デバイス
の総静電容量が低い場合、第１トランジスタは充分速い
スルーレートをもち、第２トランジスタをオンにせすに
デバイスの全充電機能を実行する。しかし、充電される
デバイスの総静電容量がそれより充分に大きい場合は、
第１トランジスタのスルーレートが低いため、第２トラ
ンジスタがオンになり、これにより、容量性デバイスに
追加の充電電圧を与え、その結果、第１トランジスタだ
けで全充電を行なう場合より時間が短縮される。
［実施例コ
図面、特に第２図には、０Ｍ０８回路におけるＰデータ
線及びＮデータ線の立上り／立下り曲線を示す。Ｐデー
タ線は通常高レベル、Ｎデータ線は通常低レベルである
。ΔＴは、第３図に示した従来技術の０Ｍ０８回路の充
電速度を制御するのに用いられる線上の信号の立上りま
たは立下り時間である。この回路は、Ｎデータ信号また
はＰデータ信号によってオンになる１対のトランジスタ
１及び２から構成されている。第４図は、トランジスタ
１または２が直ちにオンになり、ある時間後に遅延回路
３または４がトランジスタ５または６をオンにするとい
う、制御された遅延が行なわれる０Ｍ０８回路を示して
いる。第４図のトランジスタ１及び２は小さなデバイス
であり、トランジスタ５及び６は大きく、一定時間後に
はトランジスタ１及び２の動作にかかわらずオンになる
。
線及びＮデータ線の立上り／立下り曲線を示す。Ｐデー
タ線は通常高レベル、Ｎデータ線は通常低レベルである
。ΔＴは、第３図に示した従来技術の０Ｍ０８回路の充
電速度を制御するのに用いられる線上の信号の立上りま
たは立下り時間である。この回路は、Ｎデータ信号また
はＰデータ信号によってオンになる１対のトランジスタ
１及び２から構成されている。第４図は、トランジスタ
１または２が直ちにオンになり、ある時間後に遅延回路
３または４がトランジスタ５または６をオンにするとい
う、制御された遅延が行なわれる０Ｍ０８回路を示して
いる。第４図のトランジスタ１及び２は小さなデバイス
であり、トランジスタ５及び６は大きく、一定時間後に
はトランジスタ１及び２の動作にかかわらずオンになる
。
第１図には、本発明による集積回路チップの一部として
サブミクロ７０ＭＯ３技術で製作した改良された駆動回
路が示されている。この駆動回路は、Ｐデータ線１０及
びＮデータ線１２から信号を受は取るようになっている
。Ｐデータ線１０はトランジスタ１４のゲートに接続さ
れ、Ｎデータ線１２はトランジスタ１６のゲートに接続
されている。トランジスタ１４及び１６は、出力信号を
７−ド１８及びノード２０に供給するように結合されて
いる。ノード２０は出力信号を出して１群の容量性デバ
イス２２を充電させる。容量性デバイス２２の個数は変
わり得るもので、通常は、駆動回路が形成されているチ
ップから離れたチップ上に形成される。デバイス２２の
用途に応じて、総静電容量は通常、約１０ピコフアラド
から約１００フアラドまで変動し得る。本発明の駆動回
路によってデバイス２２の総静電容量のこうした変動が
補償される。
サブミクロ７０ＭＯ３技術で製作した改良された駆動回
路が示されている。この駆動回路は、Ｐデータ線１０及
びＮデータ線１２から信号を受は取るようになっている
。Ｐデータ線１０はトランジスタ１４のゲートに接続さ
れ、Ｎデータ線１２はトランジスタ１６のゲートに接続
されている。トランジスタ１４及び１６は、出力信号を
７−ド１８及びノード２０に供給するように結合されて
いる。ノード２０は出力信号を出して１群の容量性デバ
イス２２を充電させる。容量性デバイス２２の個数は変
わり得るもので、通常は、駆動回路が形成されているチ
ップから離れたチップ上に形成される。デバイス２２の
用途に応じて、総静電容量は通常、約１０ピコフアラド
から約１００フアラドまで変動し得る。本発明の駆動回
路によってデバイス２２の総静電容量のこうした変動が
補償される。
駆動回路はまた、やはりノード２０に接続された１対の
トランジスタ２４及び２６を含む。本発明では、総静電
容量が低い場合はトランジスタ１４か１６のいずれかが
デバイス２２を充電するが、総静電容量が高い場合は、
トランジスタ１４と２４、またはトランジスタ１６と２
６がデバイス２２を充電する。３状態デバイスと呼ばれ
るこの特定のデバイスでは、通常、Ｐデータ線は高レベ
ル状態、Ｎデータ線は低レベル状態である。トランジス
タ１４と１６の一方だけが作動される。この３状態デバ
イスの駆動デバイスは完全にオフにすることもできる。
トランジスタ２４及び２６を含む。本発明では、総静電
容量が低い場合はトランジスタ１４か１６のいずれかが
デバイス２２を充電するが、総静電容量が高い場合は、
トランジスタ１４と２４、またはトランジスタ１６と２
６がデバイス２２を充電する。３状態デバイスと呼ばれ
るこの特定のデバイスでは、通常、Ｐデータ線は高レベ
ル状態、Ｎデータ線は低レベル状態である。トランジス
タ１４と１６の一方だけが作動される。この３状態デバ
イスの駆動デバイスは完全にオフにすることもできる。
これは当技術分野で周知のことであり、本明細書で詳細
に説明する必要はない。
に説明する必要はない。
駆動回路はまた、トランジスタ２４に動作可能に接続さ
れた制御バイアス・フィードバック回路２８と、トラン
ジスタ２６に動作可能に接続された制御バイアス・フィ
ートノくツク回路３０を含む。
れた制御バイアス・フィードバック回路２８と、トラン
ジスタ２６に動作可能に接続された制御バイアス・フィ
ートノくツク回路３０を含む。
トランジスタ１４はトランジスタ２４よりもずっと力が
弱く、同様にトランジスタ１６はトランジスタ２６より
も力が弱い。動作に際しては、Ｐデータ線またはＮデー
タ線がオンになると、トランジスタ１４と１６の一方が
作動される。本発明の説明としては、トランジスタ１４
及び制御）くイアス・フィードバック回路２８の作動に
ついて説明する。
弱く、同様にトランジスタ１６はトランジスタ２６より
も力が弱い。動作に際しては、Ｐデータ線またはＮデー
タ線がオンになると、トランジスタ１４と１６の一方が
作動される。本発明の説明としては、トランジスタ１４
及び制御）くイアス・フィードバック回路２８の作動に
ついて説明する。
トランジスタ１６及び制御バイアス・フィード／＜ツク
回路３０の作動も同様であり、詳細に記載する必要はな
い。
回路３０の作動も同様であり、詳細に記載する必要はな
い。
Ｐデータ線がトランジスタ１４を作動させると仮定する
と、これにより、トランジスタ１４が容量性デバイス２
２を能動的に充電する。デノくイス２２の総静電容債が
たとえば１０ピコフアラドと比較的低い場合、スルーレ
ート、すなわちトランジスタ１４が渡すボルト／ナノ秒
は比較的高く、容量性デバイス２２を急速に充電する。
と、これにより、トランジスタ１４が容量性デバイス２
２を能動的に充電する。デノくイス２２の総静電容債が
たとえば１０ピコフアラドと比較的低い場合、スルーレ
ート、すなわちトランジスタ１４が渡すボルト／ナノ秒
は比較的高く、容量性デバイス２２を急速に充電する。
この場合、これから説明する制御バイアス・フィートノ
くツク回路２８は、トランジスタ２４がオンになるのを
防止しく通常、トランジスタ２４はオフになってイル）
、従ってトランジスタ２４が容量性デバイス２２の充電
に畜与しないようにする構造になっている。一方、デバ
イスの総静電容量がたとえば１００ピコフアラドと比較
的大きい場合には、デバイス２２を充電する際のトラン
ジスタ１４のスルーレートは比較的低く、この場合、制
御バイアス・フィードバック回路２８はトランジスタ２
４を充分にオンにするように動作する。次いで、トラン
ジスタ１４よりも著しく強力または高速なトランジスタ
２４が、デバイス２２をずつと高速で充電させる。した
がって、デバイス２２の総静電容量が比較的低い場合に
は、比較的力が弱く低速のトランジスタ１４で、すべて
の充電を扱うことができる。これは、「リンギング」ま
たは「反射」を起こすのに充分な速さではない。一方、
デバイス２２の総静電容量が比較的大きい場合には、よ
り大きくより強力なトランジスタ２４がオンになって、
トランジスタ１４だけを用いて実施できるよりも高速で
容量性デバイス２２を充電させる。しかし、容量がはる
かに大きいので、高速の充電でも「リンギング」または
「反射」は起こさない。
くツク回路２８は、トランジスタ２４がオンになるのを
防止しく通常、トランジスタ２４はオフになってイル）
、従ってトランジスタ２４が容量性デバイス２２の充電
に畜与しないようにする構造になっている。一方、デバ
イスの総静電容量がたとえば１００ピコフアラドと比較
的大きい場合には、デバイス２２を充電する際のトラン
ジスタ１４のスルーレートは比較的低く、この場合、制
御バイアス・フィードバック回路２８はトランジスタ２
４を充分にオンにするように動作する。次いで、トラン
ジスタ１４よりも著しく強力または高速なトランジスタ
２４が、デバイス２２をずつと高速で充電させる。した
がって、デバイス２２の総静電容量が比較的低い場合に
は、比較的力が弱く低速のトランジスタ１４で、すべて
の充電を扱うことができる。これは、「リンギング」ま
たは「反射」を起こすのに充分な速さではない。一方、
デバイス２２の総静電容量が比較的大きい場合には、よ
り大きくより強力なトランジスタ２４がオンになって、
トランジスタ１４だけを用いて実施できるよりも高速で
容量性デバイス２２を充電させる。しかし、容量がはる
かに大きいので、高速の充電でも「リンギング」または
「反射」は起こさない。
トランジスタ２４がオンになってデバイス２２の低い総
静電容量を充電する場合には、信号の読取りを妨げる「
リンギング」または「反射」状態が生じる可能性がある
。
静電容量を充電する場合には、信号の読取りを妨げる「
リンギング」または「反射」状態が生じる可能性がある
。
第５Ａ図は、制御バイアス・フィードバック回路２８を
詳細に示す。この回路は、ノード２ｏとノード３４の間
に接続されたコンデンサ３２を含む。ノード３４は、ト
ランジスタ３６のゲートを動作させる。トランジスタ３
θの出力は、ノート３９を介してトランジスタ３８のゲ
ート及びトランジスタ４８の出力に接続されている。ト
ランジスタ３８の出力はトランジスタ４０に接続され、
トランジスタ４０はトランジスタ４２に接続されている
。トランジスタ４０と４２は、トランジスタ２４のゲー
トを動作させるようにノード４３で結合されている。ト
ランジスタ４ｏと４２のゲートはノード４７で結合され
、ノード４７はトランジスタ４４と４６の間に接続され
ている。トランジスタ４４．４８．４２．４０はバッフ
ァとして働く二重インバータを構成し、トランジスタ４
４と４６のゲートはＰデータ線１０に接続される。
詳細に示す。この回路は、ノード２ｏとノード３４の間
に接続されたコンデンサ３２を含む。ノード３４は、ト
ランジスタ３６のゲートを動作させる。トランジスタ３
θの出力は、ノート３９を介してトランジスタ３８のゲ
ート及びトランジスタ４８の出力に接続されている。ト
ランジスタ３８の出力はトランジスタ４０に接続され、
トランジスタ４０はトランジスタ４２に接続されている
。トランジスタ４０と４２は、トランジスタ２４のゲー
トを動作させるようにノード４３で結合されている。ト
ランジスタ４ｏと４２のゲートはノード４７で結合され
、ノード４７はトランジスタ４４と４６の間に接続され
ている。トランジスタ４４．４８．４２．４０はバッフ
ァとして働く二重インバータを構成し、トランジスタ４
４と４６のゲートはＰデータ線１０に接続される。
この回路はまた、バイアス回路網５２に接続されたトラ
ンジスタ５０を含む。第５Ｂ図に示すように、バイアス
回路網５２は、デバイス７０．７２．７４を含み、Ｖｄ
ｄからＧＮＤに直流電流の流れを供給し、ノード７１が
接地電位よりもＮチャンネルしきい値電圧だけ高い電圧
となって、デバイス３ｅのしきい値を追跡する。デバイ
ス７２は僅かな電圧降下をもたらし、そのため、ノード
７３の電圧はデバイス３６のしきい値より少し低くなる
。ノード７３の電圧がデバイス５０を介してノード３４
に渡される。Ｐチャンネル・デバイス７０のゲートは、
直接接地接続する代りに、休止サイクル中の電力焼損を
最小にするため、接地とＶｄｄの間で切り換えることが
できる。第５Ａ図に戻ると、破線５５で示すように、こ
の回路はノード１０と３９の間に第２のコンデンサ５４
を含むことができ、あるいはトランジスタ４８のゲート
を、アースではなく、破線で示すようにＰデータ線１０
に接続することができる。これらの変更により、所望の
ように、回路のフィードバック動作の速度が変わる。
ンジスタ５０を含む。第５Ｂ図に示すように、バイアス
回路網５２は、デバイス７０．７２．７４を含み、Ｖｄ
ｄからＧＮＤに直流電流の流れを供給し、ノード７１が
接地電位よりもＮチャンネルしきい値電圧だけ高い電圧
となって、デバイス３ｅのしきい値を追跡する。デバイ
ス７２は僅かな電圧降下をもたらし、そのため、ノード
７３の電圧はデバイス３６のしきい値より少し低くなる
。ノード７３の電圧がデバイス５０を介してノード３４
に渡される。Ｐチャンネル・デバイス７０のゲートは、
直接接地接続する代りに、休止サイクル中の電力焼損を
最小にするため、接地とＶｄｄの間で切り換えることが
できる。第５Ａ図に戻ると、破線５５で示すように、こ
の回路はノード１０と３９の間に第２のコンデンサ５４
を含むことができ、あるいはトランジスタ４８のゲート
を、アースではなく、破線で示すようにＰデータ線１０
に接続することができる。これらの変更により、所望の
ように、回路のフィードバック動作の速度が変わる。
次に、制御バイアス・フィードバック回路２８の動作に
ついて説明する。電圧レベルがちょう・どトランジスタ
３６をオンにすべきぎりぎりの値となって、トランジス
タ３６をオンにすべき場合に速かに動作が行なえるよう
に、バイアス回路５２がノード３４をバイアスする。コ
ンデンサ３２は出力ノード２０をノード３４に接続する
。トランジスタ５０はノード３４とバイアス回路５２の
間の抵抗として使用される。Ｐデータ線２０がオンにな
ると、トランジスタ１４をオンにし、トランジスタ１４
はコンデンサ３２のノード２０に電圧を与える。ノード
２０の電圧がゆっくりと（トランジスタ５０とコンデン
サ３０の時定数ＲＣよりも遅く）上昇する場合、ノード
３４の電圧はそのレベルを維持し、ノード３４の電圧は
そのレベルを維持して、トランジスタ３６を「オ’；’
＋状＝ニ保つ。ノード３９は通常高レベルであり、した
がって、トランジスタ３６が「オフ」の場合、ノード３
９は高レベルにとどまり、トランジスタ３８を「オン」
のままにする。入力データ線１０は高レベルから低レベ
ルになったので、トランジスタ４４と４６が接続されて
、通常負になっているノード４７が正になり、その結果
、トランジスタ４０及び４２が切り換えられて、ノード
４３を接地電圧にし、それによりトランジスタ２４がオ
ンになる。したがって、デバイス２２の静電容量が大き
いためにトランジスタ１４のスルー時間が遅いので、ト
ランジスタ２４が「オン」になる。トランジスタ２４は
トランジスタ１４よりも強力なので、容量性デバイス２
２を急速に充電する。
ついて説明する。電圧レベルがちょう・どトランジスタ
３６をオンにすべきぎりぎりの値となって、トランジス
タ３６をオンにすべき場合に速かに動作が行なえるよう
に、バイアス回路５２がノード３４をバイアスする。コ
ンデンサ３２は出力ノード２０をノード３４に接続する
。トランジスタ５０はノード３４とバイアス回路５２の
間の抵抗として使用される。Ｐデータ線２０がオンにな
ると、トランジスタ１４をオンにし、トランジスタ１４
はコンデンサ３２のノード２０に電圧を与える。ノード
２０の電圧がゆっくりと（トランジスタ５０とコンデン
サ３０の時定数ＲＣよりも遅く）上昇する場合、ノード
３４の電圧はそのレベルを維持し、ノード３４の電圧は
そのレベルを維持して、トランジスタ３６を「オ’；’
＋状＝ニ保つ。ノード３９は通常高レベルであり、した
がって、トランジスタ３６が「オフ」の場合、ノード３
９は高レベルにとどまり、トランジスタ３８を「オン」
のままにする。入力データ線１０は高レベルから低レベ
ルになったので、トランジスタ４４と４６が接続されて
、通常負になっているノード４７が正になり、その結果
、トランジスタ４０及び４２が切り換えられて、ノード
４３を接地電圧にし、それによりトランジスタ２４がオ
ンになる。したがって、デバイス２２の静電容量が大き
いためにトランジスタ１４のスルー時間が遅いので、ト
ランジスタ２４が「オン」になる。トランジスタ２４は
トランジスタ１４よりも強力なので、容量性デバイス２
２を急速に充電する。
一方、出力デバイス２２がトランジスタ１４によって急
速に充電される場合には、トランジスタ１４のスルー時
間が速いため、電圧が急速に上昇し、コンデンサ３２が
この上昇をノード３４に伝える。この場合、ノード３４
が変化し、その結果、トランジスタ３６が「オン」にな
る。それによりノード３９が引き下げられて、トランジ
スタ３８を「オフ」にし、そのためトランジスタ４０及
び４２が高レベルで始まったノード４３の状態を変化さ
せるのを妨げ、その結果、トランジスタ２４はそのゲー
トがオンになるのを妨げられるためオフ状態に維持され
る。したがって、この場合は、デバイス２２の総静電容
量が比較的低いためにデバイス２２を充電する際のトラ
ンジスタ１４のスルーレートが速く、デバイス２２を急
速に充電するのに充分な能力をもつトランジスタ１４に
よって、全充電が行なわれる。すなわち、デバイス２２
を充電する際のトランジスタ１４のスルーレートの遅さ
によって決まる大きな静電容量がある場合に限って、ト
ランジスタ２４が「オン」になる。
速に充電される場合には、トランジスタ１４のスルー時
間が速いため、電圧が急速に上昇し、コンデンサ３２が
この上昇をノード３４に伝える。この場合、ノード３４
が変化し、その結果、トランジスタ３６が「オン」にな
る。それによりノード３９が引き下げられて、トランジ
スタ３８を「オフ」にし、そのためトランジスタ４０及
び４２が高レベルで始まったノード４３の状態を変化さ
せるのを妨げ、その結果、トランジスタ２４はそのゲー
トがオンになるのを妨げられるためオフ状態に維持され
る。したがって、この場合は、デバイス２２の総静電容
量が比較的低いためにデバイス２２を充電する際のトラ
ンジスタ１４のスルーレートが速く、デバイス２２を急
速に充電するのに充分な能力をもつトランジスタ１４に
よって、全充電が行なわれる。すなわち、デバイス２２
を充電する際のトランジスタ１４のスルーレートの遅さ
によって決まる大きな静電容量がある場合に限って、ト
ランジスタ２４が「オン」になる。
デバイス２２の容量性負荷が小さな静電容量（約１０ピ
コフアラド）と大きな静電容量（約１００ピコフアラド
）の間にある場合も、動作は類似している。すなわち、
ノード３４の電圧レベルは、トランジスタ５０とコンデ
ンサ３２のＲＣ時定数によって決まる。そのため、トラ
ンジスタ３８にかかる駆動の量を変動させるノード３４
の可変レベルがＶｄｄと接地電圧の間に設定され、トラ
ンジスタ２４の駆動量（電流能力）を変動させるノード
４３上の可変電圧レベルがＶ（ｉｄと接地？！圧の間に
設定されて、デバイス２２への’！圧ススルーレート一
定に保つ。
コフアラド）と大きな静電容量（約１００ピコフアラド
）の間にある場合も、動作は類似している。すなわち、
ノード３４の電圧レベルは、トランジスタ５０とコンデ
ンサ３２のＲＣ時定数によって決まる。そのため、トラ
ンジスタ３８にかかる駆動の量を変動させるノード３４
の可変レベルがＶｄｄと接地電圧の間に設定され、トラ
ンジスタ２４の駆動量（電流能力）を変動させるノード
４３上の可変電圧レベルがＶ（ｉｄと接地？！圧の間に
設定されて、デバイス２２への’！圧ススルーレート一
定に保つ。
前に指示したように、静電容量５４を加えるか、あるい
はトランジスタ４８のゲートを接地からデータ線に変え
てトランジスタがｒオン」になるのを遅くすることによ
り、この回路の調整を行なうことができる。また、この
回路の作動は、電圧レベルがちょうどトランジスタ３６
をオンにするぎりぎりの値となって、トランジスタ３６
をオンにすべき場合に速やかに動作が行なえるように、
ノード３４を調節するのが好ましいようなものである。
はトランジスタ４８のゲートを接地からデータ線に変え
てトランジスタがｒオン」になるのを遅くすることによ
り、この回路の調整を行なうことができる。また、この
回路の作動は、電圧レベルがちょうどトランジスタ３６
をオンにするぎりぎりの値となって、トランジスタ３６
をオンにすべき場合に速やかに動作が行なえるように、
ノード３４を調節するのが好ましいようなものである。
この電圧は、バイアス回路網５２によって設定される。
このバイアス回路網は第５Ａ図に示し、その動作は上述
した。トランジスタ４４．４８．４２．４０が、トラン
ジスタ２４をオンにする信号の遅延経路を形成すること
に留意されたい。
した。トランジスタ４４．４８．４２．４０が、トラン
ジスタ２４をオンにする信号の遅延経路を形成すること
に留意されたい。
デバイス２２のそれぞれの負荷が小さく、トランジスタ
２４が出力を駆動するために全く使用されずまたは一部
しか使用されないという条件の下では、デバイス５０及
びコンデンサ３２による制御された遅延の後に、ノード
３４は元のバイアス・レベルを回復して、トランジスタ
３６を「オフ」にする。これにより、ノード３９が上昇
して、トランジスタ３８を「オン」にし、出力ノード２
０の立上り時間の完了後に、ノード４３が接地電圧にな
ってトランジスタ２４を「オン」にする。こうして、出
力をアップ・レベルに維持する、低インピーダンスの電
源がもたらされる。
２４が出力を駆動するために全く使用されずまたは一部
しか使用されないという条件の下では、デバイス５０及
びコンデンサ３２による制御された遅延の後に、ノード
３４は元のバイアス・レベルを回復して、トランジスタ
３６を「オフ」にする。これにより、ノード３９が上昇
して、トランジスタ３８を「オン」にし、出力ノード２
０の立上り時間の完了後に、ノード４３が接地電圧にな
ってトランジスタ２４を「オン」にする。こうして、出
力をアップ・レベルに維持する、低インピーダンスの電
源がもたらされる。
制御バイアス・フィードバック回路３０は、制御バイア
ス回路２８と同様の構造になっており、Ｎデータ線が作
動されるとき同様に動作するので、これについて詳細に
説明する必要はない。
ス回路２８と同様の構造になっており、Ｎデータ線が作
動されるとき同様に動作するので、これについて詳細に
説明する必要はない。
第６図はスルーレート（単位ボルト／ナノ秒）の関数と
して出力容量性負荷（単位ピコファラド）を示す曲線で
ある。曲線６０は本発明の回路の動作を示し、曲線６２
はＰデータをフィードバックなしに直接トランジスタ２
４に接続した回路の動作を示す。本発明の回路は、１０
〜１００ピコフアラドの全範囲にわたって１ナノ秒あた
り１ボルトと２ボルトの間に収まる非常に平坦なカーブ
であり、一方、フィードバックのない場合には、同じ範
囲で１ナノ秒あたりの出力ボルトが約８．５ボルトから
約２ボルトまで変化することが図かられかる。
して出力容量性負荷（単位ピコファラド）を示す曲線で
ある。曲線６０は本発明の回路の動作を示し、曲線６２
はＰデータをフィードバックなしに直接トランジスタ２
４に接続した回路の動作を示す。本発明の回路は、１０
〜１００ピコフアラドの全範囲にわたって１ナノ秒あた
り１ボルトと２ボルトの間に収まる非常に平坦なカーブ
であり、一方、フィードバックのない場合には、同じ範
囲で１ナノ秒あたりの出力ボルトが約８．５ボルトから
約２ボルトまで変化することが図かられかる。
第７図は、少し修正した制御回路２８を示す。
この実施例では、トランジスタ３８と４８の出力がトラ
ンジスタ６４のゲートに直接接続されて、トランジスタ
２４をオンにする。この回路は、第５Ａ図の回路よりも
少し鋭敏であり、より慎重な調整を必要とするが、同じ
ように動作する。
ンジスタ６４のゲートに直接接続されて、トランジスタ
２４をオンにする。この回路は、第５Ａ図の回路よりも
少し鋭敏であり、より慎重な調整を必要とするが、同じ
ように動作する。
第１図は、本発明によるＣＭＯＳ駆動回路の回路図であ
る。 第２図は、ＣＭＯＳ駆動回路に対する”Ｐ″入カデータ
及び″Ｎ″入カデカデータである。 第３図は、従来のＣＭＯ３駆動回路の回路図である。 第４図は、従来のもう１つのＣＭＯＳ駆動回路の回路図
である。 第５Ａ図は、第１図の回路の１つの遅延回路部分の回路
図である。 第５Ｂ図は、第５Ａ図に示したバイアス回路網の回路図
である。 第６図は、第１図による回路のスルーレートをフィード
バックのない回路のスルーレートと比較したグラフであ
る。 第７図は、第１図の回路の１つの遅延回路部分のもう１
つの回路図である。 １０．１２・・・・データ線、１４．１６．２４．２６
・・・・トランジスタ、１８．２０・・・・ノード、２
２・・・・容量性デバイス、２８．３０・・・・制御バ
イアス・フィードバック回路。 第１図 第７図 第５Ａ図 第５Ｂ図
る。 第２図は、ＣＭＯＳ駆動回路に対する”Ｐ″入カデータ
及び″Ｎ″入カデカデータである。 第３図は、従来のＣＭＯ３駆動回路の回路図である。 第４図は、従来のもう１つのＣＭＯＳ駆動回路の回路図
である。 第５Ａ図は、第１図の回路の１つの遅延回路部分の回路
図である。 第５Ｂ図は、第５Ａ図に示したバイアス回路網の回路図
である。 第６図は、第１図による回路のスルーレートをフィード
バックのない回路のスルーレートと比較したグラフであ
る。 第７図は、第１図の回路の１つの遅延回路部分のもう１
つの回路図である。 １０．１２・・・・データ線、１４．１６．２４．２６
・・・・トランジスタ、１８．２０・・・・ノード、２
２・・・・容量性デバイス、２８．３０・・・・制御バ
イアス・フィードバック回路。 第１図 第７図 第５Ａ図 第５Ｂ図
Claims (6)
- （１）入力ノード及び出力ノードと、 「オン」及び「オフ」になるように前記入力ノードに接
続され、「オン」になったとき前記出力ノードに出力を
供給するように電源と前記出力ノードの間に結合された
第１のトランジスタと、 「オン」になったとき前記出力ノードに出力を供給する
ように前記電源と前記出力ノードの間に結合された第２
のトランジスタと、 前記第２のトランジスタより前に前記第１のトランジス
タを「オン」にするように、前記第１及び第２のトラン
ジスタに動作可能に接続された、第１の手段と、 前記第１のトランジスタの出力信号のスルーレートが所
定値未満の場合にだけ前記第２のトランジスタを「オン
」にする、制御バイアス・フィードバック手段と を含むことを特徴とするＣＭＯＳ駆動回路。 - （２）前記制御バイアス・フィードバック手段が、前記
出力ノードに動作可能に結合されたコンデンサ手段を含
むことを特徴とする請求項１に記載の回路。 - （３）前記制御バイアス・フィードバック手段が、前記
コンデンサ手段を介して前記出力ノードに結合された制
御バイアス・フィードバック回路手段を含み、前記第２
のトランジスタが前記コンデンサの充電速度に応答して
動作可能であることを特徴とする請求項２に記載の回路
。 - （４）前記第２のトランジスタの信号のスルーレートが
前記第１のトランジスタのスルーレートよりも速いこと
を特徴とする請求項１に記載の回路。 - （５）前記第１手段がバッファ回路を含むことを特徴と
する請求項１に記載の回路。 - （６）入力ノードに結合された制御電極を有し、それぞ
れ第１電源ノードと出力ノードの間に結合された、第１
の導電型の第１及び第２のトランジスタと、 入力ノードに結合された制御電極を有し、それぞれ第２
電源ノードと前記出力ノードの間に結合された、第３及
び第４のトランジスタと、 それぞれ前記第２及び第４のトランジスタの制御電極と
前記入力ノードの間に結合された、第１及び第２のバッ
ファ手段と、 前記第１のバッファ手段と前記出力ノードの間に結合さ
れ、前記出力ノードの電圧の変化速度に応じて前記第２
トランジスタに動作電圧を供給する第１の手段と、 前記第２のバッファ手段と前記出力ノードの間に結合さ
れ、前記出力ノードの電圧の変化速度に応じて前記第４
トランジスタに動作電圧を供給する第２の手段と を含む、容量性負荷を駆動するためのＣＭＯＳ集積回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US419341 | 1982-09-17 | ||
| US07/419,341 US5015880A (en) | 1989-10-10 | 1989-10-10 | CMOS driver circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135218A true JPH03135218A (ja) | 1991-06-10 |
| JPH0810820B2 JPH0810820B2 (ja) | 1996-01-31 |
Family
ID=23661834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217254A Expired - Lifetime JPH0810820B2 (ja) | 1989-10-10 | 1990-08-20 | Ｃｍｏｓ駆動回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5015880A (ja) |
| EP (1) | EP0422391B1 (ja) |
| JP (1) | JPH0810820B2 (ja) |
| KR (1) | KR950000525B1 (ja) |
| CN (1) | CN1018489B (ja) |
| AU (1) | AU631922B2 (ja) |
| CA (1) | CA2024638C (ja) |
| DE (1) | DE69019665T2 (ja) |
| MY (1) | MY106617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196981A (ja) * | 1991-07-16 | 1994-07-15 | Samsung Semiconductor Inc | プログラマブル出力ドライバ回路とその実現方法 |
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| US5119016A (en) * | 1991-03-29 | 1992-06-02 | At&T Bell Laboratories | Clamp limiter circuit with precise clamping level control |
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-
1989
- 1989-10-10 US US07/419,341 patent/US5015880A/en not_active Expired - Fee Related
-
1990
- 1990-08-20 JP JP2217254A patent/JPH0810820B2/ja not_active Expired - Lifetime
- 1990-09-05 CA CA002024638A patent/CA2024638C/en not_active Expired - Fee Related
- 1990-09-07 DE DE69019665T patent/DE69019665T2/de not_active Expired - Fee Related
- 1990-09-07 EP EP90117239A patent/EP0422391B1/en not_active Expired - Lifetime
- 1990-09-10 CN CN90107575A patent/CN1018489B/zh not_active Expired
- 1990-09-10 KR KR1019900014243A patent/KR950000525B1/ko not_active IP Right Cessation
- 1990-09-10 AU AU62327/90A patent/AU631922B2/en not_active Ceased
- 1990-09-24 MY MYPI90001649A patent/MY106617A/en unknown
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| JPH0810820B2 (ja) | 1996-01-31 |
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