KR950008422B1 - 집적회로 및 이 회로에 사용하기 적합한 제어수단 - Google Patents

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KR950008422B1
KR950008422B1 KR1019870013214A KR870013214A KR950008422B1 KR 950008422 B1 KR950008422 B1 KR 950008422B1 KR 1019870013214 A KR1019870013214 A KR 1019870013214A KR 870013214 A KR870013214 A KR 870013214A KR 950008422 B1 KR950008422 B1 KR 950008422B1
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엔.브이.필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용 없음.

Description

집적회로 및 이 회로에 사용하기 적합한 제어수단
제1도는 종래의 입력 인버터를 이용하는 디지탈 IC 일부에 대한 회로 다이아그램.
제2도는 제1도의 디지탈 IC에 대한 시간함수로서 여러 전압에 대한 한쌍의 그래프.
제3도는 본 발명에 따른 동적 히스테리시스를 갖는 입력인버팅장치를 이용하는 디지탈 IC 일부에 대한 회로 다이아그램.
제4a 및 4b도는 제3도의 디지탈 IC에 대한 시간함수로서 여러 전압에 대한 두쌍의 그래프.
제5 및 6도는 제3도에서 제어회로의 특정 실시예에 대한 회로 다이아그램.
* 도면의 주요 부분에 대한 부호의 설명
10,20 : IC 12,16,34 및 38 : 인버터
22 : 입력반전장치 24 : 동적 히스테리시스회로
26 : 제어회로
본 발명은 반도체 응용물에 적합한 스위칭 장치에 관한 것이다.
고속 반도체 집적회로(IC)가 외부 세계와 작용할때 많은 문제가 야기된다. 한가지 문제점은 내부 공급라인에서 전압이 가끔 "바운스" 업, 다운되는 것이다. 이 바운스는 IC가 전압이 느리게 변하는 입력신호에 응답할때 부당한 작동을 일으키게 할 수 있다. 이 문제는 IC 속도가 증가됨에 따라 더 중대한 문제가 된다.
공급라인 바운스의 설명에서, 제1도는 외부적으로 억세스가능한 공급단자(또는 패드) TH및 TL각각에서 거의 일정한 외부 공급전압 VHH및 VLL을 수신하는 디지탈 IC(10)의 일부를 도시한다. VHH는 VLL보다 크다. IC(10)는 외부적으로 억세스가능한 입력단자 T1에서 수신된 회로 입력전압 V1에 응답하여 외부적으로 억세스가능한 출력단자 TO에서 회로 출력전압 VO를 발생한다. 보통 또는 기생 캐패시터가 될 수 있는 캐패시터 CO는 단자 TO및 VLL공급장치 사이에 접속된다.
도시된 IC(10)의 일부는 단자 TH및 TL에 각기 접속된 라인에 공급된 높고 낮은 내부 공급전압 VH및 VL에 의해 활성화된 종래의 인버팅 구동기이다. 단자 T1에 접속된 라인에 공급된 내부 입력전압 VA에 응답하여, 구동기는 단자 TO에 접속된 라인에서 내부 출력전압 VD을 발생한다. 기생 인덕턴스 LL, LH, LI및 LO는 전압 VL, VH, VA및 VD을 운반하는 라인과 각기 연합된다.
구동기는 입력 인버터(12), 중간 인버터(14), 및 출력 인버터(16)로 구성되며, 그 각각은 점차 더 많은 전류를 제공하기 위해 점차 커진다. 인버터(12)는 보상 입력 전계효과 트랜지스터(FET) Q1N 및 Q1P로 구성되며 그 게이트는 전압 VA을 수신하며 상호 접속된 드레인은 전압 VA와 논리적으로 역관계인 인버터 출력전압 VB를 공급한다. 전형적으로 인버터(12)와 동일하게 구성된 인버터(14)는 전압 VB와 역인 전압 VC을 발생한다. 인버터(16)는 보상 출력 FET Q2N 및 Q2P로 구성되는데 그 게이트는 전압 VC를 수신하며 그 상호 접속된 드레인은 전압 VC와 역인 전압 VD를 공급한다. FET Q1N 및 Q2N은 N-채널 트랜지스터로서 그 소스는 VL공급라인에 접속된다. FET Q1P 및 Q2P는 P-채널 트랜지스터로서 VH공급라인과 결합된 소스를 가지고 있다.
인버터(12)를 참조하면, 이것은 전압차 VA-VL이 인버터 임계전압 VT를 넘을때 상태를 변화한다. 임계전압 VT은 내부 공급전압 VL및 VH각 각기 VLL및 VHH에(또는 그와 매우 가깝게) 있을때 정격값 VS에 있다. 따라서, 인버터(12)는 전압 V4가 VLL+VS이상으로 상승할때 고논리상태에서 저논리상태로 전환한다. 이것은 VHH와 가까운 고전압 레벨에서 VLL에 가까운 저전압 레벨로 가는 전압 VB에서 명백히 나타난다. 나중에 VA가 VLL+VS이하로 떨어질때, 인버터(12)는 그 저논리상태를 고논리상태로 전환한다. 그때 VB는 VLL에서 VHH로 상승한다.
만일 입력 V1가 매우 느리게 변한다면, 무엇이 일어나는가를 고찰해보자. 소정의 전류가 IC(10)에 대한 시간에 따라 어떻게 변하는가를 개략적으로 도시한 제2도를 참조하면, V1가 처음에는 저상태로 가정하자. 또한 VL및 VH가 각기 VLL및 VHH에서 있다고 가정하자. 그때 VA는 저상태로 VB가 VHH에 있게 한다. VC는 저상태로서 FET Q2N가 턴오프되고 FET Q2P가 턴온되게 한다. VD및 VO는 둘다 VHH에서 있다. 캐패시터 CO는 고레벨로 충전된다.
V1가 느리게 상승함에 따라, VA는 V1를 바짝 쫓아간다. 인덕턴스는 L1는 VA에 중대한 영향을 미치지 않는다. 시간 t1에서, VA는 VLL+VS이상으로 가기 시작한다. 이로 인하여 VB는 급속히 VLL로 떨어진다. VC는 FET Q2N 및 FET Q2P를 각기 턴온 및 턴오프시키도록 고상태로 간다. VD는 급속히 VLL로 떨어진다. 인버터(14) 및 (16)를 통한 전송 지연에 의존하는 시간 t2에서, 캐패시터 CO는 VO를 VLL로 급속히 떨어뜨리기 위해 소자 LO, Q2N 및 VL을 통한 경로에 의해 VLL공급으로 방전하기 시작한다.
이 경로를 통하여 흐르는 전류는 비선형 방법으로 시간과 함께 변한다. 인덕터 양단의 전압이 인덕터를 통해 흐르는 전류변화의 시간비 곱하기 인덕턴스이기 때문에, 정극성 전압은 인덕턴스 LL양단에서 생겨나며, 시간 t3때 최대에 도달한다. VL에서 정극성(또는 그 이상으로 진행하는) 전압 스파이크는 제2도에 도시한 바와같이 t3때 발생한다. t3때 VL스파이크는 일련의 시간에서 재빨리 소멸하는 교대쌍의 스파이크와 근접할 "제1"스파이크이며, 그중의 제1쌍의 교대 스파이크만이 제2도에 도시된다. 제2도에 대하여 아래에 기술된 다른 공급라인 스파이크에 똑같이 적용되며 또한 다른 시간 다이아그램에서 도시된 공급라인 스파이크에도 똑같이 적용된다.
t3때 VL스파이크는 종종 고상태이어서 VA-VL은 일시적으로 임계값 VT이하로 떨어진다. 비록 이것이 사실일지라도, 정극성 VL스파이크동안 VH와 VL간의 차의 부대적인 감소는 어느정도 VT를 감소시킨다. 제2도에서 사선을 친 구역을 참조하라. 여러 시간 다이아그램에서 도시된 VL대 VA-VT의 비교는 VA-VL대 VT의 비교와 대등한데, 이것은 그래프적으로 더 어렵게 설명된다. 그때 인버터(12)는 대략 시간 t4때 한쌍의 급속한 논리상태의 변화를 일으켜서, VB가 위쪽으로 스파이크되게 한다. 그 다음에, VB스파이크는 정극성 VO스파이크가 시간 t5에서 일어나게 한다. 입력 인버터(16)에서 FET Q2N을 통해 흐르는 CO방전전류가 그 자체로서 VO스파이크를 일으키게 하기에 충분하지 못할지라도, 스파이크는 IC(10)에서 연합하여 작용하는 여러 출력인버터의 결과로서 발생될 수 있다.
VO스파이크에 따라 발생하는 캐패시터 CO의 급속한 충전 및 방전은 다른 정극성 VL스파이크에 의해 추종된 부극성(또는 그 아래로 진행하는) VH스파이크를 발생한다. 제2도에 도시된 예에서, 또다른 스파이크중의 어느것도 VA-VL이 VT이하로 떨어지게 하기에 충분치 못하다. 그러나, V1가 지적된 것보다 느리게 상승하면, 또다른 공급라인 바운스는 인버터(12)가 부가적인 원치않는 변이를 일으키게 할 수 있으며, 이로 인해 또다른 VO스파이크를 일으킨다.
만일 V1가 느리게 하강하면, 극성 및 공급라인이 반대로 되는 것을 제외하고는 똑같은 상황이 발생한다. 제1스파이크는 소자 LH, Q2P 및 LO를 통한 경로에 의해 캐패시터 CO의 급속한 방전을 일이키는 부극성 VH스파이크이다.
VO스파이크 및 VB,VC및 VD에서 대응하는 스파이크는 해로울 수 있다. 이 스파이크는 VO, VB, VC또는 VD에 응답하는(플립-플롭같은)회로가 그릇된 상태로 세트되게 한다.
바운스 문제를 해결하기 위하여 인버터(12)를 한쌍의 개별적인 정적 전압 임계치를 갖는(슈미트 트리거와 같은) 장치로 대체하는 것을 고려할 수 있다. 정정 히스테리시스가 소정의 응용물에서 유용할 수 잇는 반면, 두 임계값이 협소한 전압 범위내에 있어야 한다면 효과적이지 못하다.
본 발명에 따라서, 스위칭 장치는 내부 공급라인 전압 바운스가 원치않는 상태 변화를 일으키는 것을 막기 위해 동적 히스테리시스를 이용한다. 본 히스테리시스는 "동적" 히스테리시스라고 불리우는데, 이는 스위칭 장치에서 논리상태의 변화로 인해 트리거된 임계전압의 변화가 상술된 시간주기 동안만 발생하기 때문이다. 그 주기가 끝날때, 임계전압은 그 원래값으로 자동적으로 귀환한다. 그러므로, 스위칭 장치는 하나의 정적 임계치만을 가지고 있다. 이것은 입력전압이 전환시켜야 하는 협소한 임계범위를 갖는 고속 IC에서 본 발명을 특히 유용하게 만든다. 본 발명은 또한 정적 히스테리시스와 함께 정상적으로 발생하는 부가적인 전파지연을 회피한다.
더 특히, 본 장치는 낮은 공급전압 VL및 높은 공급전압 VH가 본 장치를 활성화시키는데 제공되는 전기회로에 합체된다. 입력 VA에 응답하여, 본 장치는 VA-VL이 임계전압 VT를 넘어갈때 상태를 변화한다. 값 VS에서 임계전압 VT및 각 값 VLL및 VHH에서 임계전압 VL에 따라서, 본 장치는 VA가 VLL+VS이상으로 상승할때 제1상태에서 제2상태로 그리고 VA가 VLL+VS이하로 하강할때 제2상태에서 제1상태로 전환한다.
이 장치는 동적 히스테리시스회로를 포함하는데, 이회로는 VA가 VLL+VS이상으로 상승한 이후에, 상승하지 않을시에 존재하게 되는 그 값 이하로 VT를 일시적으로 감소시키거나, 또는 VA가 VLL+VS이하로 하강한 이후에, 하강하지 않을시에 존재하게 되는 그 값 이상으로 VT를 일시적으로 증가시킨다. VT는 VT가 변화될때 이동되었던 VA방향과 반대방향으로 VA가 이동하기 시작하기 전에 정상적으로 VS로 귀화한다.
전형적으로 본 장치는 게이트가 전압 VA에 응답하고, 소스가 전압 VL및 VH을 운반하는 라인에 각기 결합되어 있으며 드레인이 전압 VA와 반대인 출력전압 VB를 제공하도록 서로 연결되어 있는 한쌍의 입력 N-채널 및 P-채널 FET를 포함한다. 만일 동적 히스테리시스회로가 임계 VT에서 상기 두가지 작동을 수행하면, 히스테리시스회로는 제어회로 및 한쌍의 N-채널과 P-채널 FET로 형성된다. 상기 FET의 게이트는 제어회로로부터의 신호에 응답하고, 소스는 각기 VL및 VH라인에 접속되며, 드레인은 입력 FET의 드레인에 접속된다.
제어회로는 고레벨에서 저레벨로 진행하는 전압 VB에 응답하여 일시적으로 상기 N-채널 FET를 턴온시킨다. 이것은 N-채널 FET가 턴오프될때까지 VT를 감소시키기 위해 본 장치에서 N-채널 구역을 전도하는 폭을 일시적으로 증가시킨다. 마찬가지로, 제어회로는 저레벨에서 고레벨로 진행하는 전압 VB에 응답하여 P-채널 FET를 일시적으로 턴온한다. 그리하여 본 장치에서 전도 P-채널 구역의 폭은 VT를 단시간에 상승시키도록 증가한다.
VT의 일시적 변화는 VA가 천천히 변화할때 내부 공급라인 바운스의 결과로서 본 장치가 한쌍의 급작한 상태의 변화를 막는 절차를 제공한다.
도면이나 양호한 실시예의 설명에서 유사한 참조부호는 동일하거나 또는 아주 유사한 항목을 표시하도록 이용된다. 도면에서, 각 N-채널 FET는 그 채널을 향하여 지시하는 화살표를 가지고 있으며, 각 P-채널 FET는 상기와 반대로 향하여 그 채널을 지시하는 화살표를 가지고 있다. 도면에서 도시된 모든 FET는 증강-모드 절연-게이트 소자이다.
도면을 참조하면, 제3도는 디지탈 IC(20)의 일부를 도시한다. 이 IC는 높고 낮은 내부 공급전압 VH및 VL에 의해 활성화된 매우 빠른 논리회로로서 입력전압 VA에 따라서 작동하며 또한 가능하면 다른 입력전압(도시안됨)에 따라 작동하여 출력전압 VD를 발생한다. 이 논리회로는 전압 VA의 논리적 반전으로서의 전압 VB를 발생하는 입력반전장치(22)를 포함한다. 상기 장치(22)는 상기 기술된 바와같이 배열된 FET Q1N 및 Q1P로 이루어진 입력 인버터(12)로 형성되며 회로(24)는 상기 장치(22)의 임계전압 VT에 대한 동적 히스테리시스를 제공한다.
동적 히스테리시스회로(24)는 공급전압 VH및 VL, N-채널 FET Q3N 및 P-채널 FET Q3P에 의해 활성화된 제어회로(26)로 구성되어 있다. 전압 VB에 응답하여, 제어회로(26)는 임계-제어전압 VN및 VP을 FET Q3N 및 Q3P의 각 게이트에 공급한다. 상기 트랜지스터의 소스는 VL및 VH공급라인에 각기 접속되는 반면, 그 드레인은 FET Q1N 및 Q1P의 드레인에 접속되어 전압 VB를 발생하게 된다. 그러므로, FET Q3N는 FET Q1N과 병렬 상태이며, 마찬가지로 FET Q3P 및 Q1P도 병렬 관계이다.
보상 FET로 형성된 인버터의 임계전압은(일정한 채널 길이일때) P-채널 폭 대 N-채널 폭의 비 RL/N에 의존한다. 이것은 임계점에서 전도하는 채널구역의 폭을 의미한다. 임계전압은 RP/N이 증가할때 증가하며 또한 RP/N이 감소할때 감소한다.
FET Q3N 및 Q3P는 정상적으로 오프되거나 또는 전도레벨이 너무 낮아서 효과적으로 오프된다. 따라서, 장치(22)에 대한 RP/N의 정지값은 Q1N 채널 폭에 의해 분할된 Q1P 채널폭이다. 이는 FET Q1N 및 Q1P가 둘다 임계점에서 전도하기 때문이다. 즉 하나는 턴온하는 중이고 다른 하나는 턴오프하는 중이다. 만일 FET Q3N이 온상태이고 FET Q3P가 오프상태이면, 장치(22)에 대한 N-채널폭은 FET Q3N 및 Q1N이 병렬이기 때문에 증가한다. 그리하여 장치(22)에 대한 RP/N은 그 정지값보다 적다. 똑같이, 장치(22)에 대한 RP/N은 FET Q3P가 온이고 FET Q3N이 오프일때 정지값보다 더 크다.
전술한 내용에 따라, 장치(22)는 다음과 같이 작동한다. FET Q3N 및 Q3P는 초기적으로 오프되어 있다. 공급전압 VL및 VH는 각기 일정한 레벨 VLL및 VHH에서 있다. 이러한 상황하에서, 임계 VT는 장치(22)의 정지값 RP/N에 의해 결정된 정지값 VS에 있다. VA-VL이 VT를 넘어갈때, 장치(22)는 상태를 변화한다.
VA가 VLL+VS이상으로 상승하면, FET Q1N은 턴온되고 FET Q1P는 턴오프된다.
FET Q1N 및 Q1P의 전도상태로 명시된 장치(22)는 고논리상태에서 저논리상태로 전환하여 전압 VB가 VHH근처의 고레벨에서 VLL근처 저레벨로 진행하게 한다. 이 전압 VB의 변화에 응답하여, 제어회로(26)는 짧은 주기동안 FET Q3N을 턴온시키기에 충분한 VN을 일시적으로 상승시킨다.
FET Q3P는 오프상태를 유지한다. RP/N은 그 정지레벨 이하로 하강한다. 이것은 회로(26)가 FET Q3N을 다시 턴오프시키기에 충분하게 감소될때까지 VT를 감소시킨다.
VA가 VLL+VS이하로 하강할때 그 반전이 일어난다. FET Q1N은 턴오프되고 FET Q1P는 턴온되어 장치(22)는 그 저논리상태에서 고논리상태로 전환하게 된다. VB는 VLL에서 VHH까지 진행한다. 이 VB변환에 응답하여, 회로(26)는 단시간 동안 FET Q3P를 턴온시키기에 충분한 낮은 전압으로 일시적으로 VP를 공급한다. FET Q3N은 오프상태로 머무른다. 결과적으로, RP/N은 VT를 증가시키기 위해 그 정지값 이상으로 상승한다. 회로(26)가 FET Q3P를 턴오프하도록 연속하여 VP를 상승시킬때, VT는 하강한다.
IC(20)의 논리회로는 중간 논리부(28) 및 출력 인버터(16)를 또한 포함한다. 논리부(28)는 반전, AND 및 OR와 같은 다수의 논리기능중의 어느 기능을 수행할 수 있다. 논리부(28)는 또한 비-반전 버퍼 또는 단순히 직접 접속부일 수 있다. 논리부(28)가 어떻게 구성되는가에 좌우하며, 논리부는 전압 VB로 작동하며 또한 가능하다면 다른 입력전압(도시안됨)으로 작동하여, 논리적으로 동일하거나 또는 전압 VB의 반전인 값으로 전압 VC를 발생한다. 인버터(16)는 상기 기술된 바와같이 배열된 FET Q2N 및 Q2P로 구성되어 전압 VC의 반전으로서 전압 VD를 발생한다.
회로 입력전압 V1및 외부 공급전압 VLL및 VHH는 외부적으로 억세스가능한 단자 T1, TL및 TH에 각기 접속되는데, 상기 단자들은 이들 소자가 IC(10)의 반전 구동기와 상호 접속되는 것과 동일한 방식으로 IC(20)의 기생 인덕턴스 L1, LL및 LH를 통하여 논리회로를 상호 접속된다. 동일한 설명이 기생 인덕턴스 LO, 개패시터 CO및 외부적으로 억세스가능한 출력단자 TO에 적용되며, 여기에서 회로 출력전압 VO는 IC(20)에서 제공된다.
이제, 내부 공급라인 전압 바운스가 상기와 같은 식으로 일어날때 전압 V1가 천천히 변화하면 무슨 일이 발생하는가를 알아보자. 논리부(28)는 VC가 VB의 반전이도록 전압 반전을 제공한다고 가정하자. 제4a도는 한쌍의 간략화된 다이아그램으로서 V1가 느리게 상승하는 경우에 대하여 IC(20)에 대한 시간의 함수로서 전압 변이를 설명하는 도면이다. 제4b도는 V1가 느리게 하강하는 상황에 대한 간략화된 한쌍의 시간 다이아그램이다. 두 도면 4a 및 4b도에서, VL은 처음에 VLL에 있는 반면 VH는 VHH에 있다. 그리하여 임계 VT는 VS에서 시작한다.
먼저 제2도와 유사한 제4a도를 고려해 보자. V1, VA, VB및 VO는 처음에 제2도에 대하여 상기 주어진 값에 있다. 캐패시터 CO는 고레벨로 충전된다. V1가 상승함에 따라, VA도 그에 비슷하게 상승한다. 인덕턴스 L1는 중대한 영향을 미치지 않는다. VA가 시간 t1때 VLL+VS를 넘어가면, VB는 급속히 VLL로 하강한다. 그에 응답하여, 히스테리시스회로(24)는 시간 t1,5때부터 시작하는 VT를 감소시킨다. 제4a도에서 점선(30)과 VA-VT를 나타내는 직선과의 차는 VT의 감소량을 나타낸다.
캐패시터 CO는 시간 t2때 방전하기 시작한다. 이것은 IC(10)에 대하여 상기 기술된 매카니즘에 따라 시간 t3때 정극성 VL스파이크를 발생한다. t3때 VH와 VL간의 차의 부대적인 감소는 회로(24)에 의해 이미 발생된 차를 제외한 또다른 VT감소의 결과이다. 그러나, 단지 회로(24)에 의해 발생된 VT감소에 기인하여, VA-VL은 정극성 VL스파이크동안 VT이상에서 머무른다. 그럼으로써 캐패시터 CO는 어떠한 다른 내부적인 공급라인 전압 바운스를 금지시키기 위해 방전된 채로 유지된다. 따라서, VB, VC, VD및 VO에서 어떠한 스파이크로 발생하지 않는다.
시간 t3,5때, VT는 자동적으로 VS로 귀환한다. 회로 타이밍 파라미터 및 장치값은 V1및 VA가 후속 스위칭 작동시에 강하하기 시작하기 이전에 VT를 VS로 되돌리게 하는 방법으로 양호하게 선택된다.
제4b도의 하강하는 V1상황은 제4a도의 상황을 필수적으로 보완하는 것이다. 제4b도에서, 히스테리시스회로(24)는 시간 t1,5와 t3,5사이에서 VT를 증가시킨다. VT의 증가양은 점선(32)과 VA-VT를 표시한 직선과의 차로 표시된다. VT증가의 결과로서, VA-VL은 또다른 스파이크를 막기 위해 부극성 VH스파이크동안 VT이하에서 유지된다.
그 대신에, 논리부(28)는 논리값 VB와 똑같은 값에서 VC를 발생할 수 있다. V1가 느리게 상승하면, 제1공급라인 스파이크가 정극성 스파이크에 바로 뒤이은 부극성 스파이크로서 VH라인에서 발생한다. 회로(24)는 정극성 VH스파이크, 즉, 교대적인 VH스파이크 쌍에서의 제2스파이크동안 VA-VL이 VT이하로 떨어지는 것을 막도록 VT를 감소시킨다. V1가 극성 및 공급라인이 반전된 것을 제외하고 느리게 하강할때 상기와 똑같이 적용한다. 교대적인 내부 공급라인 스파이크의 각 쌍에서 제2스파이크의 크기는 제1스라이크의 크기보다 약간 적으며, VC및 VB가 논리적으로 동일한 상황은 VC가 VB의 반전일때만큼 임계적이지는 않다.
제5도를 참조하면, 도면은 장치(22)내 제어회로(26)의 특정한 실시예를 묘사한다. 회로(26)는 보상 전하-공급 FET Q4N 및 Q4P, 캐패시터 C1및 C2및 보상 방전 FET Q5N 및 Q5P로 구성되어 있다.
FET Q4N 및 Q4P는 인버터(34)로서 배열되어 그 게이트로 공급된 전압 V에 반전인 전압 VE를 공급하도록 서로 접속된 드레인을 가지고 있다.
제5도의 회로(26)는 다음과 같이 작동한다. VB가 VHH에서 VLL로 강하할때, FET Q4N은 턴오프되고 FET Q4P는 턴온된다. VH라인으로부터 전류는 FET Q4P를 통하여 캐패시터 C1및 C2로 흐른다. 캐패시터 C1는 단시간의 주기동안 정극성 전하를 Q3N 게이트로 공급한다. 이 주기동안, 전하는 또한 턴온된 FET Q5N을 통한 경로로 VL라인으로 흐른다. 그리하여 캐패시터 C1에 의한 Q3N 게이트의 충전 및 FET Q5N을 통한 Q3N 게이트의 방전하는 상황이 벌어진다. 트랜지스터/캐패시터 크기를 적절히 선택함에 따라, 충전 주기동안 평균 충전비율은 충분히 큰 양만큼 평균 방전 비율을 초과하여 전압 VN은 FET Q3N을 턴온시키기에 충분히 상승한다. 간략히 말해서, Q3N 게이트상의 전하는 FET Q3N을 다시 턴오프시키도록 FET Q5N을 통하여 충분하게 일소한다.
VB가 다음 시간때 VHH로 귀환할때, 소자 Q4N, C2및 Q5P는 보상 방법으로 FET Q3P를 간단히 턴온할 수 있도록 작용한다.
제6도는 제어회로(26)의 양호한 실시예를 도시한다. 이 경우에, 회로(26)는 인버터(34, 36 및 38)와, 전송 게이트(40 및 42) 및 그 게이트가 전압 VG를 수신하는 방전 FET Q5N 및 Q5P로 구성되어 있다. 상기 인버터(36)는 전압 VF를 발생하도록 전압 VE를 반전하며 인버터(38)는 전압 VG를 발생하도록 전압 VF를 반전한다. FET Q5N는 VL라인과 Q3N 게이트 사이에서 소스-드레인 접속된다. FET Q5P는 VH라인과 Q3P 게이트 사이에서 소스-드레인 접속된다.
인버터(36)는 도시된 종래 방법으로 배열된 보상 FET Q6N 및 Q6P로 구성된다. 유사하게, 인버터(38)는 통상적으로 접속된 FET Q7N 및 Q7P로 구성된다. 게이트(40)는 보상 FET Q8N 및 Q8P로 구성되며 그 게이트는 각기 전압 VF및 VG를 수신한다.
FET Q8N 및 Q8P는 Q4N 및 Q4P에 접속된 제1소스/드레인 소자 및 Q3N 게이트에 접속된 제2소스/드레인 소자를 가지고 있다. 게이트(42)는 Q3N 게이트에 대하여 게이트(40)의 배열에 보상적인 방법으로 Q3P 게이트에 관하여 배열된 보상 FET Q9N 및 Q9P로 구성된다.
제6도의 회로(26)는 다음과 같이 작동한다. 처음에 VB는 FET Q4N이 온이고 FET Q4P가 오프이도록 VHH에 있다고 가정하자. VF도 마찬가지로 VHH에 있다. VE및 VG는 들다 VLL에 있다.
FET Q8N이 온이므로, VN을 VLL에 세트하게 된다. FET Q3N,Q5N 및 Q8P는 모두 오프이다. VB가 VLL로 하강할때, FET Q4N은 턴오프되고 FET Q4P는 턴온된다. VE는 VHH로 상승한다. 인버터(36)가 VF를 VLL로 떨어뜨리기 위해 필요한 시간 동안, VH라인으로부터 정극성 전하는 FET Q4P 및 Q8N을 통하여 Q3N 게이트로 흐른다. VN이 증가하여 FET Q8P를 턴온시킨다. 비록 FET Q8N이 점차적으로 턴오프 될지라도, VH라인으로부터의 정극성 전하는 이제 FET Q4P 및 Q8P를 통하여 Q3N 게이트로 흐르게 되어 VN을 더 상승시킨다. 이것은 인버터가 VG를 VHH까지 올리기 위해 필요한 전체 시간동안 계속한다. Q34게이트의 충전중에 어떤 점에서, FET Q3N은 턴온된다.
인버터(38)가 마침내 전환하면, FET Q8P는 Q3N 게이트의 충전을 멈추도록 턴오프된다. 이때, FET Q5N은 턴온된다. 이것은 Q3N 게이트를 방전하기 위해 VL라인으로 가는 경로를 개방하여, FET Q3N을 턴오프시킨다. 인버터(36 및 38) 및 FET Q4N,Q9N,Q9P 및 Q5P는 VB가 나중에 VHH로 귀환할때 간단히 FET Q3P를 턴온시킬 수 있는 보상 방법과 유사한 방법으로 작동한다.
인버터(36 또는 38)의 전송 지연이 너무 적어서 Q3N 게이트 또는 Q3P 게이트를 충전시키는 충분한 시간이 없다면, 인버터(36 또는 38)와 직렬로 지연 소자가 배치될 수 있다. 지연 소자는 직렬로 한쌍의 인버터로 구성될 수 있다.
제6도의 실시예에서, VLL및 VHH는 양호하게 0볼트(접지)이며 5볼트이다. FET Q1N, Q1P, Q3N, Q3P, Q4N, Q4P, Q5N, Q5P, Q6N, Q7N, Q6P/Q7P, Q8N/Q9N 및 Q8P/Q9P는 각기 100, 270, 50, 100, 20, 50, 1, 5, 5, 10, 10 및 25 마이크론의 채널폭을 갖는다. 이들 FET 모두에 대한 채널 길이는 FET Q5N의 채널 길이가 5 마이크론인 것을 제외하고 양호하게 1 마이크론이다.
몇가지 상황에서, VA가 IC(20)를 능가하는 IC로부터 제공된 값은 VT에 대한 원하는 정지(VS)값을 성취하기 위해 VA에 따라 FET Q1N 및 Q1P를 구동하는데 적절하지 못할 수 있다. 그러한 경우는 FET Q1N 및 Q1P 중의 하나의 게이트로 유도하는 라인에다 비-반전 버퍼를 삽입함으로써 조절될 수 있다. 그 버퍼는, 예로, 직렬로 한쌍의 인버터로 구성될 수 있다. 그럼에도 불구하고, FET Q1N 및 Q1P의 게이트는 아직도 VA에 응답적이다. 그러한 배열은 동적 히스테리시스에 특히 어떠한 중대한 영향을 미치지 않는다.
본 발명이 특정 실시예를 참조하여 기술된 반면, 이 설명은 단순히 설명을 목적으로 한 것일 뿐이며 특허청구범위에 기재된 본 발명의 범주를 제한하는 것으로 추론되지는 않을 것이다. 예를들어, 접합 FET는 절연 게이트 FET 대신에 사용될 수 있었다. 소정의 증강-모드 FET는 공핍-모드 FET로 대체될 수 있다. 만일 동적 히스테리시스가 입력 V1가 상승할때만 요구되면, FET Q3N과 함께 사용되지 않은 회로(26)의 부품들(예로, 제6도의 FET Q5P,Q9N 및 Q9P) 및 FET Q3P는 생략될 수 있었다.
만일 V1가 떨어질때만 동적 히스테리시스가 요구된다면 그 반대를 적용한다.
더우기, 임계 VT는 그저 정규적인 관례때문에 낮은 공급전압 VL에 관하여 규정된다. VT는 설계나, 물리적 작동, 또는 본 발명의 효과를 변화시키지 않고도 높은 공급전압 VH에 따라서도 규정될 수 있다. 유일한 차이점은 VT와 관련한 극성이 작동상의 설명에서 반대로 되어야 한다는 것이다. 그리하여 첨부된 특허청구 범위로 규정된 바와같이 본 발명의 참 정신과 범주를 벗어남이 없이 이 기술에서 숙련된 자에 의해 다양한 변경, 변화 및 응용이 이루어질 수 있을 것이다.

Claims (11)

  1. 외부 공급전압 VLL및 VHH를 수신하기 위해 각 공급단자에 연결된 각 공급라인에서 제공된 각각의 낮은 공급전압 VL및 높은 공급전압 VH에 의해 활성화되고, 입력전압 VA에도 응답적인 장치이며, VS, VLL및 VHH에서 VT, VL및 VH에 따라서, VA가 VLL+VS이상으로 상승할때는 제1상태에서 제2상태로 그리고 VA가 VLL+VS이하로 하강할때는 제2상태에서 제1상태로 전환하도록 VA-VL이 임계전압 VT를 넘을때 상태를 변화하는 장치인 스위칭 장치를 구비하는 집적회로에 있어서, 상기 스위칭 장치는 VA가 VLL+VS이상으로 상승한 이후 동적 히스테리시스수단이 없을 경우에 아타나게 될 상기 값 이하로 VT를 일시적으로 감소시키는 작동과, VA가 VLL+VS이하로 하강한 이후 상기 수단이 없을 경우에 나타나게 될 상기 값 이상으로 VT를 일시적으로 증가시키는 작동중의 적어도 한가지 작동을 수행하는 동적 히스테리시스수단을 구비하는 것을 특징으로 하는 집적회로.
  2. 상기 스위칭 장치가 두 공급라인 사이에 접속된 제1 및 제2전류 전도 경로의 직렬 배열을 포함하며 상기 경로의 전류 전도성은 입력전압에 의해 제어가능하게 상호 반대인 제1항에 있어서, 상기 동적 히스테리시스수단은 적어도 하나의 부가적인 전류 전도 경로 및 그 전도성을 제어하기 위한 제어수단을 구비하며, 적어도 하나의 부가적인 경로가 상기 제1 및 제2경로중의 하나에 병렬로 배치되므로써, 부가적인 경로가 병렬로 배치된 그 경로 양단의 전압이 감소될때마다 상기 제어수단은 부가적인 경로를 일시적으로 전도되게 하는 것을 특징으로 하는 집적회로.
  3. 제2항에 있어서, 상기 제1 및 제2전류 전도 경로는 각기 상호 보상 전도성 형태이면서 각 제어단자에서 동일한 입력전압을 수신하는 제1 및 제2트랜지스터의 전도 채널을 구비하며, 적어도 하나의 부가적인 전류 전도 경로가 상기 트랜지스터와 동일한 전도성 형태를 가지는 다른 트랜지스터의 전도 채널을 구비하여 그 전도 채널이 상기 채널과 병렬로 배치되므로써, 상기 다른 트랜지스터가 상기 제어수단에 의해 발생된 제어전압을 그 제어단자에서 수신하게 되는 것을 특징으로 하는 집적회로.
  4. 제3항에 있어서, 상기 제어수단은 충전 경로를 통해 상기 다른 트랜지스터의 제어단자를 인버터 출력을 통해 충전하는 인버터 및 상기 다른 트랜지스터의 제어단자와 그와 관련된 공급라인 사이에 접속된 방전소자를 구비하며, 상기 인버터는 제1 및 제2전도 경로의 접합을 통해 제공되는 것을 특징으로 하는 집적회로.
  5. 제3항에 있어서, 상기 제어수단은 한편으로는 제1 및 제2트랜지스터의 제어단자와 또 한편으로는 다른 트랜지스터의 제어단자간의 충전 경로 및, 다른 트랜지스터의 제어단자와 그에 관련한 공급라인 사이에 접속된 방전 소자를 구비하는 것을 특징으로 하는 집적회로.
  6. 제4항 또는 5항에 있어서, 충전 경로는 상기 다른 트랜지스터의 제어단자에 결합하는 용량성 결합을 구비하며, 상기 방전 소자는 저항성 소자, 다이오드중의 하나인 것을 특징으로 하는 집적회로.
  7. 상기 트랜지스터가 전계효과 트랜지스터로 구성되는 제4항에 있어서, 상기 충전 경로는 상호 보상 전도성 형태로 구성되는 한쌍의 트랜지스터의 전도 채널의 병렬 배열을 구비하는 전송 게이트를 구비하며, 상기 방전 소자는 다른 트랜지스터의 제어단자와 그와 관련한 공급라인 사이에 접속된 전도 채널을 가지고 있는, 그 전도성 형태가 다른 트랜지스터와 동일한 제3트랜지스터를 구비하며, 상기 제3트랜지스터의 제어단자 및 그 제3트랜지스터와 반대한 전도성 형태의 전송 게이트에서 트랜지스터의 제어단자는 입력전압과 동일한 극성의 제1제어신호를 수신하며, 전송 게이트에서 상기 트랜지스터는 입력전압과 반대 극성의 제2제어신호를 그 제어단자에서 수신하는 것을 특징으로 하는 집적회로.
  8. 제7항에 있어서, 상기 제어수단은 상기 인버터에 덧붙여서 제1인버터, 제2 및 제3인버터를 구비하며, 상기 제2인버터는 제1 인버터에 의해 제공되고 또한 제3인버터를 제공하며, 상기 제1제어신호는 제3인버터의 출력단자에서 발생되며, 제2제어신호는 제2인버터의 출력단자에서 발생되는 것을 특징으로 하는 집적회로.
  9. 제4,5,6,7 또는 8항에 청구된 바와같은 집적회로에서 사용하기에 적합한 제어수단.
  10. 입력노드 및 출력노드간에 서로 병렬로 있는 전류 전도 채널을 가지며, 상호 보완적인 전도성 형태인 제1필드효과 트랜지스터 및 제2필드효과 트랜지스터를 구비하는 전자회로에 있어서, 입력노드가 제1지연회로 및 제2지연회로 각각을 통하여 제1트랜지스터의 제어전극 및 제2트랜지스터의 제어전극 각각에 연결되며, 제1 및 제2지연회로 각각은 입력노드상의 입력신호에 의해 제1제어신호 및 제2제어신호를 각각 발생시키고, 상기 제어신호들은 상호 보완적인 논리레벨로서, 제2제어신호는 제1제어신호에 따라 지연되며, 그에 의하여 연속하여 제어신호들이 입력신호에 따라 발생하게 되는 것을 특징으로 하는 전자회로.
  11. 제10항에 있어서, 제1지연회로가, 상기 입력신호에 의해 입력단자에 공급되어, 제1트랜지스터의 제어전극에 공급하는 제1인버터를 구비하며, 제2지연회로가, 상기 제1인버터에 의해 공급되어 제2트랜지스터의 제어전극에 공급하는 제2인버터를 구비하는 것을 특징으로 하는 전자회로.
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