KR100191880B1 - 거닝 트랜시버 논리의 출력 회로 - Google Patents

거닝 트랜시버 논리의 출력 회로 Download PDF

Info

Publication number
KR100191880B1
KR100191880B1 KR1019950033794A KR19950033794A KR100191880B1 KR 100191880 B1 KR100191880 B1 KR 100191880B1 KR 1019950033794 A KR1019950033794 A KR 1019950033794A KR 19950033794 A KR19950033794 A KR 19950033794A KR 100191880 B1 KR100191880 B1 KR 100191880B1
Authority
KR
South Korea
Prior art keywords
transistor
gate
circuit
output
conductivity type
Prior art date
Application number
KR1019950033794A
Other languages
English (en)
Other versions
KR960012723A (ko
Inventor
세이이치 와타라이
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960012723A publication Critical patent/KR960012723A/ko
Application granted granted Critical
Publication of KR100191880B1 publication Critical patent/KR100191880B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Networks Using Active Elements (AREA)

Abstract

패키지와 전송 경로상의 기생 능동 소자에 의해 발생한 링잉을 제지하는 GTL 회로에 있어서, GTL 회로가 게이트와 출력 전위를 구동시키는 개방 드레인 타입 NMOS 트랜지스터의 드레인 사이의 링잉을 제지하기 위해 서로 직렬로 연결된 두개의 NMOS 트랜지스터와 두 NMOS 트랜지스터를 통해 흐르는 전류를 주기적으로 제어하기 위해 직렬로 접속된 다수의 지연 회로를 구비하며 그로 인해 로드로서 출력 단자에 연결된 매우 큰 인덕티브 소자에 의해 발생된 링잉을 현저하게 줄이며 GTL 회로의 동작 속도를 빠르게 한다.

Description

거닝 트랜시버 논리의 출력 회로
제1도는 본 발명의 제1실시예의 출력 회로를 도시하는 회로도.
제2도는 본발명의 제2실시예의 출력 회로를 도시하는 회로도.
제3도는 종래 기술에 따른 출력 회로를 도시하는 회로도.
제4도는 종래 기술의 출력 회로의 특성과 비교하여 본 발명의 출력 회로의 링잉(ringing) 특성을 도시하는 동작선도.
제5a도 및 5b도는 출력이 로우 레벨에서 하이 레벨로 바뀔 때 종래 기술의 출력 회로의 특성과 비교하여 제1 및 제2 실시예의 출력 회로 링잉 지연 특성을 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : P-채널 MOS 트랜지스터
2, 3, 4, 5, 6 ,7, 10 : N-채널 MOS 트랜지스터
8 : 제1지연 소자 11 : 제2지연 소자
12 : 제3지연 소자 13 : NAND회로
14~22 : 기생 능동 소자
[본 발명의 배경]
본 발명은 반도체 집적 회로에 사용되는 출력 회로에 관한 것으로서, 특히 회로들을 상호 연결하는 전송 라인을 구동시키기 위해 각각의 반도체 집적 회로에 결합된 개방 드레인 타입의 출력 회로에 관한 것이다.
상기 출력 회로중 하나로서 거닝 트랜시버 논리(Gunning Transceiver Logic)출력 회로 (이후로는 GTL 출력 회로라 칭함)가 알려져 있다. 이 GTL 출력 회로는 미국 특허 제 5,023,488호에 개시되어 있으며 다수의 집적 회로 장치 사이의 통신 데이터에 이용된다. 이러한 장치는 전송 라인과 동일한 특성 임피던스를 가지는 저항 소자를 이용하므로써 1.2V에서 2V 까지의 범위의 전위로 차례로 단락되는 전송 라인을 통해 상호 연결된다. 각 장치의 GTL 출력 회로는 약 0.8V에서 1.4V 정도의 진폭을 가지는 논리 진폭으로 전송 라인을 구동시킨다.
제3도는 상기 GTL 출력 회로의 상세한 구성을 도시하는 회로도이다. 이 회로에서 P-채널 MOS 트랜지스터(이후에 PMOS 트랜지스터라 칭함)(1)와 N-채널 MOS 트랜지스터(이후에 NMOS 트랜지스터라 칭함)(2)는 전력 소스 라인 VDD 와 어스 또는 그라운드 라인 GND 사이에 직렬로 접속된다. 이러한 라인들은 반도체 접적 회로 칩상에서 형성된다. 트랜지스터(1,2)의 공통 접속 노드는 NMOS 트랜지스터(3)의 게이트에 접속된다. PMOS 와 NMOS 트랜지스터(1,2)의 게이트는 데이터 입력단자 VIN 에 공통으로 접속된다. NMOS 트랜지스터(3)의 드레인은 출력 단자 패드 VOUT 에 접속된다. 이 반도체 집적 회로가 패키지상에 장착되므로 인덕티브 소자(14,17,20), 저항 소자(15,18,21), 커패시티브 소자(16,19,22)(이후에 총칭하여 수동 소자라 칭함)들은 이 반도체 회로에서 기생적으로 존재한다. 특히, 인덕티브 소자(14)와 저항 소자(15)는 전원선 VDD 와 패키지 VDD 핀 사이에 기생하여 커패시티브 소자(16)는 인덕티브 소자(14)의 접속 노드와 저항 소자(15)와 패키지 GND 핀 사이에 기생적으로 접속된다. 인덕티브 소자(17)와 저항 소자(18)의 직렬 회로는 어스 라인 GND 와 패키지 GND 핀 사이에 기생하고 커패시턴스 소자(19)는 인덕티브 소자(17)와 저항 소자(18)와 패키지 GND 핀의 접속 노드 사이에서 기생 접속된다. 또한 인덕티브 소자(20)와 저항 소자(21)의 직렬 회로는 패키지 VOUT 핀과 출력 터미널 패드 VOUT 사이에서 기생하며 커패시티브 소자(22)는 인덕터브 소자(20)와 저항 소자(21)와 패키지 GND 핀의 접속 노드 사이에 기생 접속된다, 이들 수동 소자의 영향으로 변동하는 링잉이라 불려지는 전위가 출력 단자 패드 VOUT에서 유도되며 특히 그것은 출력 단자 VOUT 이 로우에서 하이 레벨로 변환할 때 현저하게 나타난다.
링잉을 제지하기 위해 출력 단자 VOUT 에서의 전위가 로우 레벨에서 하이 레벨로 변할 때 온 상태에서 오프 상태로의 NMOS 트랜지스터(3)의 스위칭 동작이 소정의 주기로 강제 지연된다. 앞서 말한 주기동안에 온 상태에서 오프 상태로의 NMOS 트랜지스터(3)의 스위칭 동작을 지연시키기 위해 온 상태에서 오프 상태로의 NMOS 트랜지스터(4,5)의 스위칭 동작은 적합하게 세트된 소정의 주기로 지연 회로(8)에 의해 강제 지연되며 따라서 NMOS 트랜지스터(3)의 임계 전압보다 더 높은 전위가 발생된다. 전위값이 NMOS 트랜지스터(4,5,5)를 통해 출력 단자 OUT 로부터 어스라인 GND 로 흐르는 전류와 NMOS 트랜지스터(4,5,2)의 온 저항에 의해 결정된다는 것을 주목하기 바란다. 따라서 NMOS 트랜지스터(3)는 지연 회로(8)에 의해 정해진 소정의 주기동안 조금씩 온 상태로 바뀌어 링잉이 제지될 수 있다.
그러나 몇몇 수동 소자가 바람직스럽지 못한 큰 값일때나 전송 라인 그 자체가 큰 전기적 특성치를 가질 때 출력 회로의 임계값의 양단간을 오르락 내리락하는 현저한 링잉이 발생한다. 그러나 링잉은 완전히 제지될 수 없다. 그 결과, 반도체 집적 회로 사이의 전송 속도가 늦어지는 문제점이 있다.
[본 발명의 요약]
본 발명의 목적은 링잉의 발생을 충분히 제지할 수 있는 출력 회로를 제공하는 것이다.
본 발명에 따른 출력 회로는 상기 기초적 구성에 부가하여 출력 임피던스 제어 회로를 구비하므로써 형성된다. 출력 임피던스 제어 회로는 데이터 신호의 논리 레벨의 변화에 응답하여 소정의 주기동안 출력 레지스터의 전도성이 유지되도록 직렬로 접속된 두 트랜지스터를 구비한다.
바람직한 실시예에 따르면 출력 임피던스 제어 회로는 출력 단자와 출력 NMOS 트랜지스터의 게이트 사이에 직렬로 접속된 제1 및 제2 NMOS 트랜지스터를 구비한나다. 제1 NMOS 트랜지스터의 게이트는 데이터 신호를 수신하고 제2 NMOS 트랜지스터의 게이트는 출력 트랜지스터의 게이트에서의 레벨을 수신하는 지연 회로의 출력 신호를 수신한다.
[바람직한 실시예의 상세한 설명]
본 발명의 상기 및 다른 목적 및 이점과 특징은 첨부된 도면과 함께 취해진 다음 설명으로부터 더욱 명백해진다.
제1도에 관하여는 본 발명의 제1실시예에 따른 GTL 출력 회로가 PMOS 와 NMOS 트랜지스터(1,2)를 구비하며 트랜지스터(1,2)의 게이트는 입력 단자 VIN 에 공통으로 접속된다. 이 단자 VIN 은 데이터 처리 회로(도시되지 않음)로부터 데이터 신호를 수신한다. PMOS 와 NMOS 트랜지스터(1,2)의 드레인은 출력 단자 VOUT에 공통으로 연결디고 NMOS 트랜지스터(4,6)의 소스는 전력 소스 라인 VDD 와 어스 또는 그라운드 라인 GND 에 각각 접속된다. 전력 소스 라인 VDD 와 어스 라인 GND 는 이 출력 회로를 통합하는 반도체 집적 회로 칩상에 제공된다. PMOS 와 NMOS 트랜지스터(1,2)의 드레인은 NMOS 트랜지스터(3)의 게이트에 공통으로 접속되고 NMOS 트랜지스터(3)의 드레인 및 소스는 출력 단자 VOUT 과 어스 라인 GND 에 각각 접속된다. NMOS 트랜지스터(4,6)의 소스는 NMOS 트랜지스터(5,7)의 드레인에 각각 접속된다. NMOS 트랜지스터(5,7)의 게이트는 입력 단자 VIN 에 공통으로 접속되고 그에 의한 소스는 NMOS 트랜지스터(3)의 게이트에 공통으로 접속된다. NMOS 트랜지스터(4)의 게이트는 트랜지스터(1,2)의 노드에 접속된 입력 단자를 가지는 제1지연 회로(8)의 입력 단자에 접속된다. NMOS 트랜지스터(6)의 게이트는 제2지연 회로(9) 출력 단자에 접속된다. 지연 회로(8)의 출력 단자 또한 제2지연 회로(9)의 출력 단자에 접속된다. 기생 능동 소자(14~22)가 종래의 출력 회로에서의 소자와 같음을 알 수 있고 따라서 그에 관한 설명은 생략한다. 출력 핀 PKG-VOUT은 전송 라인(도시되지 않음)에 접속된다.
동작에 있어서, 우선 입력 단자 VIN 의 데이터 신호가 로우 레벨에서 하이 레벨로 바뀐다고 가정한다. 로우 레벨은 그라운드 전위 GND 와 대략 동일한 전위를 뜻하며 하이 레벨은 전력 소스 전위 VDD 와 대략 동일한 전위를 뜻한다. 입력 신호가 로우 레벨에서 하이 레벨로 바뀔 때, PMOS 트랜지스터(1)는 온 상태에서 오프 상태로 바뀌고 반면에 NMOS 트랜지스터(2)는 오프 상태에서 온 상태로 바뀐다. 동시에 NMOS 트랜지스터(5,7)는 또한 오프 상태에서 온 상태로 바뀐다. PMOS 와 NMOS 트랜지스터(1,2)의 접속 노드의 전위 레벨이 하이 레벨에서 로우 레벨로 바뀌므로 NMOS 트랜지스터(3)는 온 상태에서 오프 상태로 바뀌는 경향이 있다. 그러나 이때에 지연 회로(8,9) 각각은 트랜지스터(4,6) 각각을 온 상태로 유지시킨다. 따라서 데이터 신호의 하이 레벨에 반응하는 트랜지스터(5,7)의 온 상태는 출력 단자 VOUT 와 트랜지스터(3)의 게이트 사이에서 각각 형성되는 두 전류 경로를 만든다. 결과적으로 트랜지스터(3)의 게이트의 전압은 트랜지스터(3)의 임계전압을 초과하는 레벨로 지속된다. 트랜지스터(3)는 그로써 온 상태로 유지된다.
지연 회로(8)는 그것이 임계 레벨보다 입력 전압이 더 낮아지는 시점으로부터 경과된 지연 시간 주기 후 지연 회로(8)의 출력을 로우 레벨로 바꾸며 지연 회로(9)는 지연 시간 주기가 지연 회로(9)에 의해 더 경과된 후 로우 레벨로 출력을 바꾼다. 트랜지스터(6)가 지연 회로(9)의 로우 레벨에 의해 오프될 때 트랜지스터(3)는 오프된다. 따라서 트랜지스터(3)는, 트랜지스터(4,6)중 적어도 하나는 온될 때, 더욱이 데이터 신호가 로우 레벨에서 하이 레벨로 바뀔 때 조차도 주기 동안온 상태로 지속된다.
트랜지스터(4,6)가 온으로 바뀌는 주기는 제1 및 제2지연 회로(8,9)의 지연 시간에 의해 각각 제어된다. 그러한 주기 동안 출력 단자 VOUT에서 어스 라인 GND 로 흐르는 두 전류 경로가 생긴다. 한 전류 경로는 NMOS 트랜지스터(4.5,2)를 통해 출력 단자 VOUT 으로부터 어스 라인 GND 로 전류가 흐른다. 다른 전류경로는 NMOS 트랜지스터(6,7,2)를 통해 출력 단자 VOUT 으로부터 어스 라인 GND 로 전류가 흐른다. 두 다른 전위는 NMOS 트랜지스터(3)의 게이트에 인가되며 그것은 제1 및 제2지연 회로(8,9)의 지연 시간의 경과에 따라 그들의 전위값을 바꾼다. NMOS 트랜지스터(3)의 게이트에 인가된 전위값은 NMOS 트랜지스터(4,5)의 온 저항과 NMOS 트랜지스터(6,7)의 이른바 온 저항에 의해 정해진다, 제1 및 제2지연 회로(8,9)의 지연 시간의 경과에 따라 변하는 이러한 두 전위가 NMOS 트랜지스터(3)의 임계 전압보다 더 높게 세트되기 때문에 출력 단자 VOUT에서 발생한 링잉은 특히 제1 및 제2지연 회로(8,9)의 지연 시간이 경과할 때마다 두 개의 시간으로 제한 될 수 있다. 링잉을 완전히 제지하기 위해서는 시간에 따라 변하는 NMOS 트랜지스터(3)의 게이트에 인가되는 전위 조절과 이 전위차를 유지하는 주기 위상차 조절이 필수적으로 요구된다. 우선 전위차는 NMOS 트랜지스터(2,3,5,6,7)의 게이트 폭을 조절하기 위해서 제어될 수 있다. 그리고 주기 위상차는 제1 및 제2지연 회로(8,9)의 지연 시간을 조절하기 위해서 제어될 수 있다.
제2도에서는 본 발명의 제 2실시예에 따른 GTL 출력 회로는 PMOS 와 NMOS 트랜지스터(1,2)를 구비하고 그 트랜지스터의 게이트는 입력 단자 VIN 에 공통으로 접속되며 PMOS 와 NMOS 트랜지스터(1,2)의 소스는 전력 소스 VDD 와 어스 또는 그라운드 라인 GND 에 각각 접속된다. PMOS 와 NMOS 트랜지스터(1,2)의 드레인은 NMOS 트랜지스터(3)의 게이트에 공통으로 접속되고 NMOS 트랜지스터(3)의 드레인은 출력 단자 VOUT 에 접속된다. NMOS 트랜지스터(10)의 드레인 또한 출력 단자 VOUT 에 접속된다. MNOS 트랜지스터(3,10)의 소스는 어스 라인에 GND 에 접속된다. NMOS 트랜지스터(4,6)의 소스는 NMOS 트랜지스터(5,7)의 드레인에 각각 접속된다. NMOS 트랜지스터(5,7)의 게이트는 입력 단자 VIN 에 공통으로 접속되고 NMOS 트랜지스터(5,7)의 소스는 NMOS 트랜지스터(3,10)의 게이트에 각각 접속된다. 또한 NMOS 트랜지스터(4)의 게이트는 제1지연 회로(8)의 출력 단자뿐만 아니라 제2지연 회로(11)의 입력 단자에 접속된다. NMOS 트랜지스터(6)의 게이트는 제3지연 회로(12)의 출력 단자에 접속된다. 제1지연 회로(8)의 입력 단자는 PMOS 와 NMOS 트랜지스터(1,2)의 드레인에 접속되고 제2지연 회로(11)의 입력 단자는 제1지연 회로(8)의 출력 단자에 접속된다. 제3지연 회로(12)의 입력 단자는 제2지연 회로(11)의 출력 단자에 접속된다.
제2 및 제3지연 회로(11,12)각각은 인버팅 지연 회로이며 그것은 제공된 신호를 인버트하여 인버트된 신호를 출력한다.
NMOS 트랜지스터(10)의 게이트는 두 입력 NAND 회로(13)의 출력 단자에 접속 된다. NAND 회로(13)의 제1입력 단자는 입력 단자 VIN 에 접속되고 제2입력 단자는 제2지연 회로(11)의 출력 단자와 제3지연 회로(12)의 입력 단자에 접속 된다. 위의 회로 소자 이외의 기생 소자는 종래의 출력 회로의 소자들과 동일하므로 그것에 관나한 설명은 생략한다.
본 발명의 제2실시예의 상술한 출력 회로의 동작은 다음과 같다. 첫째로 로우 레벨에서 하이 레벨로 바꾸는 입력 신호가 입력 단자 VIN 에 인가되며 로우 레벨은 어스 전위 GND 와 대략 동일한 전위를 의미하고 하이 레벨은 전력 소스 전위 VDD 와 대략 동일한 전위를 의미한다. 로우 레벨에서 하이 레벨로 입력 신호가 바뀔 때 PMOS 트랜지스터(1)는 온 상태에서 오프 상태로 바뀌고 반면에 NMOS 트랜지스터(2)는 오프 상태에서 온 상태로 바뀐다. 동시에 NMOS 트랜지스터(5) 또한 오프 상태에서 온 상태로 바뀐다. PMOS 와 NMOS 트랜지스터(1,2)의 드레인의 전위 레벨이 하이 레벨에서 로우 레벨로 바뀌기 때문에 NMOS 트랜지스터(3)는 온 상태에서 오프 상태로 바뀌기 쉽다. 그러나 PMOS 와 NMOS 트랜지스터(1,2) 드레인에서의 하이 레벨에서 로우 레벨로의 레벨 변화가 제1지연 회로(8)의 소정의 지연시간 경과 후 제1지연 회로(8)의 출력 단자에 나타난다. 따라서 제1지연 회로(8)의 출력 단자에서의 레벨 변화는 NMOS 트랜지스터(4)가 온 상태에서 오프 상태로 바뀌게 한다. NMOS 트랜지스터(4)가 온 상태를 유지하는 동안 NMOS 트랜지스터(3)의 게이트에 전위가 제공된다. 이 전위는 NMOS 트랜지스터(4,5,2)를 통해 출력 단자 VOUT에서 어스 라인 GND 로 흐르는 전류가 상기 트랜지스터의 온 저항으로 정해지는 레벨을 가진다. 따라서 NMOS 트랜지스터(3)는 약한 온 상태를 유지한다. NMOS 트랜지스터(4)는 제1지연 회로(B)의 지연 시간 경과 후 즉시 온 상태에서 오프 상태로 바뀐다. 그에 따라, 제2의 지연 회로(11)의 소정의 지연 시간 경과후 NAND 회로의 제2입력 단자의 전위가 로우 레벨에서 하이 레벨로 바뀐다. 따라서 NAND 회로(13)의 지연 시간 경과후 NAND 회로(13)의 출력은 레벨이 하이에서 로우로 바뀌고 NMOS 트랜지스터(10)는 온 상태에서 오프 상태로 바뀐다. 그러나 제3지연 회로(12)의 지연 시간 경과후 제2지연 회로(11)의 출력 단자에서의 로우 레벨로부터 하이 레벨로의 변화는 제3지연 회로(12)의 출력 단자에 나타난다. 그러므로 제2 및 제3지연 회로(11,12)의 총 지연 시간이 NMOS 트랜지스터(4)의 온 동작 시간을 경과했을 때 NMOS 트랜지스터(6)는 온 상태에서 오프 상태로 바뀐다.
NMOS 트랜지스터(6)의 온 상태의 시간 동안 NMOS 트랜지스터(10)의 게이트에 전위가 인가된 후로 NMOS 트랜지스터(10)는 약한 온 상태를 유지하며 그 전위에 레벨은 NMOS 트랜지스터(6,7)와 NAND 게이트의 온 저항에 의해 NMOS 트랜지스터(6,7)와 NAND 회로(13)를 통해 출력 단자 VOUT에서 어스 라인 GND를 흐르는 전류로 정해진다. 또한 NMOS 트랜지스터(6)는 제3지연 회로(12)의 소정의 지연 시간이 경과할 때 온 상태에서 오프 상태로 바뀐다. 동시에 NMOS 트랜지스터(10)는 온 상태에서 오프 상태로 바뀐다.
상술한 바와 같이 NMOS 트랜지스터(3,10)는 주기 위상차와 함께 온 상태에서 오프 상태로 바뀐다. 특히, NMOS 트랜지스터(10)는 지연 회로(11,12)의 총 지연시간 경과후 오프 상태로 바뀐다. 다시 말해 NMOS 트랜지스터(3,10)는 제2 및 제3지연 회로(11,12)의 총 지연니간에 의해 정해진 주기 위상차와 함께 오프된다. 그러므로 출력 단자 VOUT에서 발생한 링잉은 두 개의 다른 스테이지에서 제한 된다. 덧붙여서 NMOS 트랜지스터(3,10)가 NMOS 트랜지스터(4,6)의 온 상태의 시간동안 각각 약한 온 상태를 유지하므로 링잉은 또 다른 스테이지에서 제한될 수 있다.
제4도는 종래 기술의 출력 회로의 링잉 특성과 비교된 본 발명의 출력 회로의 링잉 특성을 도시하는 동작선도이다. 제4도에서 보여지는 바와 같이, 종래 기술의 출력 회로는 큰 오버슈트 OS 와 백스윙 BS를 발생시키며, 백스윙 BS 값은 NMOS 트랜지스터(3)의 임계값을 여러번 초과한다. 반대로 본 발명의 제1 및 제2실시예의 출력 회로는 링잉이 완전히 제한될 수 있음을 보여준다.
제5A 및 5B 도는 출력이 로우 레벨에서 하이 레벨로 바뀔 때 종래 기술의 출력 회로의 링잉 지연 특성과 비교된 제1 및 제2실시예의 출력회로 링잉의 지연 특성을 도시하는 그래프이다. 제5a 및 5b도에서 명확한 바와 같이 본 발명의 제1 및 제2실시예의 출력 회로에서 링잉을 크게 감소시키므로써 지연 특성 실행의 속도를 높일 수 있다.
상술한 바와 같이 본 발명의 출력 회로에 의해 반도체 집적 회로에 결합되는 능동 소자와 버스 라인에 의해 큰 전기적 특성을 가지며 발생하는 링잉을 완전히 제지하는 것이 가능하다. 따라서 버스 라인에 접속된 반도체 집적 회로의 입력 및 출력 단자 사이의 신호 전송 속도를 높일 수 있고 동시에 라운딩 없이 양질의 신호를 얻을 수 있다. 본원에 기재된 본 발명의 다양한 다른 실시예가 본 발명의 실행에 포함될 수 있다. 다음 특허청구범위는 본 발명의 범위를 규정하고 이러한 청구 범위내의 구조와 그것의 동일물이 청구범위에 의해 다루어진다.

Claims (6)

  1. 출력 회로에 있어서, 데이터 신호가 제공된 입력 단자(VIN)와, 상기 입력 단자에 연결된 게이트를 가지는 제1도전 타입의 제1트랜지스터(2)와, 상기 입력 단자에 연결된 게이트를 가지는 제2도전 타입의 제2트랜지스터(1)와, 상기 제1 및 제2트랜지스터의 접속 노드에 연결된 게이트를 가지는 제1도전 타입의 제3트랜지스터(3)와, 출력 단자와 상기 제3트랜지스터의 게이트 사이에 직렬로 연결된 제1도전 타입의 제 4(4) 및 제 5(5) 트랜지스터와, 상기 접속 노드와 상기 제4트랜지스터의 게이트 사이에 연결된 제1지연 회로(8)와, 상기 출력 단자에 연결되어 상기 데이터 신호가 바뀔 때 상기 출력 단자의 임피던스를 제어하는 출력 임피던스 제어 회로(9,6,7)(11,12,10,6,7)를 포함하며, 상기 제1(2) 및 제2(1) 트랜지스터는 제 1(VVD) 및 제2(GND) 전원선 사이에 직렬로 연결되고, 상기 제3트랜지스터(3)는 상기 출력 단자와 상기 제2전원선 사이에 연결되며, 상기 제5트랜지스터(5)는 상기 입력 단자에 연결된 게이트를 가지는 출력 회로.
  2. 제1항에 있어서, 상기 출력 임피던스 제어 회로는 상기 출력 단자와 상기 제3트랜지스터의 게이트 사이에 직력로 연결된 제1도전 타입의 제6(제1도에서의 6) 및 제7)제1도에서의 7)트랜지스터와, 상기 제1지연 회로와 상기 제6트랜지즈터의 게이트 상기에 연결된 제2지연 회로(9)를 포함하며, 사이 제7트랜지스트너는 상력 단자에 연결된 게이트를 가지는 출력 회로.
  3. 제1항에 있어서, 상기 출력 임피던스 제어 회로는 상기 출력 단자 및 상기 제2전원선 사이에 연결된 제1도전 타입의 제8트랜지스터(10)와, 상기 출력 단자 및 상기 제8트랜지스터의 게이트 사이에 직렬로 연결된 제1도전 타입의 제9(제2도에서의 6) 및 제10(제2도에서의 7)트랜지스터와, 상기 제1 지연 회로 및 상기 제9트랜지스터의 게이트 사이에 직렬로 연결된 제2(11) 및 제 3(12)인버팅 지연 회로와, 논리 회로를 포함하며, 상기 논리 회로는 상기 입력 단자에 연결된 제1입력 노드, 상기 제2지연 회로의 출력 단자에 연결된 제2입력 노드, 상기 제8트랜지스터의 게이트에 연결된 출력 노드를 가지며, 상기 제10트랜지스터는 상기 입력 단자에 연결된 게이트를 가지는 출력 회로.
  4. 제3항에 있어서, 상기 논리 회로는 NAND 게이트인 출력 회로.
  5. 출력 회로에 있어서, 제1(VDD) 및 제2(GND) 전력 라인 사이에 직렬로 연결된 제1도전 타입의 제1트랜지스터(2) 및 제2도전 타입의 제2트랜지스터(1)와, 데이터 신호에 응답하여 상보적인 방식으로 상기 제1 및 제2트랜지스터를 제어하는 수단과 출력단자(out)및 상기 제2전력 라인(GND) 사이에 연결되고 상기 제1 및 제2트랜지스터의 노드에 연결된 게이트를 가지는 제1도전 타입의 제3트랜지스터(3)와, 상기 출력 단자 및 상기 제3트랜지스터의 게이트 사이에 직렬로 연결된 제1도전 타입의 제4(4) 및 제5(5)트랜지스터와, 상기 출력 단자 및 상기 제 3트랜지스터의 게이트 사이에 직렬로 연결된 제1도전 타입의 제6(제1도에서의 6) 및 제7(제1도에서의 7)트랜지스터와, 상기 노드와 상기 제4트랜지스터의 게이트 사이에 연결된 제1지연 회로(8)와, 상기 제1지연 회로 및 제6트랜지스터의 게이트 사이에 연결된 제 2지연 회로(9)를 구비하며, 각각의 제 5(5) 및 제7(제1도에서의 7)트랜지스터는 상기 데이터 신호를 수신하도록 연결된 게이트를 가지는 출력 회로.
  6. 출력 회로에 있어서, 제1(VDD) 및 제2(GND) 전력 라인 사이에 직렬로 연결된 제1도전 타입의 제1트랜지스터(2) 및 제2도전 타입의 제2트랜지스터(1)와, 데이터 신호에 응답하여 상보적인 방식으로 상기 제1 및 제2트랜지스터를 제어하는 수단과, 출력단자(Vout) 및 상기 제2전력 라인(GND) 사이에 연결되고 상기 제1 및 제2트랜지스터의 노드에 연결된 게이트를 가지는 제3트랜지스터(3)와, 상기 출력 단자 및 상기 제3트랜지스터의 게이트 사이에 직렬로 연결된 제1도전 타입의 제4(4) 및 제5(5) 트랜지스터와, 상기 노드와 상기 제4트랜지스터의 게이트 사이에 연결된 제1지연 회로(8)와, 상기 출력 단자 및 상기 제1전력 라인 사이에 연결된 제1도전 타입의 제트랜지스터(10)와, 상기 출력 단자와 상기 제6트랜지스터의 게이트 사이에 직렬로 연결된 제1도전 타입의 제7(제2도에서의 6) 및 제8(제2도에서의7) 트랜지스터와, 상기 제1지연회로 및 상기 제7트랜지스터(제2도에서의 6)의 게이트 사이에 직렬로 연결된 제2(11) 및 제3(12)인버팅 지연회로와, 논리 게이트 회로를 구비하며,상기 제5트랜지스터(5)는 상기 데이터 신호를 수신하도록 연결된 게이트를 가지며, 상기 제8트랜지스터(제2도에서의 7)는 상기 데이터 신호를 수신하도록 연결된 게이트를 갖고, 상기 논리 게이트 회로는 상기 데이터 신호를 수신하는 제1 입력 노드와, 상기 제2 및 제3지연 회로의 접속점에 연결된 제2입력 노드와, 상기 제6트랜지스터의 게이트에 연결된 출력 노드를 갖는 출력 회로.
KR1019950033794A 1994-09-27 1995-09-27 거닝 트랜시버 논리의 출력 회로 KR100191880B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-231257 1994-09-27
JP6231257A JP2748865B2 (ja) 1994-09-27 1994-09-27 出力回路

Publications (2)

Publication Number Publication Date
KR960012723A KR960012723A (ko) 1996-04-20
KR100191880B1 true KR100191880B1 (ko) 1999-06-15

Family

ID=16920787

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950033794A KR100191880B1 (ko) 1994-09-27 1995-09-27 거닝 트랜시버 논리의 출력 회로

Country Status (5)

Country Link
US (1) US5563542A (ko)
EP (1) EP0704972B1 (ko)
JP (1) JP2748865B2 (ko)
KR (1) KR100191880B1 (ko)
DE (1) DE69504265T2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2783183B2 (ja) * 1995-03-09 1998-08-06 日本電気株式会社 出力回路
US5898688A (en) * 1996-05-24 1999-04-27 Cisco Technology, Inc. ATM switch with integrated system bus
JPH10200051A (ja) * 1997-01-14 1998-07-31 Canon Inc 半導体集積回路
US6670822B2 (en) 1998-08-11 2003-12-30 Fairchild Semiconductor Corporation Transceiver driver with programmable edge rate control independent of fabrication process, supply voltage, and temperature
US6184717B1 (en) 1998-12-09 2001-02-06 Nortel Networks Limited Digital signal transmitter and receiver using source based reference logic levels
US6218863B1 (en) 1999-04-12 2001-04-17 Intel Corporation Dual mode input/output interface circuit
JP2005086662A (ja) * 2003-09-10 2005-03-31 Seiko Epson Corp 半導体装置
CN110545047B (zh) * 2019-10-17 2024-07-30 无锡麟力科技有限公司 小功率片内整流桥电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0323712A (ja) * 1989-06-20 1991-01-31 Mitsubishi Electric Corp 半導体集積回路
JPH0323715A (ja) * 1989-06-20 1991-01-31 Mitsubishi Electric Corp 出力回路
JPH03232193A (ja) * 1990-02-06 1991-10-16 Mitsubishi Electric Corp 出力回路
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5148056A (en) * 1991-03-27 1992-09-15 Mos Electronics Corp. Output buffer circuit
US5408146A (en) * 1992-01-31 1995-04-18 Lsi Logic Corporation High performance backplane driver circuit
JP2894897B2 (ja) * 1992-07-06 1999-05-24 富士通株式会社 半導体集積回路
US5347169A (en) * 1992-09-08 1994-09-13 Preslar Donald R Inductive load dump circuit

Also Published As

Publication number Publication date
US5563542A (en) 1996-10-08
EP0704972B1 (en) 1998-08-26
EP0704972A3 (en) 1996-09-18
JPH0897676A (ja) 1996-04-12
JP2748865B2 (ja) 1998-05-13
DE69504265D1 (de) 1998-10-01
KR960012723A (ko) 1996-04-20
DE69504265T2 (de) 1999-04-22
EP0704972A2 (en) 1996-04-03

Similar Documents

Publication Publication Date Title
US6593795B2 (en) Level adjustment circuit and data output circuit thereof
US7295038B2 (en) Digital circuits having current mirrors and reduced leakage current
KR950008422B1 (ko) 집적회로 및 이 회로에 사용하기 적합한 제어수단
US20070024328A1 (en) Output driver with maintained slew rate
JPH04225275A (ja) Ｖｌｓｉ　ｃｍｏｓ回路を伝送路にインターフェイスするためのドライバ
JPH08250995A (ja) 出力回路
US4782252A (en) Output current control circuit for reducing ground bounce noise
US7656210B2 (en) Semiconductor integrated circuit
KR100191880B1 (ko) 거닝 트랜시버 논리의 출력 회로
US4963774A (en) Intermediate potential setting circuit
US6563351B2 (en) Semiconductor integrated circuit having output buffer
KR100300687B1 (ko) 반도체집적회로
US6833749B2 (en) System and method for obtaining hysteresis through body substrate control
JPH10154924A (ja) Ｃｍｏｓヒステリシス回路
US6489815B2 (en) Low-noise buffer circuit that suppresses current variation
JP3540401B2 (ja) レベルシフト回路
US20020180495A1 (en) CMOS output circuit
KR100298444B1 (ko) 입력 버퍼 회로
US6798267B1 (en) Buffer circuit with programmable switching thresholds
US6292037B1 (en) Output circuit of semiconductor integrated circuit
JP4031373B2 (ja) 小振幅出力バッファ
JPH0210763A (ja) 半導体集積回路
JPH11326398A (ja) 電圧検知回路
KR100365425B1 (ko) 정적 전류를 줄이고 고속 동작이 가능한 레퍼런스 신호 발생 회로
KR0179911B1 (ko) 반도체 메모리의 3상태 로직회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090123

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee