JP2894897B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＴＴ（center tappe
d termination）およびＧＴＬ（Gunning transceiver l
ogic）レベルの微小振幅信号を出力する出力回路を具備
する半導体集積回路に関する。一般に、ＴＴＬレベルの
入出力インターフェイスでは転送データの周波数が５０
ＭＨｚを越えるあたりから信号の反射やクロストークの
影響が大きくなり、リンギング等による波形歪みを生じ
て正常なデータ転送が困難になる。そこで、信号レベル
を１Ｖ以下に抑えた小振幅の入出力インターフェイス
（ＣＴＴ、ＧＴＬ）が注目されている。

【０００２】

【従来の技術】ＣＴＴおよびＧＴＬは、何れも電源電圧
より低い電圧に配線を終端し、この終端抵抗に流れる出
力回路の駆動電流によって抵抗両端に１Ｖ以下の信号振
幅を生じさせるものである。終端抵抗の値を配線の特性
インピーダンスに合わせることで信号の反射を防ぎ、高
速のデータ転送を可能にする。以下、ＣＴＴおよびＧＴ
Ｌレベルを適用する出力回路を具備する半導体集積回路
の従来例を説明する。 ［ＣＴＴ］図８はＣＴＴのトランシーバ回路の構成図で
ある。１は差動増幅器２およびインバータゲート３を含
む入力回路、４はインバータゲート５、６、ナンドゲー
ト７、ノアゲート８および２段のＣＭＯＳ出力部９、１
０を含む出力回路である。前段のＣＭＯＳ部９は高電位
側電源Ｖ_CCと低電位側電源Ｖ_SSとの間にＰチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）９ａ
とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳト
ランジスタ）９ｂをプッシュプル接続し、同様に、後段
のＣＭＯＳ部１０もＶ_CCとＶ_SSの間にＰＭＯＳトランジ
スタ１０ａとＮＭＯＳトランジスタ１０ｂをプッシュプ
ル接続している。なお、１１は配線１２と終端抵抗１３
の一端を接続する入出力端子、１４は終端抵抗１３の他
端とプルアップ電源Ｖ_TT（Ｖ_TT＝Ｖ_CC／２；Ｖ_CCを＋
３．３Ｖとすると＋１．６５Ｖ）を接続する基準電源端
子、１５は内部回路からの信号（便宜的に符号Ａで表
す）の入力端子、１６は内部回路への信号（便宜的に符
号Ｂで表す）の出力端子である。

【０００３】このような構成において、端子１６のレベ
ル（信号Ｂのレベル）は、差動増幅器２の反転入力
（−）と非反転入力（＋）の電位関係で決まる。すなわ
ち、反転入力（−）の電位がＶ_TT＝１．６５Ｖであるか
ら、非反転入力（＋）の電位が＋１．６５Ｖを越えると
きは信号ＢはＬレベル、＋１．６５Ｖ以下のときはＨレ
ベルとなる。

【０００４】今、信号ＢがＨレベルのときに、信号Ａが
Ｈレベルで入力すると、インバータゲート１、２、ナン
ドゲート３およびノアゲート４の出力が全てＬレベルと
なる。このため、２段のＣＭＯＳ部９、１０のＰＭＯＳ
トランジスタ９ａ、１０ａがオン状態、ＮＭＯＳトラン
ジスタ９ｂ、１０ｂがオフ状態となり、Ｖ_CC→ＰＭＯＳ
トランジスタ９ａ（１０ａ）→終端抵抗１３→Ｖ_TTの向
きに電流＋Ｉ_Lが流れる。したがって、差動増幅器２の
非反転入力（＋）の電位が反転入力（−）の電位よりも
Ｉ_L×Ｒ_L（Ｒ_Lは終端抵抗１３の値）だけ「高く」なっ
た時点（下記※参照）で信号ＢがＬレベルになる。

【０００５】信号ＡがＨレベルからＬレベルへ変化する
と、インバータゲート５、６、ナンドゲート７およびノ
アゲート８の出力がＨレベルとなり、上記とは逆に、２
段のＣＭＯＳ部９、１０のＰＭＯＳトランジスタ９ａ、
１０ａがオフ状態、ＮＭＯＳトランジスタ９ｂ、１０ｂ
がオン状態となって、Ｖ_TT→ＮＭＯＳトランジスタ９ｂ
（１０ｂ）→Ｖ_SSの向きに電流−Ｉ_L が流れる。したが
って、差動増幅器２の非反転入力（＋）の電位が反転入
力（−）の電位よりもＩ_L×Ｒ_L（Ｒ_Lは終端抵抗１３の
値）だけ「低く」なった時点（下記※参照）で信号Ｂが
Ｈレベルに反転する。

【０００６】※図９に示すように、出力端子１１の電位
は、配線１２等の容量で決まる時定数カーブに従って比
較的ゆっくりと変化するため、信号Ｂは、信号Ａのレベ
ルが遷移してから上記時定数に応じた時間の経過後でな
ければ変化しない。したがって、信号ＡのＨ→Ｌ遷移時
においては、信号ＢがＨレベルに変化するまでの間、２
個のＮＭＯＳトランジスタ９ｂ、１０ｂを通して（言い
替えれば低抵抗で）電流−Ｉ_L が流れ、その後、信号Ｂ
がＨレベルになると１個のＮＭＯＳトランジスタ１０ｂ
を通して（言い替えれば高抵抗で）電流−Ｉ_L が流れ
る。また、信号ＡのＬ→Ｈ遷移時においては、信号Ｂが
Ｌレベルに変化するまでの間、２個のＰＭＯＳトランジ
スタ９ａ、１０ａを通して（言い替えれば低抵抗で）電
流＋Ｉ_L が流れ、その後、信号ＢがＬレベルになると１
個のＰＭＯＳトランジスタ９ｂを通して（言い替えれば
高抵抗で）電流＋Ｉ_L が流れる。すなわち、出力遷移期
間の前半部では大きな駆動電流を、また後半部では小さ
な駆動電流を流すことができ、出力端子１１を介して流
出入する負荷電流に緩急の差をつけてリンギングやオー
バシュート等の発生を抑制することができる。

【０００７】図１０は、図８の構成にトライステートコ
ントロール回路を付加したものである。すなわち、トラ
イステートコントロール回路は、正論理のトライステー
トコントロール信号ＴＳＣが加えられる制御端子２０
と、信号Ａと信号ＴＳＣの何れか一方がＨレベルのとき
に出力をＬレベルとするノアゲート２１と、信号ＴＳＣ
を反転出力するインバータゲート２２と、インバータゲ
ート２２の出力と信号Ａが共にＨレベルのときに出力を
Ｌレベルとするナンドゲート２３とを含み、信号ＴＳＣ
がＬレベルのときは、信号Ａのレベルに応じ、ＰＭＯＳ
トランジスタ９ａとＮＭＯＳトランジスタ９ｂおよびＰ
ＭＯＳトランジスタ１０ａとＮＭＯＳトランジスタ１０
ｂをプッシュプル動作させる一方、信号ＴＳＣがＨレベ
ルのときは、ＰＭＯＳトランジスタ９ａ、１０ａのゲー
トにＨレベル、ＮＭＯＳトランジスタ９ｂ、１０ｂのゲ
ートにＬレベルを与え、これらのトランジスタのオン動
作を禁止して出力端子１１をオープン状態とすることが
できるものである。すなわち、図１０の構成によれば、
出力端子１１は、Ｈレベル、Ｌレベルまたはオープンの
３値（トライステート）をとり得る。

【０００８】なお、図１０において、前段のＣＭＯＳ部
９につながる２つの回路２４、２５はそれぞれ図８のナ
ンドゲート７とノアゲート８に対応するものであるが、
１度の入力受け付けから所定の期間再入力の受け付けを
禁止することにより雑音耐性を向上したいわゆるデグリ
ッチャ回路である。また、差動増幅器２６（詳細構成は
実施例と同じため後述する）とインバータゲート３の間
のアンドゲート２７は、イネーブル信号ＥＮＢがＨレベ
ルのときだけに、差動増幅器２６の出力を許容するスタ
ンバイ時の入力カット用である。 ［ＧＴＬ］ 図１１はＧＴＬの出力回路の構成図である。この回路
は、出力端子３０に配線３１を接続すると共に、終端抵
抗３２を介して所定電位Ｖ_TL（Ｖ_TLは＋１．２Ｖに決め
られている。）にプルアップし、さらに、出力端子３０
とＶ_SSの間に接続したＮＭＯＳトランジスタ３３のゲー
トをプッシュプル構成の出力段（ＰＭＯＳトランジスタ
３４とＮＭＯＳトランジスタ３５からなる）に接続して
構成する。なお、２個のＮＭＯＳトランジスタ３６、３
７は、入力信号ＣがＬレベルからＨレベルに遷移すると
き、すなわち出力端子３０がＨレベルからＬレベルへ遷
移するとき、インバータゲート３８の段数（図では２
段）で決まる時間（ｔα）だけＮＭＯＳトランジスタ３
３に並列挿入される抵抗要素である。時間ｔαが経過す
るまでは、ＮＭＯＳトランジスタ３３と２個のＮＭＯＳ
トランジスタ３６、３７の並列回路を通して低抵抗で負
荷電流を流す一方、時間ｔαの経過後は、ＮＭＯＳトラ
ンジスタ３３のみを通して高抵抗で負荷電流を流すこと
により、高速駆動を達成しつつ、スナップオフに伴うリ
ンギング等のノイズ発生を防止する。

【０００９】

【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路にあっては、ＣＴＴまたはＧＴＬ
のどちらか一方にしか使用できないため、ＣＴＴ用とＧ
ＴＬ用の２種類の出力回路を具備する半導体集積回路を
製作しなければならず、半導体チップの価格を押し上げ
ると共に、在庫点数の増大に伴って管理コストがアップ
するといった問題点がある。また、ユーザー側から見た
場合には、伝送線路の規格ごとに異なるチップを使わな
ければならないから、インターフェイス設計が面倒にな
るといった問題点がある。

【００１０】因みに、ＣＴＴの出力回路（図８参照）で
は、終端抵抗１３を取り外すことによってＴＴＬレベル
としても使用できるが、ＧＴＬとのコンパチビリティは
ない。これは、ＧＴＬが本質的にオープンドレイン構成
を必要とするからで、ＣＴＴは発展型でもスリーステー
トであり、この条件を満足する構成となっていないから
である。 ［目的］そこで、本発明は、回路構成を工夫することに
より、ＣＴＴ、ＴＴＬおよびＧＴＬの何れにも使用でき
るコンパチビリティに優れた出力回路を具備する半導体
集積回路の提供を目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、高電位側電
源と低電位側電源との間に直列接続された第１のＰＭＯ
Ｓトランジスタおよび第１のＮＭＯＳトランジスタと、
前記両トランジスタの接続点から引き出された出力端子
と、動作モード指定信号に応答して、第１の動作モード
では、出力信号の論理レベルに従って前記第１のＰＭＯ
Ｓトランジスタ又は前記第１のＮＭＯＳトランジスタの
一方をオンし、第２の動作モードでは、前記出力信号の
論理レベルによらず前記第１のＰＭＯＳトランジスタを
カットオフする出力制御回路を具備することを特徴とす
る。

【００１２】

【作用】本発明では、動作モード指定信号を第１の動作
モードにした状態で、出力端子を高電位側電源と低電位
側電源の中間電位（冒頭のＶ_TT）にプルアップすると、
ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを通
してプルアップ抵抗に電流が流れ、出力端子にＣＴＴレ
ベルの電位が現れる。

【００１３】また、動作モード指定信号を第２の動作モ
ードにすると、ＰＭＯＳトランジスタがカットオフとな
ってオープンドレイン構成が実現され、出力端子を所定
電位（＋１．２Ｖ）にプルアップすることにより、出力
端子にＧＴＬレベルの電位が現れる。さらに、制御信号
をノンアクティブにした状態で、プルアップ抵抗を取り
外すと、出力端子にＴＴＬレベルの電位が現れる。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図７は本発明に係る半導体集積回路の一実
施例を示す図である。まず、構成を説明する。図２にお
いて、入力端子４０に加えられた内部回路からの信号
（便宜的に符号Ａで表す）は、インバータゲート４１で
反転された後、ノアゲート４２とナンドゲート４３の一
方入力に与えられる。ノアゲート４２の他方入力には、
制御端子４４を介してトライステートコントロール信号
ＴＳＣ（ローレベルのときに出力ハイインピーダンスを
指定する信号）が与えられており、また、ナンドゲート
４３の他方入力には、インバータゲート４５で反転され
た同信号ＴＳＣが与えられている。従って、ノアゲート
４２からは、信号Ａがローレベル、または、信号ＴＳＣ
がハイレベルのときにローレベルとなる信号Ｓ₄₂が出力
され、アンドゲート４３からは、信号Ａと信号ＴＳＣが
共にローレベルのときにローレベルとなる信号Ｓ₄₃が出
力される。

【００１５】信号Ｓ₄₂はナンドゲート４６の一方入力と
３入力ナンドゲート４７の一つの入力に与えられてい
る。これらのナンドゲート４６、４７には、さらに、制
御端子４８を介して動作モード指定信号ＧＴＬ（ローレ
ベルでＧＴＬ指定／ハイレベルでＣＴＴ指定）が与えら
れ、３入力ナンドゲート４７の残りの一入力には、差動
増幅器４９、ノアゲート５０およびインバータゲート５
１を含む入力回路５２からの信号（内部回路への信号
Ｂ）が与えられている。また、信号Ｓ₄₃は、ノアゲート
５３の一方入力に与えられると共に、インバータゲート
５４に与えられ、ノアゲート５３の他方入力には、入力
回路５２からの信号Ｂが与えられている。従って、これ
らのナンドゲート４６、４７、ノアゲート５３およびイ
ンバータゲート５４からは、信号Ｓ₄₂、Ｓ₄₃（信号Ａと
信号ＴＳＣの状態で決まる）、信号ＧＴＬおよび信号Ｂ
の状態に応じた各信号Ｓ₄₆、Ｓ₄₇、Ｓ₅₃、Ｓ₅₄が出力さ
れ、これらの信号Ｓ₄₆、Ｓ₄₇、Ｓ₅₃、Ｓ₅₄は、高電位側
電源Ｖ_CC（＋３．３Ｖ）と低電位側電源（０Ｖ）との間
にプッシュプル接続された第２のＰＭＯＳトランジスタ
を構成するＰＭＯＳトランジスタ５５と第２のＮＭＯＳ
トランジスタを構成するＮＭＯＳトランジスタ５６、お
よび、第１のＰＭＯＳトランジスタを構成するＰＭＯＳ
トランジスタ５７と第１のＮＯＭＳトランジスタを構成
するＮＯＭＳトランジスタ５８の各ゲートにそれぞれ与
えられる。

【００１６】ＰＭＯＳトランジスタ５７とＮＭＯＳトラ
ンジスタ５８は、信号ＧＴＬがハイレベル（第１の動作
モード；以下ＣＴＴ指定と記す）、信号ＴＳＣがローレ
ベルであれば、信号Ａの論理レベルに従ってＰＭＯＳト
ランジスタ５７又はＮＭＯＳトランジスタ５８の一方が
オンになる。但し、信号ＴＳＣがハイレベル（出力ハイ
インピーダンス指定）のときには両方共にオフ固定、あ
るいは、信号ＧＴＬがローレベル（第２の動作モード；
以下ＧＴＬ指定と記す）のときにはＰＭＯＳトランジス
タ５７だけがオフ固定となる。

【００１７】同様に、ＰＭＯＳトランジスタ５５とＮＭ
ＯＳトランジスタ５６は、信号ＧＴＬがハイレベル（Ｃ
ＴＴ指定）、信号ＴＳＣがローレベル、且つ、信号Ｂが
ハイレベルであれば、信号Ａの論理レベルに従ってＰＭ
ＯＳトランジスタ５５又はＮＭＯＳトランジスタ５６の
一方がオンになり、信号ＴＳＣがハイレベル（出力ハイ
インピーダンス指定）のときには両方共にオフ固定、あ
るいは、信号ＧＴＬがローレベル（ＧＴＬ指定）のとき
にはＰＭＯＳトランジスタ５５だけがオフ固定となる。

【００１８】従って、インバータゲート４１、４５、５
４、ノアゲート４２、５３およびナンドゲート４３、４
６、４７は一体として、出力制御回路を構成する。

【００１９】ここで、信号Ｓ₅₄を出力するインバータゲ
ート５４の低電位側電源Ｖ_SSの経路上に電流抑制抵抗５
９が挿入されており、この抵抗５９の両端には信号ＧＴ
Ｌがハイレベル（ＣＴＴ指定）のときにオンとなるＮＭ
ＯＳトランジスタ６０が接続されている。ＣＴＴ指定の
ときにはＮＭＯＳトランジスタ６０のオン抵抗を介して
Ｖ_SSが供給されるが、ＧＴＬ指定のときには抵抗５９を
介してＶ_SSが供給されるため、ＧＴＬ指定のときの信号
Ｓ₅₄の立ち下がり、すなわちＮＭＯＳトランジスタ５８
のゲート電位の立ち下がりスピードが遅くなる。

【００２０】上記のＰＭＯＳトランジスタ５５、ＮＭＯ
Ｓトランジスタ５６、ＰＭＯＳトランジスタ５７および
ＮＭＯＳトランジスタ５８の各ドレインは、差動増幅器
４９の非反転入力（＋）および出力端子６１に接続され
ている。出力端子６１には、配線６２と終端抵抗６３の
一端が接続され、この終端抵抗６３の他端に接続された
所定電位の電源（Ｖ_TT＝＋１．６５ＶまたはＶ_TL＝＋
１．２Ｖ）が基準端子６４を介して差動増幅器４６の反
転入力（−）に与えられている。

【００２１】差動増幅器４９は、ＰＭＯＳトランジスタ
５５、ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジス
タ５７およびＮＭＯＳトランジスタ５８のドレイン電
位、すなわち出力端子６１の電位（以下、Ｖ _O ）と、基
準端子６４の電位（以下、Ｖ_REF）とを比較し、Ｖ _O ＞Ｖ
_REFのときにハイレベルとなる信号を出力するものであ
り、出力端子６１の論理状態の確定を検出する手段であ
る。差動増幅器４９の出力はノアゲート５０で反転さ
れ、論理検出信号としての信号Ｂになるが、この信号Ｂ
はインバータゲート５１の出力がハイレベルのとき、す
なわち信号ＧＴＬがローレベル（ＧＴＬ指定）のとき
は、出力端子６１の論理に拘らずローレベル固定とな
る。

【００２２】次に、動作を説明する。図３（ａ）は、信
号ＧＴＬがハイレベルすなわちＣＴＴ指定のときのタイ
ムチャート、図３（ｂ）は、信号ＧＴＬがローレベルす
なわちＧＴＬ指定のときのタイムチャートである。 ［ＣＴＴ動作］ 図３（ａ）において、信号Ａがハイレベルからローレベ
ルへ遷移すると、信号Ｓ₄₆、信号Ｓ₅₄および信号Ｓ₅₃が
ハイレベルに変化し、ＮＭＯＳトランジスタ５８とＮＭ
ＯＳトランジスタ５６がオンになる。このため、出力端
子６１とＶ_SSの間がＮＭＯＳトランジスタ５８およびＮ
ＭＯＳトランジスタ５６を介して低抵抗で接続され、出
力端子６１の電位がＶ_SSに向かって立ち下がり始める。
この立ち下がりは、配線６２の大きな容量の放電速度に
合わせて進む。時間が経過して出力端子６１の電位が基
準電位Ｖ_REF（ＣＴＴ動作のときはＶ_REF＝Ｖ_TT）を下回
ると、信号Ｂがハイレベルに変化し、これに応答して信
号Ｓ₅₃がローレベルになり、ＮＭＯＳトランジスタ５６
がオフする。従って、出力端子６１の電位がＶ_TTよりも
低い領域では、ＮＭＯＳトランジスタ５８だけで出力端
子６１を駆動することになり、駆動能力を抑えて立ち下
がり波形のオーバシュートを回避できる。

【００２３】他方、信号Ａがローレベルからハイレベル
へ遷移すると、信号Ｓ₄₆、信号Ｓ₅₄および信号Ｓ₅₃がロ
ーレベルに変化し、ＰＭＯＳトランジスタ５５とＰＭＯ
Ｓトランジスタ５７がオンになる。このため、出力端子
６１とＶ_CCの間がＰＭＯＳトランジスタ５５およびＰＭ
ＯＳトランジスタ５７を介して低抵抗で接続され、出力
端子６１の電位がＶ_CCに向かって立上り始める。出力端
子６１の電位が基準電位Ｖ_TTを上回ると、信号Ｂがロー
レベルに変化し、これに応答して信号Ｓ₄₇がハイレベル
になり、ＰＭＯＳトランジスタ５５がオフする。従っ
て、出力端子６１の電位がＶ_TTよりも高い領域では、Ｐ
ＭＯＳトランジスタ５７だけで出力端子６１を駆動する
ことになり、駆動能力を抑えて立上り波形のオーバシュ
ートを回避できる。 ［ＧＴＬ動作］図３（ｂ）において、信号Ａがハイレベ
ルからローレベルへ遷移すると、信号Ｓ₅₄とＳ₅₃がハイ
レベルに変化し、ＮＭＯＳトランジスタ５８とＮＭＯＳ
トランジスタ５６がオンになる。このため、出力端子６
１とＶ_SSの間がＮＭＯＳトランジスタ５８およびＮＭＯ
Ｓトランジスタ５６を介して低抵抗で接続され、出力端
子６１の電位がＶ_SSに向かって立ち下がり、所定時間後
にローレベルに安定する。なお、このＧＴＬ動作では、
信号Ｂはロー固定である。

【００２４】他方、信号Ａがローレベルからハイレベル
へ遷移すると、信号Ｓ₅₃が直ちにローレベルに変化する
のに対し、信号Ｓ₅₄は電流抑制抵抗５９の働きによりゆ
っくりと減少変化する。このため、ＮＭＯＳトランジス
タ５６とＮＭＯＳトランジスタ５８のオフタイミングに
差を付けることができ、急激なスナップオフを回避し
て、瞬間的な電流遮断を防止できる。この結果、配線６
２や電源系の寄生インダクタンス成分に誘起する逆起電
力を抑制して有害なノイズの発生を防ぐことができる。

【００２５】以上述べたように、本実施例によれば、信
号ＧＴＬのレベルを切り替えるだけで、同一のトランシ
ーバ回路をＣＴＴレベルとＧＴＬレベルの双方で使用す
ることができ、あるいは、ＣＴＴ動作のままで終端抵抗
を取り外せば、ＴＴＬレベルでも使用できる。従って、
３つの方式に対して互換性を有するトランシーバ回路を
提供でき、半導体チップの価格低下と共に、在庫点数の
削減に伴う管理コストの低下を図ることができる。ま
た、伝送線路の規格が異なっても同一のチップを使用で
きるので、インターフェイス設計の容易化を図ることが
できる。

【００２６】例えば、図４に示すようなテスト装置（メ
モリーテスタあるいはＬＳＩテスタ）への適用は好まし
い。こうしたテスト装置では、ＤＵＴ（Device Under T
est）との間のインターフェイス方式に応じて入出力ド
ライバー（トランシーバ回路）を取り替える必要がある
からで、本実施例を適用すれば、１つの入出力ドライバ
ーで少なくともＴＴＬ、ＣＴＴおよびＧＴＬの３方式に
兼用できるからである。

【００２７】ここで、ＧＴＬの出力ローレベルは＋０．
４Ｖ、ＣＴＴの出力ローレベルは＋１．２５Ｖである。
この違いは、ローレベルドライブ用のトランジスタ（Ｎ
ＭＯＳトランジスタ５６およびＮＭＯＳトランジスタ５
８）の駆動力がＣＴＴとＧＴＬで等しくないことを意味
している。すなわち、ＧＴＬに最適な駆動力はＣＴＴで
は大きすぎることになる。例えば、ＧＴＬ方式のローレ
ベルを出力する時のトランジスタの内部抵抗をＸとする
と、終端電圧（＋１．２Ｖ）から＋０．４Ｖを作るに
は、次式より、 ０．４Ｖ／１．２Ｖ＝Ｘ／（Ｘ＋２５Ω）…… 但し、２５Ωは、配線６２両端の終端抵抗６３（５０
Ω）の並列合成抵抗値である。 Ｘ＝１２．５Ωを得るが、ＣＴＴ方式の時は、終端電圧
が＋１．６５Ｖであるから、終端抵抗２５Ωに対して＋
１．２５Ｖを発生するには、トランジスタの内部抵抗を
Ｙとすると、次式より、 １．２５Ｖ／１．６５Ｖ＝Ｙ／（Ｙ＋２５Ω）…… Ｙ＝７８．１２５Ωが得られる。従って、仮に駆動トラ
ンジスタの内部抵抗を１２．５Ωとすると、ＣＴＴ方式
の場合には論理振幅が大きくなりすぎ、却って動作速度
を低下させてしまう結果になる。

【００２８】これを回避するには、ローレベル駆動用の
トランジスタを２個（実施例ではＮＭＯＳトランジスタ
５６とＮＭＯＳトランジスタ５８）にすると共に、これ
ら２個のトランジスタの合成内部抵抗を１２．５Ωと
し、且つ、そのうちの１個のトランジスタ（実施例では
ＮＭＯＳトランジスタ５８）の内部抵抗を７８．１２５
Ωにすればよい。残りの１個のトランジスタ（実施例で
はＮＭＯＳトランジスタ５６）の内部抵抗は、単純計算
で１４．８８Ωになる。ＧＴＬ方式のときは２個のトラ
ンジスタで駆動するが、ＣＴＴ方式のときには２個のト
ランジスタを用いて短時間だけ駆動した後、内部抵抗が
７８．１２５Ωのトランジスタ単独で駆動すればよい。

【００２９】図５は、図２の好ましい具体例であり、図
２のナンドゲート４７とノアゲート５３をデグリチャー
回路で構成するようにした例である。デグリチャー回路
７０、８０は、ＰＭＯＳトランジスタ５５とＮＭＯＳト
ランジスタ５６に対する入力許容時間を決めるためのデ
ィレイ部７１、８１と、フリップフロップ７２、８２と
を含み、一旦、ＰＭＯＳトランジスタ５５とＮＭＯＳト
ランジスタ５６に対する入力を許容すると、ディレイ部
７１、８１によって設定される時間が経過するまでは、
次の入力を受け付けないようにするものである。これに
より、ノイズ等によるＰＭＯＳトランジスタ５５とＮＭ
ＯＳトランジスタ５６の不本意な反転を確実に防止で
き、回路動作を安定させることができる。なお、この例
では差動増幅器９０を、２個のＮＭＯＳトランジスタ９
１、９２からなる差動対と、ＮＭＯＳトランジスタ９３
からなる定電流トランジスタと、４個のＰＭＯＳトラン
ジスタ９４〜９７からなる負荷トランジスタとで構成
し、且つ、負荷トランジスタの２個をカレントミラー構
成としているが、図６に示すように、２個のＰＭＯＳト
ランジスタ１０１、１０２からなる差動対と、ＰＭＯＳ
トランジスタ１０３からなる定電流トランジスタと、４
個のＮＭＯＳトランジスタ１０４〜１０７からなる負荷
トランジスタとで構成し、且つ、負荷トランジスタの２
個をカレントミラー構成として差動増幅器１００を構成
してもよい。図６のように構成すると、基準電圧Ｖ_REF
のレベルが低いときでも、差動対のゲート−ソース間に
十分な電圧が加わって大きな利得を得ることができるの
で、特にＧＴＬ方式の場合に好都合である。

【００３０】なお、図５および図６において、ナンドゲ
ート１１０と信号ＥＮＢは、スタンバイ状態やスリープ
状態のときに、信号Ｂを遮断してチップ内部で余計な電
力消費を生じさせないようにするためのものである。す
なわち、信号ＥＮＢは、通常はハイレベルであるが、こ
れをローレベルにすることによって、ナンドゲート１１
０の出力がハイレベルとなり、インバータゲート１１１
の出力（チップ内部への信号Ｂとなる）をローレベル固
定とすることができる。

【００３１】また、図７に示すように、基準電位Ｖ_REF
とＶ_TL（＋１．２Ｖ）に相当する電位とをオペアンプＯ
Ｐで比較すれば、信号ＧＴＬを自動生成することができ
る。すなわち、オペアンプＯＰの非反転入力（＋）にＶ
_REF を与え、反転入力（−）に＋１．２Ｖを与える。こ
うすると、Ｖ_REF ＞＋１．２Ｖのとき、言い替えればＶ
_REF が＋１．６５Ｖのとき（ＣＴＴ方式）には、オペア
ンプＯＰからハイレベルが出力され、あるいは、Ｖ_REF
≦＋１．２Ｖのとき（ＧＴＬ方式）には、オペアンプＯ
Ｐからローレベルが出力されるから、この出力をそのま
ま信号ＧＴＬとして使用すればよい。インターフェイス
方式に応じて回路動作を自動的に切り替えることがで
き、使い勝手を向上することができる。なお、図ではオ
ペアンプＯＰおよびその附帯回路をトランシーバ回路の
外部に出しているが、内部に含めてもよいことは勿論で
ある。

【００３２】かかる自動生成方式以外の信号ＧＴＬの論
理制御としては、例えば、制御端子４８をチップ外部に
引き出してその引出し端子にハイレベルまたはローレベ
ルを与えるようにしてもよく、または、ボンディングオ
プション方式を採用してもよい。あるいは、チップ内に
ヒューズやＰＲＯＭ（プログラマブルＲＯＭ素子）を内
蔵して適宜にプログラミングしてもよいし、または、基
準電位を含む電源の投入順序をインターフェイス方式ご
とに決めておき、実際の投入順序をチップ内部で検出し
てレジスタ等に格納してもよい。

【００３３】

【発明の効果】本発明によれば、回路構成を工夫したの
で、ＣＴＴ、ＴＴＬおよびＧＴＬの何れにも使用できる
コンパチビリティに優れた出力回路を具備する半導体集
積回路を提供できる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】一実施例の構成図である。

【図３】一実施例のタイムチャートである。

【図４】一実施例を適用したテスト装置の概念図であ
る。

【図５】一実施例の具体的な構成図である。

【図６】一実施例の他の具体的な構成図である。

【図７】一実施例の信号ＧＴＬの自動生成回路を含む構
成図である。

【図８】ＣＴＴ方式の従来構成図である。

【図９】図８のタイムチャートである。

【図１０】トライステートＣＴＴ方式の従来構成図であ
る。

【図１１】ＧＴＬ方式の従来構成図である。

【符号の説明】

Ｖ_CC：高電位側電源 Ｖ_SS：低電位側電源 ５５、５７：ＰＭＯＳトランジスタ ５６、５８：ＮＭＯＳトランジスタ ６１：出力端子 ＧＴＬ：信号（レベル指定信号）

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】高電位側電源と低電位側電源との間に直列
   接続された第１のＰＭＯＳトランジスタおよび第１のＮ
   ＭＯＳトランジスタと、 前記両トランジスタの接続点から引き出された出力端子
   と、 動作モード指定信号に応答して、第１の動作モードで
   は、出力信号の論理レベルに従って前記第１のＰＭＯＳ
   トランジスタ又は前記第１のＮＭＯＳトランジスタの一
   方をオンし、 第２の動作モードでは、前記出力信号の論理レベルによ
   らず前記第１のＰＭＯＳトランジスタをカットオフする
   出力制御回路 を具備することを特徴とする半導体集積回
   路。
2. 【請求項２】高電位側電源と低電位側電源との間に直列
   接続され、共通接続点が前記出力端子に接続された第２
   のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジ
   スタをさらに有し、 前記出力制御回路は、前記第２の動作モードでは、前記
   第１および第２のＰＭＯＳトランジスタを前記出力信号
   の論理レベルによらずカットオフし、 前記出力信号の論理レベルに応答して、前記第１および
   第２のＮＭＯＳトランジスタの両方のオン／オフを制御
   し、 前記第１の動作モードでは、前記出力信号の論理レベル
   の変化に応答して、前記第１および第２のＰＭＯＳトラ
   ンジスタの双方、または、第１および第２のＮＭＯＳト
   ランジスタの双方をオン状態とし、 その後、オン状態となった第１および第２のＭＯＳトラ
   ンジスタのうち第２のＭＯＳトランジスタの方をオフ状
   態とする ことを特徴とする請求項１記載の半導体集積回
   路。
3. 【請求項３】前記第２の動作モードにおいて、前記出力
   制御回路は、前記出力信号の一方の論理レベルに応答し
   て、前記第１のＮＭＯＳトランジスタと第２のＮＭＯＳ
   トランジスタの双方をオン状態とし、 その後、前記出力信号の論理レベルの一方から他方への
   遷移に応答して、前記第２のＮＭＯＳトランジスタのを
   カットオフさせたあと、所定時間後に前記第１のＮＭＯ
   Ｓトランジスタをカットオフさせる ことを特徴とする請
   求項２記載の半導体集積回路。
4. 【請求項４】前記第１のＮＭＯＳトランジスタのオン抵
   抗を、前記第２のＮＯＭＳトランジスタのオン抵抗より
   も高くしたことを特徴とする請求項２または３記載の出
   力回路。
5. 【請求項５】前記出力制御回路は、前記第１のＮＭＯＳ
   トランジスタのターンオン時間を、前記第２のＮＭＯＳ
   トランジスタのターンオン時間よりも長くなるように制
   御することを特徴とする請求項３記載の出力回路。