JPH08251001A - 出力ドライブ回路、及びプルアップ駆動トランジスタを制御する方法 - Google Patents

出力ドライブ回路、及びプルアップ駆動トランジスタを制御する方法

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JPH08251001A
JPH08251001A JP7332286A JP33228695A JPH08251001A JP H08251001 A JPH08251001 A JP H08251001A JP 7332286 A JP7332286 A JP 7332286A JP 33228695 A JP33228695 A JP 33228695A JP H08251001 A JPH08251001 A JP H08251001A
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transistor
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bias
circuit
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JP7332286A
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Inventor
David C Mcclure
デイヴィッド・シー・マックルア
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract

(57)【要約】 【課題】 プルアップ装置のゲートに印加された電圧が
ＶOH作動ウィンドウ以上であっても回路電源以下の電圧
に設定される出力ドライバシステムを得る。 【解決手段】 結合電圧基準及び電圧調整器２４によっ
て発生される調整電圧に基づいたプルアップ装置に対す
る適切なゲート電圧を生成するための回路を含む。この
回路は、出力ドライバが逆バイアスされたその本体ノー
ドを有するｎチャネル装置であることを可能にするよう
に調整電圧をしきい値電圧だけシフトする。この調整電
圧はバイアス電圧として役立つので、ｎチャネルプルア
ップ装置のゲートに印加されるような出力バッファの出
力電圧は制限される。論理信号に応答するかヒューズプ
ログラミングによって機能を選択可能なように使用禁止
するための回路が設けられる。基準電圧のヒューズ調整
もまた利用され得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の分野、
特にその出力ドライブ回路に関するものである。
【０００２】
【従来の技術】周知の相補形金属酸化膜半導体（ＣＭＯ
Ｓ）技術により製造された最新のディジタル集積回路に
おいて、データ出力回路は、一般にプッシュプル駆動回
路の形で実現される。当該技術分野で周知であるよう
に、プッシュプル出力ドライブ回路は２つの駆動トラン
ジスタを含む。
【０００３】すなわち、一方の駆動トランジスタ（プル
アップ装置）は、出力端子を論理ハイレベルを達成する
ために正の電源電圧の方へ駆動する。一方、第２の駆動
トランジスタ（プルダウン装置）は、出力端子を論理ロ
ーレベルを達成するためにグランドの方へ駆動する。
【０００４】ＣＭＯＳ回路において、プルアップ装置
は、一般にｐチャネルＭＯＳトランジスタとして実現さ
れるが、プルダウン装置は、ｎチャネルＭＯＳトランジ
スタとして実現される。この構成は、いかなるＤＣ電流
も出力ドライバによって引き出されないことを確実にす
る。さらに、ｐチャネルプルアップ装置の使用は、ｐチ
ャネルプルアップ装置の両端間にはいかなるしきい値電
圧降下もないように（プルアップ装置がｎチャネルトラ
ンジスタである場合のように）、出力端子を電源電圧
に、すなわち“レール‐ツウ‐レール”に十分に駆動さ
れることを可能にする。
【０００５】最近15年間にわたって製造された大部分の
ＭＯＳ集積回路は、公称５ボルト電源から電力が供給さ
れる。しかしながら、最近のＭＯＳトランジスタの製造
で使用される超薄ゲート誘電層の出現によって、多くの
最新の集積回路は、公称3.3ボルト電源から電力が供給
されるようになっている。
【０００６】双方のタイプの回路は、最新のディジタル
システムにおいて依然として使用可能であり、かつ有用
であるので、データがしばしば通信線又は通信バスを介
して５ボルトから3.3ボルトに通信されなければならな
い。システムにおける全ての集積回路が同一の電源バイ
アスを使用するべきであるならば、“レール‐ツウ‐レ
ール”出力レベルは、許容可能というよりも、むしろ望
ましいものとなる。
【０００７】しかしながら、混合電源装置が同一のシス
テムに組み込まれるならば、５ボルトの装置で駆動され
る論理ハイレベル信号は、このような信号を入力する3.
3ボルトの装置の損傷を防止するために3.3ボルトを越え
ないように注意が払われなければならない。
【０００８】このような状況において、５ボルトの装置
は、極端に厳しい仕様要件セットを満たす出力ハイ電圧
レベルを提供することが望ましい。これらの要件は、最
大及び最小出力負荷条件に対して仕様を満たすのに必要
な５ボルトの電源の仕様変動、製造プロセスパラメータ
における予想された変動にわたって全てを考慮しつつ、
各条件において４ｍＡのソース電流を与えている時の2.
4ボルトの最小論理ハイ電圧レベル（ＶOH)及び3.3ボル
トの最大ＶOHを含む。さらに、特に高性能システムにお
ける集積回路に関しては、最小オーバーシュート及びア
ンダーシュート（例えば、10ｎsecよりも小さい整定時
間を有する）を有し、かつ最小回路出力インピーダンス
を有する高速スイッチング性能を提供することが特に望
ましい。
【０００９】従来の設計方法論によると、これらの仕様
制約は、典型的なプロセス及び電圧変動を有する回路に
対して達成できないかもしれない。3.3ボルトのＶOH最
大電圧及び2.4ボルトのＶOH最小電圧に関しては、全作
動ウィンドウ（すなわち、それの間の差）は0.9ボルト
である。典型的な最新の設計パラメータによると、最大
及び最小出力負荷条件（４ｍＡ以下、０ｍＡ以上）にお
いては、0.75ボルトの作動ウィンドウにおける減少とな
る。
【００１０】電源電圧における変動は、抵抗分割器によ
って一般に生成される出力ドライバ基準電圧における変
動を生じ、さらに0.30ボルトだけ作動ウィンドウを減少
させる。2.4ボルトのＶOH最小レベルに関する最小の保
護帯は一般に200ｍボルトである。したがって、たとえ
プロセス変動の結果を無視することができるとしても、
これらの要因による作動ウィンドウ減少の合計は、3.3
ボルトのＶOH最大値が、最良の（いかなるプロセス変動
もない）場合でさえ、従来のＣＭＯＳ技術で達成できな
いことを示す1.25ボルトとなる。
【００１１】3.3ボルトのＶOH最大値を駆動する５ボル
ト出力ドライバに対する場合であるような、高出力電圧
を電源レベルよりも小さく駆動する出力ドライバに関し
ては、ｎチャネルプルアップ装置が使用され得、かつこ
れはｐチャネルＭＯＳトランジスタに対してより大きい
移動度のｎチャネルＭＯＳトランジスタのために望まし
い。この場合、（ｎチャネルプルアップ装置をオンする
ために）ｎチャネルプルアップ装置に印加されたゲート
電圧は、この装置の少なくともしきい値電圧だけＶOH最
小レベルより上位になければならない。
【００１２】プルアップ装置の極端に高いゲートバイア
ス電圧は、減少されたＶOHの最大出力ドライバを実現す
るために使用可能である回路オプションを制限すること
が理解される。必要とされるゲート電圧が、ｎチャネル
プルアップ装置の本体ノードをそのソース（その出力パ
ッド）にバイアスするか又は通常の（非注入）しきい値
電圧を有するｎチャネルプルアップ装置を使用すること
のいずれかによって減少され得るが、これらのオプショ
ンは、（ＶBS=０の場合における）ラッチアップに対す
る回路の弱点及び通常のＶtトランジスタの不安定性及び
減少された信頼性を考慮すると望ましくない。
【００１３】これらの要因の結合が、それにおけるＶOH
最小値とＶOH最大値との間の作動ウィンドウが制限され
る出力ドライブ回路の設計及び実現を困難にしていた。
この難点は、高スイッチング速度の性能要求によって、
また18と同じ数の出力スイッチングを同時に有する集積
回路における雑音を考慮すべき事柄によって悪化され
る。
【００１４】後述のように、ＶOH最大値のより低い電圧
に合致するように出力端子に適切な駆動を与える回路が
開発された。しかしながら、完全なＶCC電源レベルが出
力端子で駆動され得るようにＶOH最大値を制限しないこ
とが、ある状況では望ましいことが発見された。
【００１５】したがって、本発明の目的は、出力端子を
急速にスイッチすることができるが、ハイ論理レベル出
力電圧に対する比較的小さい作動ウィンドウを選択でき
るように保持する出力ドライブ回路を提供することにあ
る。
【００１６】また、本発明の他の目的は、特別なテスト
モードで選択できるように使用禁止にされるこのような
回路を提供することにある。
【００１７】さらに、本発明の他の目的は、作動中に選
択できるように使用禁止にされるこのような回路を提供
することにある。
【００１８】また、本発明の他の目的は、プログラマブ
ルに使用禁止又は使用可能にされるような回路を提供す
ることにある。
【００１９】また、本発明の他の目的は、選択可能な出
力ハイレベル最大電圧を提供することにある。本発明の
他の目的及び利点は、図面とともに下記の説明を参照す
る当業者に明らかとなる。
【００２０】
【課題を解決するための手段】本発明は、プルアップ装
置のゲートに印加される電圧が、ＶOH作動ウィンドウに
設定されるが、回路電源以下に設定される出力ドライバ
システムとして集積回路の中に実現される。このシステ
ムは、調整電圧に基づいたプルアップ装置に適切なゲー
ト電圧を生成するための回路を含む。調整電圧が出力ド
ライバが逆バイアスされる本体ノードを有するｎチャネ
ル装置であることを可能にするためにしきい値電圧によ
ってシフトされる場合、調整電圧は結合電圧基準・電圧
調整器によって発生される。調整電圧は、ｎチャネルプ
ルアップ装置のゲートに印加されるような出力バッファ
の出力電圧が制限されるように、出力バッファにおける
バイアス電圧として役立つ。多数のハイレベル最大電圧
駆動能力を可能にするために論理信号に応答するか、又
はヒューズプログラミングによって特別のテストモード
におけるような機能を選択できるように使用禁止する回
路が提供される。基準電圧のヒューズ調整もまた使用可
能である。
【００２１】
【発明の実施の形態】下記の説明から明かになるよう
に、本発明は、ディジタル出力信号を発生する多くの種
類の集積回路の中で実施されることが意図される。この
ような集積回路の例は、読み出し専用、プログラマブル
読み出し専用、ランダムアクセス（スタティック又はダ
イナミックのいずれか）、及びＦＩＦＯタイプ、タイマ
回路、マイクロプロセッサ、マイクロコンピュータ、マ
イクロコントローラと、汎用タイプ又はプログラマブル
タイプの他の論理回路を含む。説明のために、本発明の
好ましい実施形態は、メモリ回路が低電源電圧を有する
（マイクロプロセッサのような）集積回路に出力データ
を供給するようにしばしば使用されることから、メモリ
集積回路の例に対して記載される。
【００２２】図１は、本発明の好ましい実施形態が実施
される読み出し／書き込みメモリ１０のブロック図であ
る。メモリ１０は、メモリアレイ１６に配置された複数
のメモリセルを含む。一般に、メモリ１０は、Ｍビット
アドレスを受け取り、かつＮビットデータ量を出力する
ためにシステムクロック（“ＣＬＫ”と示される）と同
期するように動作する。整数Ｍ及びＮは、所望のメモリ
密度及びデータパスサイズに従って設計者によって選択
される。
【００２３】メモリアレイ１６における選択されたメモ
リセルは、アドレスレジスタ１２、タイミング・制御回
路１４及びアドレスデコーダ１７の動作によって従来の
ように、かつ後述されるようにアクセスされる。データ
端子２８は、読み出し／書き込みメモリ１０へ、かつ読
み出し／書き込みメモリ１０からのデータの通信を可能
にする。すなわち、この例におけるデータ端子２８は共
通の入力／出力端子であるが、別々の専用の入力端子及
び出力端子がメモリ１０で交互に実施されることがもち
ろん理解される。
【００２４】データは、（当該技術分野で一般に行われ
ているようにセンス増幅器、バッファ回路等を含み得
る）読み出し回路１９、出力バッファ２１及び出力ドラ
イバ２０を介してメモリアレイ１６における選択された
メモリセルから読み出される。反対に、データは、入力
ドライバ１８及び書き込み回路１７を介してメモリアレ
イ１６における選択されたメモリセルに書き込まれる。
【００２５】アドレスレジスタ１２は、Ａ1〜ＡMと称さ
れる整数Ｍ数のアドレス入力を含む。メモリ技術で公知
であるように、アドレス入力は、Ｍビットのアドレスが
メモリ１０に印加され、かつアドレスレジスタ１２に記
憶されることを可能にする。この例においては、メモリ
１０は同期タイプのものである。それにより、アドレス
入力Ａでのアドレス値は、ＣＬＫがタイミング・制御回
路１４からアドレスレジスタ１２に送られる場合、ＣＬ
Ｋを介してアドレスレジスタ１２にクロックされる。
【００２６】一度、アドレスが記憶されると、アドレス
レジスタ１２は、通常のようにアドレスデコーダ１７を
介してメモリアレイ１６にアドレスを印加する。タイミ
ング・制御回路１４はまた、読み出し／書き込みイネー
ブル、出力イネーブル、バーストモードイネーブル、チ
ップイネーブル等のような当該技術分野で公知の種々の
制御及び／又はタイミング信号を表すように意図された
一般化された制御入力セット（“ＣＴＲＬ”と示され
る）を有するように示される。
【００２７】この例においては、メモリ１０は電源端子
ＶCCから電力を受け取り、そしてまた基準電圧端子ＧＮ
Ｄを有する。本発明の好ましい実施形態によると、メモ
リ１０は、メモリ１０の端子ＶCCに印加される電源電圧
よりも低い電源電圧によって電力が供給される他の集積
回路によって受け取るためにデータ端子２８で出力デー
タを生じさせる。
【００２８】例えば、メモリ１０の端子ＶCCに印加され
る電源電圧は、（端子ＧＮＤでの電圧に対して）名目上
５ボルトであるが、一方、端子２８でメモリ１０に与え
られるデータを受け取る集積回路は名目上３．３ボルト
の電源電圧を有する。この状態を可能にするために、デ
ータ端子２８でメモリ１０の出力ドライバ２０によって
駆動される最大電圧は、下流の集積回路への損傷を避け
るためにこれより低い電源電圧又はそれに近い値に（す
なわち、３．３ボルト又はそれに近い値に）なければな
らない。
【００２９】後述されるように、本発明の好ましい実施
形態は、メモリ１０の出力ドライバ２０によって駆動さ
れる最大出力ハイレベル電圧にこのような制限を与える
ことを意図される。
【００３０】メモリアレイ１６は、所望の密度及びアー
キテクチャに従ってあるサイズに作られ、かつ構成され
た標準メモリ記憶アレイである。一般に、アレイ１６
は、所望の１つ以上のメモリセルがアクセスされるアド
レスデコーダ１７に応答して、（アドレスデコーダ１７
から）復号アドレス信号を受け取る。前述のように制御
信号の一つは、読み出し又は書き込み動作が実行される
べきであるかどうかを選択する。
【００３１】書き込み動作において、データ端子２８に
与えられ、かつ入力バッファ１８を介して通信される入
力データは、書き込み回路２１によって選択メモリセル
に与えられる。逆に、読み出し動作において、選択メモ
リセルに記憶されたデータは、出力バッファ２１へ読み
出し回路１９によって与えられる。
【００３２】次に出力バッファ２１は出力ドライバ２０
に対し制御信号を与え、データ端子２８でディジタル出
力データ信号を生じさせる。どちらの場合も、メモリ１
０の内部動作は、通常のようにタイミング・制御回路１
４によって制御される。
【００３３】本発明の好ましい実施形態によると、メモ
リ１０は出力バッファバイアス回路２２をさらに含む。
出力バッファバイアス回路２２は、出力バッファ２１で
与えられた制御信号が同様にデータ端子２８の出力ドラ
イバ２０によって駆動される最大出力電圧を制限するよ
うに出力バッファ２１に与えられるラインＶＯＨＲＥＦ
上にバイアス電圧を生成する。
【００３４】図１で示されるように、かつ後述されるよ
うに、本発明の好ましい実施形態による出力バッファバ
イアス回路２２は、メモリアクセスサイクルのタイミン
グに従ってタイミング・制御回路１４によって制御され
る。
【００３５】次に、図２を参照すると、本発明の好まし
い実施形態による出力バッファバイアス回路２２の構成
及び出力バッファ２１並びに出力ドライバ２０との協働
が、さらに詳述される。図２で示されるように、出力バ
ッファバイアス回路２２は、その出力で調整電圧ＶＯＨ
ＲＥＦを発生する電圧基準・調整器２４を含む。出力バ
ッファバイアス回路２２は、さらに後述されるように、
タイミング・制御回路１４によってラインＣ５０に生成
されるクロック信号によって制御されるバイアス電流源
２６を含む。
【００３６】このバイアス電流源２６は、ラインＶＯＨ
ＲＥＦ上に電圧を生成する際に電圧基準・調整器２４に
よって使用されるバイアス電流ｉBIASを発生する。同様
に、本発明のこの実施形態によると、電圧基準・調整器
２４は、オフセット補償電流源２８からオフセット補償
電流ｉNULLを受け取る。出力バッファバイアス回路２２
は、電圧ＶＯＨＲＥＦを設定するのに役立つＶtシフト
回路３０をさらに含む。出力バッファバイアス回路２２
の構成及び動作並びにそれぞれの構成するブロックが下
記にさらに詳述される。
【００３７】電圧ＶＯＨＲＥＦは出力バッファ２１のそ
れぞれに与えられる。このように、出力バッファバイア
ス回路２２は、複数の出力バッファ２１に役立つ。すな
わち、多数の場合、出力バッファ２１の数に依存する
と、単一の出力バッファバイアス回路２２は、出力バッ
ファ２１の全てを制御するのに十分である。各出力バッ
ファ２１は、読み出し回路１９によって生成される相補
形データ入力ＤＡＴＡ、ＤＡＴＡ＊を受け取る（図１を
参照）。
【００３８】例えば、出力バッファ２１jは、相補形デ
ータ入力ＤＡＴＡj、ＤＡＴＡj＊を受け取る（＊は論理
補数を示す）。各出力バッファ２１は、（出力バッファ
２１jに対してＰＵ及びＰＤのように示される）制御信
号を対応する出力ドライバ２０に与える。各出力ドライ
バ２０は対応するデータ端子２８を駆動する。
【００３９】図１で示されるように、データ端子は共通
の入力／出力端子であるが、入力側（すなわち、データ
入力バッファ等）は、明瞭化のために図２に示されてい
ない。本発明のこの実施形態における各出力バッファ２
１は、ｎチャネルプッシュプルドライバとして実現され
る。図２に詳細に示される出力ドライバ２０jを特に参
照すると（他の出力ドライバ２０が同様に構成されるこ
とが理解される）、ｎチャネルプルアップトランジスタ
３２は、ＶCCにバイアスされたそのドレイン及びデータ
端子２８jに接続されたそのソースを有し、そしてｎチ
ャネルプルダウントランジスタ３４は、データ端子２８
jに接続されたドレイン及びグランドにバイアスされた
ソースを有する。
【００４０】好ましくは、出力ドライバ２０もまた、当
該技術分野で通常行われているように静電放電保護装置
（図示せず）を含む。トランジスタ３２、３４のゲート
は、出力バッファ２１から制御信号ＰＵ、ＰＤをそれぞ
れ受け取る。当業者によって理解されるように、Ｖ
CC（例えば、名目上５ボルト）がトランジスタ３２のプ
ルアップのドレインをバイアスするので、トランジスタ
３２のゲートに印加されるラインＰＵの電圧は、トラン
ジスタ３２が、（ＶOH最大値と称される）論理１を与え
る際にデータ端子２８jを駆動する最大電圧が限界（例
えば、３．３ボルト）を越えないことを確実にするよう
に適切に制御されなければならない。
【００４１】この制限をこの発明の好ましい実施形態に
より達成する方法が後述される。図２に示されるよう
に、好ましくは、ｎチャネルプルアップトランジスタ３
２の本体ノードは、データ端子２８jでそのソースによ
りもむしろグランドにバイアスされる。ｎチャネルプル
アップトランジスタ３２に対してこの本体ノードバイア
スがラッチアップに対する弱点を避けるために好まれ
る。
【００４２】しかしながら、同様に理解されるように、
トランジスタ３２に対するこのバイアス条件は、そのし
きい値電圧を有効に増大し、出力ドライバ２０によって
駆動されるＶOH最大値を制限することをより困難にす
る。この困難性は、ラインＰＵがトランジスタ３２をオ
ンするために駆動されねばならないより高い電圧による
ものである。
【００４３】後述されるように、本発明の好ましい実施
形態は、トランジスタ３２の本体ノードが逆バイアス
（すなわち、そのソースの電圧以外の電圧に）されるこ
とを可能にするようにこの困難性に取り組む。
【００４４】（出力バッファ）
【００４５】次に、図２で示されるように、出力バッフ
ァ２１jの構成が詳述され、他の出力バッファ２１は同
様に構成されることが理解される。出力バッファ２１j
は、それぞれのＮＡＮＤ機能４０、４２の入力でデータ
入力ラインＤＡＴＡj、ＤＡＴＡj＊を受け入れる。出力
イネーブルラインＯＵＴＥＮもまた、後述されるように
出力イネーブル機能を実行するためにＮＡＮＤ機能４
０、４２の各々の入力で受け取られる。
【００４６】ＮＡＮＤ機能の出力は、ｐチャネルトラン
ジスタ３６及びｎチャネルトランジスタ３８のゲートに
印加される。ｐチャネルトランジスタ３６は、出力バッ
ファバイアス回路２２で生成された電圧ＶＯＨＲＥＦに
バイアスされたソースを有し、かつラインＰＵに接続さ
れたドレインを有する。
【００４７】ｎチャネルトランジスタ３８は、ラインＰ
Ｕに接続されるドレイン及びグランドにバイアスされた
ソースを有する。このように、トランジスタ３６、３８
は、ＮＡＮＤ機能４０によって与えられる論理信号の論
理補数でラインＰＵを駆動するための従来のＣＭＯＳイ
ンバータを形成する。
【００４８】しかしながら、ラインＰＵがトランジスタ
３６によって駆動されるハイ電圧は、出力バッファバイ
アス回路２２によって生成された電圧ＶＯＨＲＥＦに制
限される。ラインＰＵは出力ドライバ２０jにおけるｎ
チャネルプルアップトランジスタ３２のゲートに与えら
れるので、このように電圧ＶＯＨＲＥＦは、プルアップ
トランジスタ３２の最大駆動を制御し、よってデータ端
子２８jが駆動される電圧を制御する。
【００４９】低電圧側で、ＮＡＮＤ機能４２の出力は、
（この場合、ＶＣＣでバイアスされる）インバータ４３
の入力に印加される。インバータ４３の出力は、ｎチャ
ネルプルダウントランジスタ３４のゲートに印加される
ラインＰＤを駆動する。
【００５０】ハイ論理レベルでの出力イネーブルライン
ＯＵＴＥＮで作動する際に、ＮＡＮＤ機能４０、４２の
状態は、入力ラインＤＡＴＡj、ＤＡＴＡj＊の状態で制
御される。データ入力ラインＤＡＴＡj、ＤＡＴＡj＊の
状態は互いに論理補数である。ラインＤＡＴＡjのハイ
論理レベルは、このようにＮＡＮＤ機能４０の出力でロ
ー論理レベルを生じ、電圧ＶＯＨＲＥＦがラインＰＵを
介してトランジスタ３２のゲートに印加されるようにト
ランジスタ３６をオンし、（前述のようにＶＯＨＲＥＦ
の電圧によって制限される）ハイ論理レベルにデータ端
子２８jを駆動する。
【００５１】すなわち、インバータ４３の反転後、出力
ドライバ２０jにおけるトランジスタ３４をオフする条
件におけるＮＡＮＤ機能４２の出力はハイである（デー
タラインＤＡＴＡj＊はローである）。他方のデータ状
態において、ＮＡＮＤ機能４０の出力はハイであり（デ
ータラインＤＡＴＡjはローであり）、トランジスタ３
２をオフするためにラインＰＵをローにプルするように
トランジスタ３８をオンする。
【００５２】すなわち、ＮＡＮＤ機能の出力はローであ
り、インバータ４３は、ラインＰＤをハイに駆動し、か
つトランジスタ３４をオンして、データ端子２８jをロ
ーにプルする。ロー論理レベルでの出力イネーブルライ
ンＯＵＴＥＮによって、ＮＡＮＤ機能４０、４２の出力
は、データ入力ラインＤＡＴＡj、ＤＡＴＡj＊によって
印加されたデータ状態にかかわらず強いてハイにされ
る。すなわち、結果として、トランジスタ３２、３４
は、両方ともオフされ、データ端子２８jを高インピー
ダンス状態に保持する。
【００５３】前述のように、本発明のこの実施形態にお
けるラインＶＯＨＲＥＦの電圧は、出力ドライバ２０に
おけるｎチャネルプルアップトランジスタ３２に印加さ
れたドライブを決定する。したがって、本発明のこの実
施形態によると、プルアップトランジスタ３２のゲート
に電圧ＶＯＨＲＥＦを与えるに際して出力バッファ２１
の構成は、それが最小のトランジスタで実現されるの
で、特に有益であり、データ端子２８で高速遷移をもた
らすように急速にスイッチすることができる。
【００５４】さらに、いかなる直列装置も本発明のこの
実施形態によるＶOH最大値を制限するために出力ドライ
バ２０で必要とされることはなく、このような直列装置
は必ず出力ドライバ２０のスイッチング速度を減少し、
また静電放電及びラッチアップに対する弱点を導入す
る。さらに、ｎチャネルトランジスタ３２に対するゲー
ト駆動のいかなるブートストラップも本発明のこの実施
形態によって必要とされず、したがって電圧スルー及び
バンプ感度を避ける。
【００５５】本発明のこの実施形態におけるメモリ１０
が、より低い電源電圧を有する集積回路によって受け入
れられるための安全最大レベルに論理ハイレベルを駆動
するように、適切な電圧ＶＯＨＲＥＦを与える出力バッ
ファバイアス回路２２の構成が、図２で示される出力バ
ッファバイアス回路２２の回路機能の各々に関して次に
詳述される。
【００５６】（Ｖtシフトを有する電圧基準・調整器）
【００５７】次に、図３を参照すると、電圧基準・調整
器２４の構成及び動作は、出力バッファバイアス回路２
２の他の要素と協働してここで詳述される。図３で示さ
れるように、電圧基準・調整器２４は、カレントミラー
のように構成される。ｐチャネルトランジスタ４４及び
４６の各々は、Ｖｃｃにバイアスされたソースを有し、
かつともに接続されたゲートを有する。このカレントミ
ラーの基準支脈において、トランジスタ４４のドレイン
はゲート及びｎチャネルトランジスタ４８のドレインに
接続される。
【００５８】トランジスタ４８のゲートが所望のＶCC電
源電圧の数分の１（例えば、６０％）を受け取るために
抵抗４７と４９との間の点で接続されている場合、ｎチ
ャネルトランジスタ４８のゲートは、ＶCCとグランドの
間に直列に接続された抵抗４７、４９から構成される分
圧器に接続される。一方、抵抗分割器の各支脈はヒュー
ズによって最初に短絡される一連の抵抗から構成されて
もよい。すなわち、このように選択されたヒューズの開
路は、トランジスタ４８のゲートに印加される電圧のプ
ログラム可能性を許容できる。
【００５９】トランジスタ４８のソースはバイアス電流
源２６に接続される。このカレントミラーのミラー支脈
において、トランジスタ４６のドレインは、出力ノード
ＶＯＨＲＥＦでｎチャネルトランジスタ５０のドレイン
に接続される。トランジスタ５０のゲートは、さらに詳
述されるようにＶtシフト回路３０を介してノードＶＯ
ＨＲＥＦに結合される。ｎチャネルトランジスタ５０の
ソースは、基準支脈においてトランジスタ４８のソース
に接続され、したがってバイアス電流源２６に接続され
る。
【００６０】前述のように、バイアス電流源２６は、電
圧基準・調整器２４のカレントミラーにおける基準支脈
及びミラー支脈の電流の和（すなわち、トランジスタ４
８及び５０を流れる電流の和）である電流ｉBIASを流
す。電流ｉBIASは、トランジスタ４８及び５０のソース
に接続されるドレイン、グランドにバイアスされるソー
ス及びバイアス基準回路５４によって制御されるゲート
を有するｎチャネルトランジスタ５２によって主として
発生される。
【００６１】後述されるように、本発明の好ましい実施
形態によると、メモリアクセスサイクルの異なる部分に
対して電圧基準・調整器２４の出力インピーダンスを最
適にするように（クロック信号Ｃ５０の制御の下で）メ
モリアクセスサイクルにおけるある時点で減少され得る
電流ｉBIASを制御するためのダイナミックバイアス回路
６０も設けられている。
【００６２】電圧ＶＯＨＲＥＦが（出力バッファ２１を
介して）出力ドライバ２１におけるｎチャネルプルアッ
プトランジスタ３２のゲートに印加されることを考慮す
ると、Ｖtシフト回路３０は、電圧ＶＯＨＲＥＦがｎチ
ャネルしきい値電圧によって上方へシフトされることを
確実にするために、本発明の好ましい実施形態における
電圧基準・調整器２４のミラー支脈にｎチャネルトラン
ジスタ５０のゲートのバイアスを供給する。このシフト
が達成される方法は、電圧基準・調整器２４の動作とと
もに後述される。
【００６３】電圧基準・調整器２４の動作が、出力デー
タがデータ端子２８で与えられるべきであるメモリサイ
クルにおけるある点において次に詳述される。バイアス
基準回路５４は、カレントミラーを通って流れるｉBIAS
の値をセットするようにｎチャネルトランジスタ５２の
ゲートにバイアス電圧を与える。
【００６４】すなわち、ダイナミックバイアス回路６０
は、実際この時点でオフされている。ｎチャネルトラン
ジスタ４８のゲートに基準電圧として与えられる抵抗４
７、４９によって生成される分圧は、トランジスタ４８
がオンしている程度を決定し、それゆえにｐチャネルト
ランジスタ４４のドレインでバイアス条件を決定する。
【００６５】トランジスタ４４に流される電流は、ミラ
ー支脈におけるトランジスタ４６によって鏡に映される
ように反映され、それゆえに（後述されるように）トラ
ンジスタ４４によって流される電流の倍数である。
【００６６】トランジスタ４６、５０のドレインでの電
圧ＶＯＨＲＥＦは、トランジスタ４４、４８のドレイン
電圧によって、回路におけるトランジスタの相対サイズ
及びＶtシフト回路３０の効果によって決定される。
【００６７】カレントミラー回路の技術分野で周知であ
るように、トランジスタ５０のゲート電圧は、電圧基準
・調整器２４の差動増幅器効果を考慮すると、トランジ
スタ５０のゲートへのラインＶＯＨＲＥＦによる電圧フ
ィードバックのためにトランジスタ４８のゲート電圧に
合致する傾向がある。
【００６８】しかしながら、Ｖtシフト回路３０は、ラ
インＶＯＨＲＥＦによりドレインに接続されたゲート、
トランジスタ５０のゲートに接続されたソース、及びダ
イオード接続されるトランジスタ５６を含むので、しき
い値電圧降下がラインＶＯＨＲＥＦとトランジスタ５０
のゲートとの間に生じる。
【００６９】トランジスタ５６は、出力ドライバ２０に
おける、特に同一の又は同様なゲート長を有し、かつ同
一の本体ノードバイアス（例えばグランドに）を有する
際のｎチャネルプルアップトランジスタ３２の一つとし
て同様に構成される。ｎチャネルトランジスタ５８は、
正確なしきい値電圧降下がトランジスタ５６の両端間に
生じるようにトランジスタ５６を通って流れる適切な電
流を確保するために回路５６のソースに接続されるドレ
インを有し、かつ回路５４のバイアス基準によって制御
されるゲートを有する。
【００７０】Ｖtシフト回路３０の結果として、ライン
ＶＯＨＲＥＦでの電圧は、出力ドライバ２０のｎチャネ
ルプルアップトランジスタ３２のしきい値電圧に合致す
るしきい値電圧値によってトランジスタ４８のゲートの
基準電圧から上げられる。この追加のしきい値電圧シフ
トは、電圧ＶＯＨＲＥＦが出力ドライバ２０におけるｎ
チャネルプルアップトランジスタ３２のゲートに印加さ
れ、それゆえに十分な高レベル駆動を確実にすることを
考慮することが必要である。
【００７１】Ｖtシフトは、スイッチング出力バッファ
２１によって引き起こされる電圧ＶＯＨＲＥＦが変動し
た場合、特にトランジスタ５０を通るシンク電流に対す
るインピーダンスにおいて、電圧基準・調整器２４の出
力インピーダンスを増加しないように回路３０によって
もたらされる。
【００７２】回路３０はまた電圧基準・電圧調整器２４
に最小オフセット電圧を導入し、全てのステージを付加
することなく２つのトランジスタ５６、５８のみを必要
とする。
【００７３】電圧基準・調整器２４によってラインＶＯ
ＨＲＥＦに生成された電圧が、出力バッファ２１におけ
るプルアップトランジスタ３６のソース電圧を制御する
好ましい方法に関する前述の方法に対する代替の方法で
出力ドライバ２０の論理レベルハイ駆動を制御するよう
に印加され得ることが意図される。
【００７４】例えば、ラインＶＯＨＲＥＦに生成された
電圧は、出力ドライバ２０におけるプルアップトランジ
スタと直列のトランジスタのゲートに直接に印加され得
るか、又は、他の例において、ラインＶＯＨＲＥＦに生
成された電圧は、出力バッファ２１におけるプルアップ
トランジスタとの直列のトランジスタのゲートに印加さ
れ得る。すなわち、これらのそれぞれの場合において、
ラインＶＯＨＲＥＦの基準電圧は出力端子に印加された
駆動を制限する。
【００７５】しかしながら、このような代替案において
は、ラインＶＯＨＲＥＦの基準電圧の絶対レベルが以下
の説明で使用されるレベルからシフトされなければなら
ない。
【００７６】（オフセット補償電流源）
【００７７】電圧基準・調整器２４は極端に低い出力イ
ンピーダンスを有することが望ましいので、かなりの電
流が、ラインＶＯＨＲＥＦの電圧をあまり調整しないで
ラインＶＯＨＲＥＦに供給されるか又はラインＶＯＨＲ
ＥＦから吸い込まれ得る。
【００７８】前述のように、ラインＶＯＨＲＥＦの電圧
は、データ端子２８で出力論理信号を受け取る集積回路
を損傷しないように最大出力ハイレベル電圧ＶOH最大値
を制御するが、なお最大出力駆動を提供するとき、ライ
ンＶＯＨＲＥＦの電圧が調整レベルの近くに固定された
ままであることが重要である。
【００７９】したがって、電圧基準・調整器２４におい
て、駆動能力、例えばトランジスタ４６及び５０のトラ
ンジスタサイズ（すなわち、チャネル幅対チャネル長
比、すなわちＷ／Ｌ）は、かなり大きいことが望まし
い。トランジスタ４６及び５０のサイズを大きくするこ
とにより、電圧基準・調整器２４が（トランジスタ４６
を通ってＶCCからラインＶＯＨＲＥＦに）電流を急速に
供給したり又は（トランジスタ５０、５２を通ってライ
ンＶＯＨＲＥＦからグランドに）電流を急速に吸い込む
ことが可能になる。
【００８０】例えば、トランジスタ４６のＷ／Ｌは約１
２００であり、トランジスタ５０のＷ／Ｌは約６００で
あり、この例において、トランジスタ４８のＷ／Ｌは約
３００である。さらに、トランジスタ４６のＷ／Ｌは、
相当大きなミラー比が得られ、それによってラインＶＯ
ＨＲＥＦで使用可能なソース電流を増加するようにトラ
ンジスタ４４のＷ／Ｌよりも大きいことが望ましい。
【００８１】すなわち、トランジスタ４８のＷ／Ｌは、
高利得に対してトランジスタ４４のＷ／Ｌよりもかなり
大きいことが望ましい。前記のどちらの場合においても
トランジスタ４４のＷ／Ｌは約６０であるが、電圧基準
・調整器２４のミラー比は約２０である。最大ソース電
流ｉSOURCE maxは、下記のように決定される。
【００８２】 ｉSOURCE max＝ｉBIAS（Ｗ／Ｌ）46／（Ｗ／Ｌ）44
【００８３】上記の例において、最大ソース電流ｉ
SOURCE maxは、ｉBIASの約２０倍である。電圧基準・
調整器２４の最大シンク（吸い込み）電流は、バイアス
電流源２６によって制御されるｉBIASに等しい。本発明
のこの実施形態において、ソース電流は、出力ドライバ
２１におけるプルアップトランジスタ３２のターンオン
を制御するので、本発明のこの実施形態において決定的
なパラメータであることが理解される。
【００８４】しかしながら、電圧基準・調整器２４の基
準支脈及びミラー支脈を通る電流は互いに等しくないの
で、オフセット電圧は、トランジスタ４４、４８のドレ
インでのノードと、ランジスタ４６、５０のドレインと
の間で発生することができる。このオフセット電圧は、
約３００〜４００ｍＶであり、ｉBIASを増加するととも
に増加する。
【００８５】トランジスタ４８のＷ／Ｌがトランジスタ
４４のそれよりも充分大きく、かつトランジスタ４４の
ダイオード構成（ドレインに結合されたゲート）に起因
するので、トランジスタ４４は、必要な時に、トランジ
スタ４８のドレイン（及びトランジスタ４４、４６のゲ
ート）で電圧を急速にハイにプルすることができない。
【００８６】例えば、出力ドライバ２１の多数の出力ド
ライバがそれぞれのプルアップトランジスタ３２を同時
にスイッチオンするとき、電圧基準・調整器２４からの
かなりのソース電流が、適正なレベルでラインＶＯＨＲ
ＥＦ上に電圧を保持することを必要とされる。トランジ
スタ４６によって流される電流のほとんど全てはライン
ＶＯＨＲＥＦに向けられているため、トランジスタ４８
が、電流源２６によって必要とされる電流ｉBULKの大部
分を一時的に供給するのに必要となるので、このソース
電流は、ラインＶＯＨＲＥＦの電圧を最初にプルダウン
する傾向がある。
【００８７】このラインＶＯＨＲＥＦの電圧は、電圧基
準・調整器２４の基準支脈におけるトランジスタ４４、
４８のドレインでこの電圧を同様にプルダウンする。し
かしながら、（高ミラー比に対して）その比較的小さい
サイズのために、トランジスタ４４は、自らそのドレイ
ンでこの電圧を急速にプルアップすることができない。
【００８８】すなわち、もしこの電圧がローのままであ
るならば、いったんソース電流に対する過渡的な要求が
過度であると、トランジスタ４４及び４６は、それらゲ
ートでの低電圧によって強くオンされるため、電圧ＶＯ
ＨＲＥＦは、その定常状態の電圧をオーバーシュートす
る。前述のように、電圧ＶＯＨＲＥＦのオーバーシュー
トは、より低い電源電圧を有する下流の集積回路を損傷
し得る。
【００８９】したがって、本発明の好ましい実施形態に
よると、トランジスタ４４、４８のドレインにより電圧
基準・調整器２４へ電流ｉNULLを供給するためにオフセ
ット補償電流源２８が備えられている。バイアス電流源
トランジスタ５２のサイズは、したがつて、カレントミ
ラーを越えて電圧基準・調整器２４の基準支脈へ供給さ
れる付加電流ｉNULLを流すのに十分でなければならな
い。
【００９０】すなわち、付加トランジスタが、この付加
電流を流すためにトランジスタ５２と並列に設けられ
る。電流ｉNULLは、トランジスタ４８によって導電され
た単位チャネル幅当たりの電流とトランジスタ５０によ
って導電された単位チャネル幅当たりの電流とを一致さ
せるように意図されているので、いかなるオフセット電
圧結果も、トランジスタ４４に接しているトランジスタ
４８の負荷を軽減しないばかりでなく、トランジスタ４
４及び４８のドレインでの電圧、したがってトランジス
タ４４、４６のゲートでの電圧が必要に応じて、急速に
ハイにプルされることを妨げる。よって、ラインＶＯＨ
ＲＥＦの電圧のオーバーシュートは防止される。
【００９１】次に、図４を参照すると、オフセット補償
電流源２８の構成が詳述される。本発明のこの特定の実
施形態において、オフセット補償電流源２８は、実施す
るために必要とされるトランジスタ数を最少にするため
にバイアス電流源２６におけるバイアス基準回路５４に
よって制御される。すなわち、もちろん、オフセット補
償電流源は、所望されるならば、それ自身のバイアス基
準回路網を有してもよい。
【００９２】バイアス基準回路５４は、ＶCCにバイアス
されるソース及び基準電圧ＰＶＢＩＡＳによってバイア
スされたゲートを有するｐチャネルトランジスタ６２に
よって実現される。（この基準電圧ＰＶＢＩＡＳは、）
従来の電圧基準回路によって生成され、かつほかの場合
にメモリ１０において使用されるか又は好ましくはＳＧ
Ｓトムソンマイクロエレクトロニクス社に譲渡された、
「補償バイアス電圧を供給する回路」の名称で出願され
た同時係属出願（弁護士のドケット番号９４−Ｃ−１１
４）に記載された補償バイアス電圧基準回路によって生
成され、かつこの参照によってここに組み入れられる。
【００９３】ｎチャネルトランジスタ６４は、トランジ
スタ６４のドレインに接続されたゲート及びドレインと
ダイオードのように接続される。トランジスタ６２及び
６４のサイズは、ｐチャネルトランジスタ６２が特定の
電圧ＰＶＢＩＡＳに対して飽和したままであることを確
実にするように選択される。
【００９４】例えば、約２ボルトの電圧ＰＶＢＩＡＳに
対して、約１５のＷ／Ｌ比を有するトランジスタ６２及
び６４は、ＶCCが名目上５ボルトであるトランジスタ６
２を飽和に保持する。トランジスタ６２、６４のドレイ
ンでの共通ノードは、バイアス電流源２６におけるトラ
ンジスタ５２のゲート及びオフセット補償電流源２８に
印加される基準電圧ＩＳＶＲを与える。
【００９５】電圧基準・調整器２４に流れる大きな電流
並びに温度にわたって予想されるプロセスパラメータ及
び電源電圧の大きな変動のために、バイアス基準回路５
４の動作はできるだけ安定していることが望ましい。
【００９６】図４に示されたバイアス基準回路５４の構
成はこのような安定性を与える。上記の例において、シ
ミュレーションの結果は、温度、プロセスパラメータ、
及び電源電圧の変動にわたって、ノードＩＳＶＲでゲー
ト電圧を設定するため、バイアス基準回路５４を使用し
て、バイアス電流源２６におけるトランジスタ５２によ
って流される最大電流対最小電流の比は約１．１７であ
ることを示している。
【００９７】本発明のこの実施形態によるオフセット補
償電流源２８は、基準支脈がｐチャネルトランジスタ６
６及びｎチャネルトランジスタ６８を含むカレントミラ
ー回路によって実現される。トランジスタ６６、６８の
ソースは、ＶCC及びグランドにそれぞれバイアスされ、
それらのドレインは互いに接続される。ｎチャネルトラ
ンジスタ６８のゲートは、バイアス基準回路５４からノ
ードＩＳＶＲで基準電圧を受け取り、かつｐチャネルト
ランジスタ６６のゲートは、トランジスタ６６、６８の
共通ドレインノード及びミラー支脈におけるｐチャネル
トランジスタ６９のゲートに、典型的なカレントミラー
のように接続される。
【００９８】トランジスタ６９は、ドレイン電流が電流
ｉNULLを供給するようにＶCCにバイアスされるソースを
有する。トランジスタ６６、６９の相対サイズは、ミラ
ー比、したがって電流ｉNULLを決定する。すなわち、約
５のミラー比は、約２．５ｍＡの電流ｉNULLを発生する
ものとして典型的である。前述のように、十分な電流能
力が、この付加電流ｉNULLを流すためにトランジスタ５
２に対して備えられなければならない。
【００９９】すなわち、好ましくは、ｎチャネルトラン
ジスタは、ラインＩＳＶＲによって制御されたゲートを
有し、かつ合致されたように付加電流ｉNULLを流すよう
にトランジスタ６６、６８、６９のミラー回路のサイズ
に合致するサイズを有するトランジスタ５２と並列に設
けられている。
【０１００】次に、図５及び図６を参照すると、電圧基
準・調整器２４の動作に対するオフセット補償電流源２
８の影響がシミュレーションに基づいて次に説明され
る。図５は、電流ｉNULLがゼロである場合、すなわち、
あたかもオフセット補償電流源２８が存在しないかのよ
うな場合の電圧基準・調整器２４の動作を示す。
【０１０１】図５は、電圧基準・調整器２４の出力での
電圧ＶＯＨＲＥＦ、トランジスタ４４、４８の共通ドレ
インノードでの電圧Ｖ４４及びデータ端子２８の一つの
出力電圧ＤＱを示す。時間ｔ0は、全てのデータ端子２
８が低出力電圧を駆動している場合、これらの電圧の定
常状態を示す。定常状態においては、例えば、電圧ＶＯ
ＨＲＥＦは、好ましくは、
【０１０２】３．３ボルト（メモリ１０からの出力デー
タを受け取る集積回路のより低い電源電圧）＋ｎチャネ
ルしきい値電圧（出力ドライバ２０におけるプルアップ
トランジスタ３２がｎチャネル装置であることを考慮す
る）
【０１０３】である。時間ｔ1で、データ端子２８は新
しいデータ状態にスイッチングし始める。すなわち、こ
の例において、最悪の場合を想定した状態は、全て（例
えば１８）のデータ端子２８がロー論理レベルからハイ
論理レベルにスイッチする場合である。
【０１０４】図５に示されるように、いったんこのスイ
ッングが、上昇し始める電圧ＤＱで示されるように開始
されると、電圧ＶＯＨＲＥＦ及びＶ44は、その電圧をプ
ルダウンするラインＶＯＨＲＥＦの出力バッファ２１に
よって要求されるかなりのソース電流のために減少す
る。
【０１０５】トランジスタ５０を流れる電流はゼロ近く
まで減少されるので（ミラー支脈における電流の全ては
出力バッファ２１によって必要とされる）、電圧Ｖ44も
この時に降下し、電流ｉBIASのほとんど全てを強いてト
ランジスタ４８に流す。同様に、トランジスタ４８によ
るこの付加導電は、ノードＶ44での電圧を降下させる。
【０１０６】時間ｔ2は、ソース電流要求が減少し始
め、ラインＶＯＨＲＥＦの電圧が電圧基準・調整器２４
の動作だけ上昇することを可能にするように出力過渡の
終了を示す。しかしながら、前述のように、出力バッフ
ァ２１によって要求されるソース電流を供給するのに十
分大きいようにミラー比に対して要求されるトランジス
タ４４の小さいサイズ及びダイオード構成のために、ノ
ードＶ44での電圧はかなりの時間、低いままであり、時
間ｔ3まで上昇し始めない（ゆっくりと上昇する）。
【０１０７】ノードＶ44での電圧が、トランジスタ４４
及び４６を強くオンに保持する定常状態値以下のままで
ある限り、ラインＶＯＨＲＥＦの電圧は、上昇すること
ができ、実際、かなりのマージン（ＶOS）だけその定常
状態値を越えて上昇する。したがって、その所望値を越
えるＶＯＨＲＥＦにおけるこの上昇は、データ端子２８
上の出力バッファ２１及び出力ドライバ２０を介して、
実際は、データ端子２８に接続されたより低い電源集積
回路への損傷を引き起こすような範囲までもたらされ
る。
【０１０８】次に、図６を参照すると、電流ｉNULLが
２．５ｍＡである例に対する電圧基準・調整器２４の動
作が、図５で示された条件と同一で、図５と同一の時間
スケールを有する条件のシミュレーションに基づいて示
される。以前のように、時間ｔ1で生じるスイッチング
は、電圧ＶＯＨＲＥＦ及びＶ44を降下させる。しかしな
がら、トランジスタ４４、４６の共通ドレインノードに
印加された付加電流ｉNU LLは、このノードの充電に役立
つ。
【０１０９】結果として、電圧Ｖ44が上昇し始める時間
ｔ3は、初期スイッチング時間ｔ1後すぐとなる。この場
合、電圧Ｖ44は急速に上昇し始めるので、電圧ＶＯＨＲ
ＥＦは、ｉNULL＝０を有する図５と同じほどその定常状
態値をオーバーシュートすることは許されない。データ
端子２８に接続された低電源集積回路への損傷はこうし
て避けられる。
【０１１０】（バイアス電流のダイナミック制御）
【０１１１】前述より明らかなように、電圧基準・調整
器２４の出力インピーダンスは、出力バッファ２１及び
出力ドライバ２０がデータ端子２８の状態をスイッチし
ているような時間においてできるだけ低くなることが望
ましい。この低出力インピーダンスは、かなりのソース
及びシンク電流が電圧ＶＯＨＲＥＦをあまり調整しない
で、電圧基準・調整器２４によって供給されることを可
能にする。
【０１１２】しかしながら、このような低出力インピー
ダンスは、電圧基準・調整器２４を通るＤＣ電流がかな
り大きいことを必要とし、従ってかなり大きい定常状態
の電力消費及び対応する温度増加、信頼性の減少及びシ
ステム電源に対する負荷といった望ましくない状態を生
じさせる。
【０１１３】次に、図７を参照すると、メモリアクセス
サイクル内でバイアス電流ｉBIASを制御する際のダイナ
ミックバイアス回路６０の構成及び動作が詳述される。
ダイナミックバイアス回路６０は、それによって引き
出された定常状態の電流を減少する目的のために、電圧
基準・調整器２４における任意の機能として設けられ
る。図７に示されるように、ダイナミックバイアス回路
６０は、クロック信号Ｃ５０を受け取り、それをインバ
ータ７１を介してｎチャネルトランジスタ７２のゲート
に印加する。
【０１１４】トランジスタ７２は、バイアス基準回路５
４の出力、及び電流源トランジスタ５２のゲートでノー
ドＩＳＶＲに接続されるドレインを有する。トランジス
タ７２のソースは、ノードＩＳＶＲに接続されるゲート
及びグランドにバイアスされたソースを有するｎチャネ
ルトランジスタ７４のドレインに接続される。
【０１１５】動作において、クロック信号Ｃ５０がハイ
のままである限り、トランジスタ７２はオフであり、ダ
イナミックバイアス回路６０は、トランジスタ５２のゲ
ートバイアス又はそれによって流れる電流ｉBIASの値に
も悪影響を与えない。しかしながら、ローのクロック信
号Ｃ５０によって、トランジスタ７２はオンされ、トラ
ンジスタ５２のゲートでの電圧は、ノードＩＳＶＲをグ
ランドの方へプルし、かつそれによって流される電流を
減じるトランジスタ７２、７４のために減少される。
【０１１６】トランジスタ５２のゲートバイアスがダイ
ナミックバイアス回路６０によって減少される程度は、
当業者に明らかなようにバイアス基準回路５４における
トランジスタ６４のサイズ、及びトランジスタ５２のサ
イズに対するトランジスタ７４のサイズによって決定さ
れる。トランジスタ７４のゲート−ソース間電圧がバイ
アス基準回路５４におけるトランジスタ６４のそれと同
じであると考慮すると、この寸法は容易に決定すること
ができる。
【０１１７】しかしながら、トランジスタ７４のドレイ
ン−ソース間の電圧は、オンのとき、一般にかなり小さ
い。例えば約１００ｍＶであるトランジスタ７２のドレ
イン−ソース間の電圧量だけトランジスタ６４のドレイ
ン−ソース間電圧よりも小さい。飽和しているトランジ
スタ６４、７４の双方によって、そのドレイン電流は、
そのドレインーソース間電圧によって全く影響されな
い。それにより、トランジスタ６４、７４は、トランジ
スタ７２がオンであるとき、互いに並列であるとみなさ
れる。
【０１１８】トランジスタ５２における電流は、（トラ
ンジスタ７２がオンであるとき、トランジスタ７４と並
列である）トランジスタ６４の電流を鏡のように映すの
で、クロック信号Ｃ５０は、トランジスタ６４対トラン
ジスタ５２のカレントミラー比率を有効に変化する電流
ｉBIASを制御する。
【０１１９】例えば、電流ｉBIASが出力スイッチングの
間を除いてその全値の５０％まで減少されるべきである
場合、トランジスタ６４及びトランジスタ５２のチャネ
ル幅及びチャネル長が、この例におけるように同一であ
るならば、トランジスタ６４及びトランジスタ７４のチ
ャネル幅及びチャネル長は同一である。オフされたトラ
ンジスタ７２に対して、電流ｉBIASは、バイアス基準回
路５４におけるトランジスタ６４を通る電流ｉ64に等し
い。オンされたトランジスタ７２に対して（クロック信
号Ｃ５０はロー）、前述のように、トランジスタ６４及
びトランジスタ７４は、実際上は互いに並列であり、こ
の例においては、トランジスタ５２のチャネル幅の実際
上２倍であるチャネル幅を有する。
【０１２０】Ｗ52／（Ｗ64＋Ｗ74）＝１／２
【０１２１】であるので、カレントミラー比は１／２と
なる。ここで、Ｗ５２、Ｗ６４、Ｗ７４は、トランジス
タ５２、６４、７４のチャネル幅である（チャネル長は
等しいと仮定する）。和（Ｗ６４＋Ｗ７４）は、互いに
並列のトランジスタ６４及び７４の有効チャネル幅であ
る。したがって、電流ｉBIASは、クロック信号Ｃ５０が
ローの時間中１／２だけ減少される。
【０１２２】次に、図８を参照すると、ダイナミックバ
イアス回路６０の動作及びメモリアクセスサイクル内の
バイアス電流ｉBIASに対する影響が次に説明される。時
間ｔ0は、定常状態において、前のサイクルの終わりに
メモリ１０の状態を示す。データ端子ＤＱは前のサイク
ルから出力データ値ＤＡＴＡ0を与えている。出力スイ
ッチングが生じないので、クロックＣ５０はこの時間ロ
ーである。したがって、トランジスタ７２（図７）は、
インバータ７１によってオンされ、トランジスタ７４を
バイアス基準回路５４のトランジスタ６４と並列に配置
し、よってトランジスタ５２のミラー比を減少するの
で、電流ｉBIASはその最大値の１／２である。
【０１２３】これは、出力スイッチングが予期されない
メモリアクセスサイクルの時間中、したがって前のデー
タ状態（すなわちＤＡＴＡ0）のみが保持されている時
間中、電圧基準・調整器２４によって引き出される電流
ｉBIASを減ずる。電圧基準・調整器２４の出力インピー
ダンスは、この時間中比較的高いが、ラインＶＯＨＲＥ
Ｆの電圧はその正確な定常状態レベルに保持される。
【０１２４】時間ｔ1において、新しいメモリアクセス
サイクルが、アクティブになる入力クロックＣＬＫによ
って開始される。一方、例えば、完全なスタティックメ
モリにおいて、クロックＣＬＫは、メモリのアドレス又
はデータ入力端子で遷移の検出によって生成されたエッ
ジ遷移検出パルスに対応する。クロックＣＬＫの前縁に
応答して、クロック信号Ｃ５０は、メモリの最小予想読
み出しアクセス時間より十分に短い時間に対応する選択
された遅延時間後に起動される。
【０１２５】一度、クロック信号Ｃ５０が時間ｔ2でア
クティブになると、それからトランジスタ７２はインバ
ータ７１の動作によってオフされる。したがって、トラ
ンジスタ５２のカレントミラー比は、出力バッファ２１
及び出力ドライバ２０が新しいデータ状態（すなわち、
ＤＡＴＡ1）にデータ端子２８を駆動し始めるような時
間に先行して、その最大値（この例においては、１）に
回復される。
【０１２６】新しいデータ状態ＤＡＴＡ1が安定するの
を確保するのに十分な他の遅延時間後、図８の時間ｔ３
で示されるクロック信号Ｃ５０はローに戻る。再度、こ
れはトランジスタ７２をオンし、この例においては、ｉ
BIASをその最大値の５０％に減少し、したがって電圧基
準・調整器２４を通って引き出されるＤＣ電流を減じ
る。
【０１２７】（調整可能バイアス電流源）
【０１２８】次に、図９を参照すると、本発明の他の実
施形態によるバイアス電流源２６′が詳述される。バイ
アス電流源２６′は、前述のようなダイナミックバイア
ス回路６０の場合のようなクロック信号によって、又は
プログラミングヒューズによって制御可能な電圧基準・
調整器２４のための電流ｉBIASの複数の調整レベルに対
して設けられる。
【０１２９】バイアス電流源２６′は、以前のように電
圧基準・調整器２４に接続されたバイアス基準回路５４
及び電流源トランジスタ５２を組み込む。さらに、図７
に関して前述したように、トランジスタ７２及び７４
は、トランジスタ７２がオンされるとき、その前の値の
５０％に電流ｉBIASを減じるために設けられる。
【０１３０】しかしながら、この場合、トランジスタ７
２のゲートは、一つの入力でクロック信号Ｃ５０を受け
取り、他の入力でノードＦＥＮ５０＊のヒューズ回路７
５の出力を受け取るＮＡＮＤ機能７３によって制御され
る。
【０１３１】ヒューズ回路７５は、永久的なトランジス
タ７２の状態のプログラム可能性のために設けられる。
ｉBIASの最適値がまだ決定されていないとき、このよう
なプログラム可能性は、メモリ１０の設計及び製造の初
期の段階で有用である。さらに、メモリ１０の製造にお
けるプロセス変動が、好ましくはｉBIASの最適値がメモ
リ１０の初期テスト後に設定されるのに十分広範囲に変
化するならば、ｉBIASの値のプログラム可能性もまた望
ましい。例えば、メモリ１０が非常に短いチャネル幅を
有するように処理されるならば、好ましくは、ｉBIASの
値は、全ての時間にトランジスタ７２をオンに保持する
ようにプログラミングヒューズ回路７５によって減少さ
れる。さらに、所望の出力スルーレートを選択するよう
にヒューズ回路７５をプログラムすることもできる。
【０１３２】ヒューズ回路７５の構成は、いくつかの従
来の方法のうちのいかなる方法でも達成される。図９の
例は、出力からノードＦＥＮ５０＊を駆動するＶCCとイ
ンバータ７７の入力の間に接続されるヒューズ７６を有
する。トランジスタ７８及びトランジスタ７９は、イン
バータ７７の入力とグランドの間に接続されたそれらの
ソース／ドレインパスを有する。トランジスタ７８のゲ
ートは、トランジスタ７８がメモリ１０の起動に基づい
てグランドにインバータ７７の入力をプルするようにパ
ワーオンリセット信号ＰＯＲを受け取る。
【０１３３】トランジスタ７８のゲートは、ノードＦＥ
Ｎ５０＊でインバータ７７の出力に接続される。動作に
おいて、元のままであるヒューズ７６に対して、ノード
ＦＥＮ５０＊は、インバータ７７の動作によってローに
保持される。ブレークしているヒューズに対して、パル
スオンラインＰＯＲは、インバータ７７の入力をローに
プルし、ノードＦＥＮ５０＊をハイに駆動し、かつこの
状態を保持するようにトランジスタ７８をオンする。
【０１３４】動作において、クロック信号Ｃ５０又はノ
ードＦＥＮ５０＊のいずれかがローであるならば、ＮＡ
ＮＤ機能７３の出力はハイである。したがって、ヒュー
ズ７６をブレークさせないことによって、ノードＦＥＮ
５０＊はローに保持され、ＮＡＮＤ機能７０の出力をハ
イに保持し、かつ無条件にトランジスタ７２をオンに保
持する。ブレークされたヒューズ７６に対して、クロッ
ク信号Ｃ５０は、前述の図８の場合のようにトランジス
タ７２の状態を制御する。
【０１３５】もちろん、メモリ１０は、トランジスタ７
２の状態がプログラム化されたヒューズ回路７５の状態
に単に依存するようにクロック信号Ｃ５０によらず実現
されることが意図される。
【０１３６】本発明のこの他の実施形態によるバイアス
電流源２６′もまた、前述のトランジスタ７２、７４と
同様に、ノードＩＳＶＲとグランドの間に直列に接続さ
れるトランジスタ７２′、７４′を含む。トランジスタ
７２のゲートは、クロック信号Ｃ６７の状態、及びノー
ドＦＥＮ６７＊を介してヒューズ回路７５′に応答して
ＮＡＮＤ機能７３′によって同様に制御される。しかし
ながら、トランジスタ７４′のサイズは、トランジスタ
７４のサイズと異なるように選択される。その結果、ト
ランジスタ７２′がクロック信号Ｃ６７、又はヒューズ
回路７５′のいずれかによってオンされると、電流ｉ
BIASは、その最大値の異なる数分の１となるように選択
される。
【０１３７】例えば、トランジスタ７４′のチャネル幅
がトランジスタ５２のチャネル幅及びバイアス基準回路
５４におけるトランジスタ６４のチャネル幅（同一チャ
ネル長と仮定すると）の１／２であるならば、トランジ
スタ６４、７４′の並列結合の有効チャネル幅は、トラ
ンジスタ５２のチャネル幅の１．５倍である。したがっ
て、オンされたトランジスタ７４′に対するｉBIASの値
は、オフされたトランジスタ７４′に対するその最大値
の２／３である。
【０１３８】もちろん、異なる電流ｉBIASの値が特定の
メモリサイクルの回数で永久にプログラム化されるか又
はクロックインされることを望むならば、他の様々なサ
イズのトランジスタが、バイアス電流源２６′の中で同
様に実施される。さらに、例えば、トランジスタ７２、
７２′の両方が、電流ｉBIASをさらに減少させるために
同時にオンされる。他の電流の減少の組み合わせは当業
者に明らかであることが予想される。
【０１３９】したがって、本発明のこの他の実施形態に
よると、バイアス電流ｉBIASの値は、特定の設計に対し
て、電気テストによって決定されるようにプロセスパラ
メータに依存する個々のメモリ回路に対して、又はメモ
リサイクル中の時間における特定の点で最適化される。
この最適化は、一方では、最大ソース及びシンク電流と
電圧調整器及び基準２４のための最小出力インピーダン
ス間のトレードオフの最適化、他方では、電圧調整器及
び基準２４によって引き出される電流の最適化を可能に
する。さらに、所望の出力スルーレートはこの最適化に
おいて選択される。
【０１４０】（可変出力ＶＯＨ制御装置）
【０１４１】本発明の他の実施形態によると、ＶＯＨＲ
ＥＦ制限機能の選択可能性が、論理信号によるか又はヒ
ューズプログラム可能性によるかのいずれかによって与
えられる。本発明のこの実施形態によると、同一の設計
の全てのメモリが、より低い電源を使用する他の集積回
路と組み合わせて使用するために特定されるわけではな
いことが意図される。
【０１４２】例えば、メモリの部分集合は５．０ボルト
のＶOH最大値を有するが、一方異なる部分集合は３．３
ボルトに制限されたＶOH最大値を有する。簡便に製造す
る目的及び在庫管理の目的のために、５．０ボルト又は
３．３ボルトのＶOH最大値の間の決定が製造プロセスの
可能な限り最新の段階でなされる場合、いずれかのよう
に使用するのに適した単一の集積回路設計を有すること
は好ましい。
【０１４３】さらに、３．３ボルト動作のための特定の
メモリチップの適合性は、あるメモリが、たとえＶＯＨ
ＲＥＦ制限機能が使用可能にされても、３．３ボルトの
作動仕様を満たさないが、５．０ボルトのＶOH最大値を
有するメモリのための作動仕様を満たすように電流駆動
のようなプロセスパラメータに依存し得る。この場合、
電気テスト後にＶＯＨＲＥＦ制限機能の選択可能性を有
することは望ましい。
【０１４４】さらに他の実施形態において、それにおい
てＶＯＨＲＥＦ制限機能が選択的に使用可能及び使用禁
止され得るメモリ１０のための特別なテストモードを有
することは有用である。
【０１４５】次に、図１０を参照すると、電圧基準・調
整器１２４は前述の電圧基準・調整器２４と同様に構成
されるが、外部信号、特別テストモード信号又はヒュー
ズ回路のプログラミングによって使用禁止される本発明
の他の実施形態が示される。電圧基準・調整器２４及び
電圧基準・調整器１２４に共通のこれらの構成要素は、
同一の参照番号によって参照され、図１０の電圧基準・
調整器１２４に関しては再度説明しない。
【０１４６】前述の構成要素に加えて、電圧基準・調整
器１２４は、後述されるようなＮＯＲゲート８０の出力
によって示されるように、ＶＯＨＲＥＦ制限機能が使用
禁止されるべきである場合、あるノードを強いてＶCC又
はグランドにするｐチャネルトランジスタ８２、８４、
８９及びｎチャネルトランジスタ８６を含む。ｐチャネ
ルトランジスタ８２、８４、８９の各々は、ＶCCにバイ
アスされたソース及びＮＯＲゲート８０の出力からライ
ンＬＩＭＯＦＦ＊を受け入れるゲートを有する。トラン
ジスタ８２のドレインは、電圧基準・調整器１２４のカ
レントミラーにおけるトランジスタ４４、４６のゲート
に接続され、トランジスタ８４のドレインは、電圧基準
・調整器１２４の出力でラインＶＯＨＲＥＦに接続さ
れ、そしてトランジスタ８９のドレインはバイアス基準
回路５４への入力に接続される。
【０１４７】ｎチャネルトランジスタ８６は、バイアス
電流源２６におけるノードＩＳＶＲに接続されるドレイ
ンを有し、グランドに接続されるソースを有し、そして
インバータ８５による反転後、信号ＬＩＭＯＦＦ＊を受
け取るゲートを有する。本発明のこの実施形態による
と、パスゲート８８は、電圧ＰＶＢＩＡＳとバイアス基
準回路５４との間に設けられ、かつ信号ＬＩＭＯＦＦ＊
に基づいた真及び補数信号によって制御される。
【０１４８】動作において、ＮＯＲ機能８０の出力での
ラインＬＩＭＯＦＦ＊がハイ論理レベルであるならば、
トランジスタ８２、８４、８６及び８９は全てオフさ
れ、かつパスゲート８８はオンされる。すなわち、この
場合、電圧基準・調整器１２４は、電圧基準・調整器２
４に対して前述されたようにラインＶＯＨＲＥＦで電圧
を制限するように動作する。
【０１４９】しかしながら、ＮＯＲ機能８０の出力での
ラインＬＩＭＯＦＦ＊がロー論理レベルであるならば、
トランジスタ８２、８４、８６及び８９は全てオンさ
れ、かつパスゲート８８はオフされる。この状態におい
て、ラインＶＯＨＲＥＦは強いて５．０ボルトにされ、
しがって、出力バッファ２１に印加された（及び出力ド
ライバ２０におけるプルアップトランジスタ３２のゲー
トに印加された）ドレインは減少されたレベルに制限さ
れない。
【０１５０】電圧基準・調整器１２４を通して引き出さ
れたＤＣ電流を最少にするために、それにおけるあるノ
ードもまた強いて特定の電圧にされる。この例におい
て、トランジスタ４４、４６のゲートはトランジスタ８
２によってＶCCにプルされ、したがって電圧基準・調整
器１２４における基準支脈及びミラー支脈の両方をオフ
する。パスゲート８８は、バイアス基準回路５４から電
圧ＰＶＢＩＡＳを切り離し、トランジスタ８９はバイア
ス基準回路５４への入力をＶＣＣにプルし、トランジス
タ８６はノードＩＳＶＲをグランドにプルし、よってト
ランジスタ５２及び５８をオフする。もちろん、ＮＯＲ
機能８０の出力もまた、好ましいように、オフセット補
償電流源２８内のノード、バイアス基準回路５４等に印
加される。
【０１５１】本発明のこの例において、ＮＯＲ機能８０
は３つの入力を受け取る。ハイ論理レベルであるこの３
つの入力のいかなる入力もラインＬＩＭＯＦＦ＊をロー
に駆動されるようにする。第１の入力は、メモリ１０に
おける他の場所で、例えばタイミング・制御回路１４で
生成される論理信号ＤＩＳである。すなわち、例えば入
力又は命令のある組み合わせは、論理信号ＤＩＳが起動
されるようにメモリに印加される。ノードＦＤＩＳのＮ
ＯＲ機能８０の第２の入力はヒューズ回路９０によって
生成される。ヒューズ回路９０は、ノードＦＤＩＳが、
ままのヒューズに対してロー論理レベルで、ヒューズが
飛ばされたならば、ハイ論理レベルであるように、ヒュ
ーズ回路７５に関して前述されたように構成される。
【０１５２】本発明のこの実施形態によると、特別のテ
ストパッドＴＰはまた、ウェーハ形式での電気テスト中
（すなわち、パッケージングより前）電圧基準・調整器
１２４の使用可能及び使用禁止を制御する。テストパッ
ドＴＰは、ＮＯＲ機能８０の入力として受け取るノード
ＴＤＩＳを駆動するインバータ９１の入力に接続され
る。トランジスタ９２は、インバータ９１の入力とグラ
ンドとの間に接続されたソース／ドレインパスを有し、
かつインバータ９１の出力でノードＴＤＩＳに接続され
たゲートを有する。トランジスタ９３は、インバータ９
１の入力とグランドとの間に接続されたソース／ドレイ
ンパスを有し、かつパワーオンリセット信号ＰＯＲによ
って制御されたゲートを有する。
【０１５３】動作において、テストパッドＴＰがＶCCに
保持されるならば、インバータ９１は、ノードＴＤＩＳ
を強いてローにする。しかしながら、テストパッドＴＰ
がオープンにされたままか、グランドに接続されるなら
ば、起動と同時に、トランジスタ９３は、インバータ９
１の入力をローにプルにし、トランジスタ９２の動作に
よって保持されるノードＴＤＩＳを強いてハイ論理レベ
ルにする。このように、テストパッドＴＰが電気テスト
中、電圧基準・調整器１２４の使用可能及び使用禁止を
制御できることが意図されている。このようなテストの
結果により、テストパッドＴＰは、電圧基準・調整器１
２４が永久に使用可能にされるべきであるならば、ＶCC
にワイヤ接着されるか、電圧基準・調整器１２４が特定
のメモリ１０に対して永久に使用禁止されるべきである
ならば、オープンにされたままである（好ましくグラン
ドに配線される）。
【０１５４】本発明による電圧基準・調整器のＶOH制限
機能のこのような使用可能及び使用禁止は、この機能を
組み込む集積回路の製造管理を大いに改良するように意
図されている。特に、異なる仕様制限に対応する集積回
路は、電気テスト後に、プロセスで遅くされた最大ＶOH
電圧の選択によって同一設計から製造され得る。さら
に、前述のように、ヒューズプログラミングは、入力電
圧を電圧基準・調整器回路に与える分圧器を調整するた
めに使用され、所望の最大ＶOH電圧の付加調整を可能に
する。
【０１５５】本発明は、好ましい実施形態に関してここ
に記載したが、これらの実施形態の変更及び代替例、本
発明の長所及び利点を得るこのような変更及び代替例
は、本明細書及び図面に関連する当業者に明らかである
ことが、もちろん熟慮される。このような変更及び代替
例は特許請求の範囲に記載されているような本発明の範
囲の内にあることが意図されている。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態による出力駆動回路
を組み込む集積メモリ回路のブロック図である。
【図２】本発明の好ましい実施形態による出力駆動回路
のブロック図である。
【図３】本発明の好ましい実施形態による電圧基準・調
整器回路の概略図である。
【図４】本発明の好ましい実施形態による電圧基準・調
整器回路で使用されるようなバイアス電流源の概略図で
ある。
【図５】オフセット補償電流の有無、それぞれにおける
本発明の好ましい実施形態による電圧基準・調整器回路
の動作のタイミングプロットである。
【図６】オフセット補償電流の有無、それぞれにおける
本発明の好ましい実施形態による電圧基準・調整器回路
の動作のタイミングプロットである。
【図７】本発明の好ましい実施形態による電圧基準・調
整器回路で使用されるようなダイナミックバイアス制御
回路の概略図である。
【図８】集積回路メモリにおける図７の回路の動作を示
すタイミング図である。
【図９】プログラマブルバイアス電流レベルを含む本発
明の他の実施形態によるバイアス電流源の概略図であ
る。
【図１０】本発明の他の実施形態による電圧基準・調整
器回路の概略図である。
【図１１】従来技術を示す回路図である。
【符号の説明】
１０ メモリ、１２ アドレスレジスタ、１４ タイミ
ング・制御回路、１６メモリアレイ、１７ アドレスデ
コーダ、１８ 入力バッファ、１９ 読み出し回路、２
０ 出力ドライバ、２１ 出力バッファ、２２ 出力バ
ッファバイアス回路。

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧と出力端子との間に結合された
    導電経路を有し、かつ制御電極を有するプルアップ駆動
    トランジスタと、 バイアス電圧に応答して前記プルアップ駆動トランジス
    タの駆動を制限する回路と、 前記バイアス電圧を発生する電圧基準・調整器とを備え
    た集積回路のための出力ドライブ回路において、 前記電源電圧に基づいた目標電圧を生成する手段と、 基準支脈及びミラー支脈を有するカレントミラーであっ
    て、前記基準支脈が前記目標電圧を入力し、かつそれに
    応答して基準電流を流し、前記ミラー支脈が、基準電流
    に応答してミラー電流を流し、かつ前記ミラー電流に基
    づいたバイアス電圧出力で前記バイアス電圧を得る前記
    カレントミラーと、 前記カレントミラーの前記基準支脈及び前記ミラー支脈
    に結合され、それによって流された前記基準電流及び前
    記ミラー電流を制御するバイアス電流源と、 前記電源電圧に対して前記バイアス電圧出力を選択可能
    なようにバイアスする回路とを含むことを特徴とする出
    力ドライブ回路。
  2. 【請求項２】 前記生成する手段が分圧器を備えたこと
    を特徴とする請求項１の出力ドライブ回路。
  3. 【請求項３】 前記分圧器がヒューズプログラマブルで
    あることを特徴とする請求項１の出力ドライブ回路。
  4. 【請求項４】 前記バイアス電圧を選択可能なようにバ
    イアスする回路が、前記バイアス電圧出力と前記電源電
    圧との間に接続された導電経路を有し、かつ使用禁止信
    号を受け取る制御電極を有する第１の使用禁止トランジ
    スタを備えたことを特徴とする請求項１の出力ドライブ
    回路。
  5. 【請求項５】 前記バイアス電流源が、 一方の端部の前記基準電圧と他方の端部の前記カレント
    ミラーの前記基準支脈及び前記ミラー支脈との間に接続
    された導電経路を有し、かつバイアス基準電圧を受け取
    る制御電極を有する電流源トランジスタを備え、 かつ前記バイアス電圧を選択可能なようにバイアスする
    回路が、前記電流源トランジスタの前記制御電極と、前
    記制御電極に印加されるとき、前記電流源トランジスタ
    をオフするのに十分な電圧との間に接続される導電経路
    を有し、かつ前記使用禁止信号を受け取るように結合さ
    れる制御電極を有する第２の使用禁止トランジスタを備
    えたことを特徴とする請求項４の出力ドライブ回路。
  6. 【請求項６】 第２の基準電圧に応答する前記バイアス
    基準電圧を生成するバイアス基準回路をさらに備え、 前記バイアス電圧を選択可能なようにバイアスする回路
    が、 前記第２の基準電圧と前記バイアス基準回路との間に接
    続された導電経路を有し、かつ前記使用禁止信号を受け
    取る制御電極を有し、前記使用禁止信号に応答して前記
    バイアス基準回路から前記第２の基準電圧を選択可能な
    ように切り離すパスゲートを備えたことを特徴とする請
    求項４の出力ドライブ回路。
  7. 【請求項７】 前記バイアス電圧を選択可能なようにバ
    イアスする回路が、 前記バイアス基準回路と前記電源電圧との間に接続され
    た導電経路を有し、かつ前記使用禁止信号を受け取るよ
    うに結合された制御電極を有する第３の使用禁止トラン
    ジスタを備えたことを特徴とする請求項６の出力ドライ
    ブ回路。
  8. 【請求項８】 前記カレントミラーが、 前記電源電圧によってバイアスされたソースを有し、互
    いに接続されるドレイン及びゲートを有する基準ｐチャ
    ネルトランジスタと、 前記基準ｐチャネルトランジスタの前記ドレインに接続
    されたドレインを有し、前記目標電圧を入力するゲート
    を有し、かつ前記バイアス電流源に接続されたソースを
    有する基準ｎチャネルトランジスタと、 前記電源電圧によってバイアスされたソースを有し、前
    記基準ｐチャネルトランジスタの前記ゲートに接続され
    たゲートを有し、かつ前記バイアス電圧を発生するよう
    に結合されたドレインを有するミラーｐチャネルトラン
    ジスタと、 前記バイアス電流源に接続されたソースを有し、前記ミ
    ラーｐチャネルトランジスタの前記ドレインに接続され
    たドレインを有し、かつ前記バイアス電圧を受け取るよ
    うに結合されたゲートを有するミラーｎチャネルトラン
    ジスタとを備え、 かつ前記バイアス電圧を選択可能なようにバイアスする
    回路が、 一方の端部で前記基準ｐチャネルトランジスタ及び前記
    ミラーｐチャネルトランジスタの前記ゲートに接続さ
    れ、かつ他方の端部で前記電源電圧に接続される導電経
    路を有し、前記使用禁止信号を受け取るように結合され
    る制御電極を有する第４の使用禁止トランジスタを備え
    たことを特徴とする請求項１の出力ドライブ回路。
  9. 【請求項９】 前記プルアップ駆動トランジスタの駆動
    を制限する回路が、 データ信号を受け取る入力を有し、かつ前記プルアップ
    駆動トランジスタの前記制御電極に接続された出力を有
    する出力バッファを備え、前記出力バッファが前記電源
    電圧よりも低いバイアス電圧を受け取るように接続され
    たことを特徴とする請求項１の出力ドライブ回路。
  10. 【請求項１０】 前記出力バッファが、 前記バイアス電圧と前記プルアップ駆動トランジスタの
    前記制御電極との間に接続された導電経路を有し、前記
    データ信号を受け取るように結合された制御電極を有す
    るプルアップバッファトランジスタと、 前記プルアップ駆動トランジスタの前記制御電極と前記
    基準電圧との間に接続された導電経路を有し、前記デー
    タ信号を受け取るように結合された制御電極を有するプ
    ルダウンバッファトランジスタとを備えたことを特徴と
    する請求項９の出力ドライブ回路。
  11. 【請求項１１】 前記使用禁止信号がクロック信号であ
    ることを特徴とする請求項１の出力ドライブ回路。
  12. 【請求項１２】 ヒューズの状態に応答して使用禁止信
    号を供給するヒューズ回路を備えたことを特徴とする請
    求項１の出力ドライブ回路。
  13. 【請求項１３】 前記使用禁止信号が、前記集積回路の
    端子で前記電圧に応答して発生されることを特徴とする
    請求項１の出力ドライブ回路。
  14. 【請求項１４】 前記電圧が前記集積回路の前記端子を
    電圧に結合されることによって生成されることを特徴と
    する請求項１３の出力ドライブ回路。
  15. 【請求項１５】 電源電圧よりも小さい電圧を有する出
    力端子でハイ論理レベル出力を供給するように出力ドラ
    イバにおけるプルアップ駆動トランジスタを制御する方
    法において、 第１の状態で又は第２の状態で制限モード使用禁止信号
    を受け取るステップと、 前記第１の状態での制限モード使用禁止信号を受信する
    ことに応答して、基準支脈及びミラー支脈を有するカレ
    ントミラーを制御することによって出力基準電圧を生成
    するステップであって、前記基準支脈を通る前記電流が
    前記電源電圧に基づいた目標電圧によって制御され、か
    つ前記ミラー支脈を通る前記電流が前記出力基準電圧を
    規定する前記生成ステップと、 前記第２の状態での制限モード使用禁止信号を受信する
    ことに応答して、前記出力基準電圧を前記電源電圧に接
    続するステップと、 前記生成する又は接続するステップの後、前記出力基準
    電圧をバイアス電圧として出力バッファにおけるプルア
    ップトランジスタに印加するステップと、 出力ドライバがハイ論理レベル出力を供給することにな
    っていることを指示するデータ入力信号を受信すること
    に応答し、第１の状態での前記制限モード使用禁止信号
    を受信することと結合して、前記プルアップ駆動トラン
    ジスタの前記制御電極に前記出力基準電圧を印加するよ
    うに前記出力バッファにおける前記プルアップトランジ
    スタをオンするステップと、 出力ドライバがハイ論理レベル出力を供給することにな
    っていることを指示するデータ入力信号を受信すること
    に応答して、前記プルアップ駆動トランジスタの前記制
    御電極に前記出力基準電圧を印加するように前記出力バ
    ッファにおける前記プルアップトランジスタをオンする
    ステップとからなることを特徴とするプルアップ駆動ト
    ランジスタを制御する方法。
  16. 【請求項１６】 前記カレントミラーの前記基準支脈及
    びミラー支脈を通る電流を制御し、 前記第２の状態での制限モード使用禁止ステップに応答
    して前記カレントミラーの前記基準支脈及びミラー支脈
    を通る電流をゼロであるように制御することを含むこと
    を特徴とする請求項１５のプルアップ駆動トランジスタ
    を制御する方法。
  17. 【請求項１７】 前記カレントミラーが、 前記電源電圧によってバイアスされたソースを有し、互
    いに接続されるドレイン及びゲートを有する基準ｐチャ
    ネルトランジスタと、 前記基準ｐチャネルトランジスタの前記ドレインに接続
    されたドレインを有し、前記目標電圧を入力するゲート
    を有し、かつバイアス電流源に接続されたソースを有す
    る基準ｎチャネルトランジスタと、 前記電源電圧によってバイアスされたソースを有し、前
    記基準ｐチャネルトランジスタの前記ゲートに接続され
    たゲートを有し、かつ前記バイアス電圧を発生するよう
    に結合されたドレインを有するミラーｐチャネルトラン
    ジスタと、 前記バイアス電流源に接続されたソースを有し、前記ミ
    ラーｐチャネルトランジスタの前記ドレインに接続され
    たドレインを有し、かつ前記バイアス電圧を受け取るよ
    うに結合されたゲートを有するミラーｎチャネルトラン
    ジスタとを含むことを特徴とする請求項１５のプルアッ
    プ駆動トランジスタを制御する方法。
  18. 【請求項１８】 前記第２のレベルでの前記使用禁止信
    号を受信することに応答して、前記ｐチャネル基準トラ
    ンジスタのゲート及び前記ｐチャネルミラートランジス
    タのゲートを前記電源電圧に接続することを含むことを
    特徴とする請求項１７のプルアップ駆動トランジスタを
    制御する方法。
  19. 【請求項１９】 ヒューズ回路をプログラミングするこ
    とによって前記使用禁止信号を生成することを含むこと
    を特徴とする請求項１５のプルアップ駆動トランジスタ
    を制御する方法。
  20. 【請求項２０】 特別のテストモードに入力することに
    よって前記使用禁止信号を生成することを含むことを特
    徴とする請求項１５のプルアップ駆動トランジスタを制
    御する方法。
  21. 【請求項２１】 端子を電圧に結合することによって前
    記使用禁止信号を生成することを含むことを特徴とする
    請求項１５のプルアップ駆動トランジスタを制御する方
    法。
  22. 【請求項２２】 分圧器によって前記目標電圧を生成す
    ることを含むことを特徴とする請求項１５のプルアップ
    駆動トランジスタを制御する方法。
  23. 【請求項２３】 前記分圧器を調整することによって前
    記目標電圧をヒューズプログラミングすることを含むこ
    とを特徴とする請求項２２のプルアップ駆動トランジス
    タを制御する方法。
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