JP2804162B2 - 定電流定電圧回路 - Google Patents
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電流定電圧回路に係り、特にMOSFETを集積
化した半導体集積回路における定電流定電圧回路に関す
る。
化した半導体集積回路における定電流定電圧回路に関す
る。
米国特許第4,454,467号（特開昭58−22423号）には、
第２図に示す如き基準電圧発生回路が開示されている。
第２図に示す如き基準電圧発生回路が開示されている。
すなわち、第２図の公知の基準電圧発生回路は、その
ゲートが共通接続されたｎチャンネルMOSFETQ1,Q2と、
ゲートとドレインとが接続されたｎチャンネルMOSFETQ3
と、カレントミラー回路を構成するｐチャンネルMOSFET
Q4,Q5とから構成されている。ｎチャンネルMOSFETQ1の
しきい値電圧Vth1は大きな値に設定され、ｎチャンネル
MOSFETQ2のしきい値電圧Vth2は小さな値に設定されてい
るため、しきい値電圧差Vth1−Vth2＝ΔVthが出力電圧V
outとして出力端子T0から得られることができる。
ゲートが共通接続されたｎチャンネルMOSFETQ1,Q2と、
ゲートとドレインとが接続されたｎチャンネルMOSFETQ3
と、カレントミラー回路を構成するｐチャンネルMOSFET
Q4,Q5とから構成されている。ｎチャンネルMOSFETQ1の
しきい値電圧Vth1は大きな値に設定され、ｎチャンネル
MOSFETQ2のしきい値電圧Vth2は小さな値に設定されてい
るため、しきい値電圧差Vth1−Vth2＝ΔVthが出力電圧V
outとして出力端子T0から得られることができる。
この出力端子T0から得られるしきい値電圧差ΔV
thは、電源電圧VDDの電圧変動もしくは温度変動にかか
わらずほぼ一定の値となる。
thは、電源電圧VDDの電圧変動もしくは温度変動にかか
わらずほぼ一定の値となる。
上記の従来の技術の基準電圧発生回路から発生される
出力電圧Voutを利用して定電流を得ることを本発明者等
が検討したところ、下記の如き問題点が生じることが明
らかとなった。
出力電圧Voutを利用して定電流を得ることを本発明者等
が検討したところ、下記の如き問題点が生じることが明
らかとなった。
すなわち、第２図の基準電圧発生回路の出力端子T0の
出力電圧VoutのｎチャンネルMOSFETQ6のゲートに印加
し、このMOSFETQ6のソースを接地することにより、この
MOSFETQ6のドレインに定電流IQ6を流すことができる。
出力電圧VoutのｎチャンネルMOSFETQ6のゲートに印加
し、このMOSFETQ6のソースを接地することにより、この
MOSFETQ6のドレインに定電流IQ6を流すことができる。
しかしながら、温度変化に伴ってMOSFETQ6の特性が変
化し、その結果このMOSFETQ6のドレイン電流IQ6の値が
変動すると言うものである。
化し、その結果このMOSFETQ6のドレイン電流IQ6の値が
変動すると言うものである。
本発明は本願発明者等のかかる検討結果を基にしてな
されたものであり、その目的とするところは温度依存性
の小さい定電流定電圧回路を提供することにある。
されたものであり、その目的とするところは温度依存性
の小さい定電流定電圧回路を提供することにある。
本発明の代表的な実施形態による定電流定電圧回路
は、 （１）そのゲートが共通接続された第１と第２のMOSFET
（Q1,Q2）と、 （２）そのドレイン・ソース経路が上記第２のMOSFET
（Q2）のソースに接続された第３のMOSFET（Q3）と、 （３）その入力とその出力とが上記第２のMOSFET（Q2）
のドレインと上記第１のMOSFET（Q1）のドレインとにそ
れぞれ接続されたカレントミラー回路（Q4,Q5）とを具
備してなり、上記第１のMOSFET（Q1）のゲートとドレイ
ンとが接続され、 上記第３のMOSFET（Q3）が線形領域で動作する如く上
記第３のMOSFET（Q3）のゲートは所定の動作電位点（V
DD）に接続され、 上記第２と第３のMOSFET（Q2,Q3）のチャンネル長（L
2,L3）およびチャンネル幅（W2,W3）による第１の係数
（W3L2/L3W2）は所定値以下の値に設定されている。
は、 （１）そのゲートが共通接続された第１と第２のMOSFET
（Q1,Q2）と、 （２）そのドレイン・ソース経路が上記第２のMOSFET
（Q2）のソースに接続された第３のMOSFET（Q3）と、 （３）その入力とその出力とが上記第２のMOSFET（Q2）
のドレインと上記第１のMOSFET（Q1）のドレインとにそ
れぞれ接続されたカレントミラー回路（Q4,Q5）とを具
備してなり、上記第１のMOSFET（Q1）のゲートとドレイ
ンとが接続され、 上記第３のMOSFET（Q3）が線形領域で動作する如く上
記第３のMOSFET（Q3）のゲートは所定の動作電位点（V
DD）に接続され、 上記第２と第３のMOSFET（Q2,Q3）のチャンネル長（L
2,L3）およびチャンネル幅（W2,W3）による第１の係数
（W3L2/L3W2）は所定値以下の値に設定されている。
第３のMOSFET（Q3）のゲートは所定の電位点（VDD）
に接続されることにより第３のMOSFET（Q3）が線形領域
で動作し、係数（W3L2/L3W2）は所定値以下の値に設定
されているため、第３のMOSFET（Q3）は高抵抗として動
作する。
に接続されることにより第３のMOSFET（Q3）が線形領域
で動作し、係数（W3L2/L3W2）は所定値以下の値に設定
されているため、第３のMOSFET（Q3）は高抵抗として動
作する。
この高抵抗として動作する第３のMOSFET（Q3）にその
ソースが接続された第２のMOSFET（Q2）のゲート・ソー
ス間にはそのしきい値電圧Vth以下の電圧が印加される
ので、この第２のMOSFET（Q2）は微小電流を流すところ
の所謂サブスレッシュホールド領域で動作する。
ソースが接続された第２のMOSFET（Q2）のゲート・ソー
ス間にはそのしきい値電圧Vth以下の電圧が印加される
ので、この第２のMOSFET（Q2）は微小電流を流すところ
の所謂サブスレッシュホールド領域で動作する。
サブスレッシュホールド領域で動作する第２のMOSFET
（Q2）に流れる電流は温度上昇に伴って増加しようとす
るが、第２のMOSFET（Q2）のドレイン・ソース経路にそ
のドレイン・ソース経路が直列接続された第３のMOSFET
（Q3）はそのサブスレッシュホールド領域の外の大電流
動作領域で動作するため、大電流動作領域で動作するこ
の第３のMOSFET（Q3）に流れる電流は温度上昇に伴って
減少しようとする。この様に、そのドレイン・ソース経
路が直列接続された第２のMOSFET（Q2）と第３のMOSFET
（Q3）の電流の温度依存性が互いに相殺するため、この
第２のMOSFET（Q2）と第３のMOSFET（Q3）との時列経路
に流れる電流は温度変化に係らずほぼ一定に保たれるこ
とができる。
（Q2）に流れる電流は温度上昇に伴って増加しようとす
るが、第２のMOSFET（Q2）のドレイン・ソース経路にそ
のドレイン・ソース経路が直列接続された第３のMOSFET
（Q3）はそのサブスレッシュホールド領域の外の大電流
動作領域で動作するため、大電流動作領域で動作するこ
の第３のMOSFET（Q3）に流れる電流は温度上昇に伴って
減少しようとする。この様に、そのドレイン・ソース経
路が直列接続された第２のMOSFET（Q2）と第３のMOSFET
（Q3）の電流の温度依存性が互いに相殺するため、この
第２のMOSFET（Q2）と第３のMOSFET（Q3）との時列経路
に流れる電流は温度変化に係らずほぼ一定に保たれるこ
とができる。
従来技術の第２図のMOSFET（Q3）はそのゲート・ドレ
イン短絡接続の故に飽和領域で動作するのに対して、本
発明の第３のMOSFET（Q3）は上述のように線形領域でま
た高抵抗として動作することに大きな特徴を有する。
イン短絡接続の故に飽和領域で動作するのに対して、本
発明の第３のMOSFET（Q3）は上述のように線形領域でま
た高抵抗として動作することに大きな特徴を有する。
本発明のその他の特徴と他の目的は、以下の実施例か
ら明らかとなろう。
ら明らかとなろう。
以下、本発明の実施例を図面に沿って詳細に説明す
る。
る。
第１図は本発明の一実施例による定電流定電圧回路で
ある。第１図においては、第１と第２のｎチャンネルMO
SFETQ1,Q2のゲートは共通接続され、第１のｎチャンネ
ルMOSFETQ1のゲートとドレインとは接続され、第１のｎ
チャンネルMOSFETQ1のソースは接地電圧GNDに接続さ
れ、第２のMOSFETQ2のソースは第３のｎチャンネルMOSF
ETQ3のドレインに接続され、第３のMOSFETQ3のゲートは
電源電圧VDDに接続され、第３のMOSFETQ3のソースは接
地電圧GNDに接続され、カレントミラー回路Q4,Q5の入力
とその出力とは第２のMOSFETQ2のドレインと第１のMOSF
ETQ1のドレインとにそれぞれ接続されている。
ある。第１図においては、第１と第２のｎチャンネルMO
SFETQ1,Q2のゲートは共通接続され、第１のｎチャンネ
ルMOSFETQ1のゲートとドレインとは接続され、第１のｎ
チャンネルMOSFETQ1のソースは接地電圧GNDに接続さ
れ、第２のMOSFETQ2のソースは第３のｎチャンネルMOSF
ETQ3のドレインに接続され、第３のMOSFETQ3のゲートは
電源電圧VDDに接続され、第３のMOSFETQ3のソースは接
地電圧GNDに接続され、カレントミラー回路Q4,Q5の入力
とその出力とは第２のMOSFETQ2のドレインと第１のMOSF
ETQ1のドレインとにそれぞれ接続されている。
第１のMOSFETQ1のチャンネル長L1と第２のMOSFETQ2の
チャンネル長L2とは互いに等しい値に設定され、第２の
MOSFETQ2のチャンネル幅W2は第１のMOSFETQ1のチャンネ
ル幅W1のＫ倍（10又は100）に設定されている。
チャンネル長L2とは互いに等しい値に設定され、第２の
MOSFETQ2のチャンネル幅W2は第１のMOSFETQ1のチャンネ
ル幅W1のＫ倍（10又は100）に設定されている。
第１と第２のMOSFETQ1,Q2のチャンネル幅（W1,W2）お
よびチャンネル長（L1,L2）によるこの第２の係数Ｋ
（＝W2L1/W1L2）は、後に詳細に説明するように、本発
明の実施例において重要な意味を有するものである。
よびチャンネル長（L1,L2）によるこの第２の係数Ｋ
（＝W2L1/W1L2）は、後に詳細に説明するように、本発
明の実施例において重要な意味を有するものである。
エンハンスメント型のｎチャンネル第３のMOSFETQ3の
ゲートが電源電圧VDDに接続されているため、この第３
のMOSFETQ3が線形領域で動作する。
ゲートが電源電圧VDDに接続されているため、この第３
のMOSFETQ3が線形領域で動作する。
さらに、第２のMOSFETQ2のチャンネル長L2、第３のMO
SFETQ3のチャンネル長L3、第２のMOSFETQ2のチャンネル
幅W2、第３のMOSFETQ3のチャンネル幅W3による第１の係
数（W3L2/L3W2）は所定値以下の値に設定されているた
め、この第３のMOSFETQ3は高抵抗として動作することと
なる。
SFETQ3のチャンネル長L3、第２のMOSFETQ2のチャンネル
幅W2、第３のMOSFETQ3のチャンネル幅W3による第１の係
数（W3L2/L3W2）は所定値以下の値に設定されているた
め、この第３のMOSFETQ3は高抵抗として動作することと
なる。
カレントミラー回路を構成する第４と第５のｐチャン
ネルMOSFETQ4,Q5のチャンネル長L4,L5は互いに等しい値
に設定され、第４と第５のｐチャンネルMOSFETQ4,Q5の
チャンネル幅W4,W5は互いに等しい値に設定されてい
る。また、第４のMOSFETQ4のゲートとドレインとが接続
されることによって、第４のMOSFETQ4のドレイン・ソー
ス経路に流れる電流に比例する電圧が第４のMOSFETQ4の
ソース・ゲート間に発生する。この電圧は第５のMOSFET
Q5のソース・ゲート間に印加されるため、第４のMOSFET
Q4のドレイン・ソース経路に流れる電流と等しい電流が
第５のMOSFETQ5のドレイン・ソース経路に流れることに
なる。
ネルMOSFETQ4,Q5のチャンネル長L4,L5は互いに等しい値
に設定され、第４と第５のｐチャンネルMOSFETQ4,Q5の
チャンネル幅W4,W5は互いに等しい値に設定されてい
る。また、第４のMOSFETQ4のゲートとドレインとが接続
されることによって、第４のMOSFETQ4のドレイン・ソー
ス経路に流れる電流に比例する電圧が第４のMOSFETQ4の
ソース・ゲート間に発生する。この電圧は第５のMOSFET
Q5のソース・ゲート間に印加されるため、第４のMOSFET
Q4のドレイン・ソース経路に流れる電流と等しい電流が
第５のMOSFETQ5のドレイン・ソース経路に流れることに
なる。
従って、第４のMOSFETQ4のドレインと第５のMOSFETQ5
のドレインとはそれぞれカレントミラー回路の入力と出
力として動作することになり、入力に流れる電流I0と等
しい電流I0が出力に流れる。
のドレインとはそれぞれカレントミラー回路の入力と出
力として動作することになり、入力に流れる電流I0と等
しい電流I0が出力に流れる。
従って、高抵抗として動作する第３のMOSFETQ3にその
ソースが接続された第２のMOSFETQ2はサブスレッシュホ
ールド領域で動作するので、この第２のMOSFETQ2に流れ
る電流I0は微小電流となる。この微小電流I0と等しい電
流がカレントミラー回路（Q4,Q5）の出力に接続された
第１のMOSFETQ1に流されるため、この第２のMOSFETQ1も
サブスレッシュホールド領域で動作することとなる。
ソースが接続された第２のMOSFETQ2はサブスレッシュホ
ールド領域で動作するので、この第２のMOSFETQ2に流れ
る電流I0は微小電流となる。この微小電流I0と等しい電
流がカレントミラー回路（Q4,Q5）の出力に接続された
第１のMOSFETQ1に流されるため、この第２のMOSFETQ1も
サブスレッシュホールド領域で動作することとなる。
サブスレッシュホールド領域で動作する第２のMOSFET
Q2に流れる電流は温度上昇に伴って増加しようとする
が、第２のMOSFETQ2のドレイン・ソース経路にそのドレ
イン・ソース経路が直列接続された第３のMOSFETQ3はそ
のサブスレッシュホールド領域の外の大電流動作領域で
動作するため、大電流動作領域で動作するこの第３のMO
SFET（Q3）に流れる電流は温度上昇に伴って減少しよう
とする。この様に、そのドレイン・ソース経路が直列接
続された第２のMOSFETQ2と第３のMOSFETQ3の電流の温度
依存性が互いに相殺するため、この第２のMOSFETQ2と第
３のMOSFETQ3との直列経路に流れる電流I0は温度変化に
係らずほぼ一定に保たれることができる。
Q2に流れる電流は温度上昇に伴って増加しようとする
が、第２のMOSFETQ2のドレイン・ソース経路にそのドレ
イン・ソース経路が直列接続された第３のMOSFETQ3はそ
のサブスレッシュホールド領域の外の大電流動作領域で
動作するため、大電流動作領域で動作するこの第３のMO
SFET（Q3）に流れる電流は温度上昇に伴って減少しよう
とする。この様に、そのドレイン・ソース経路が直列接
続された第２のMOSFETQ2と第３のMOSFETQ3の電流の温度
依存性が互いに相殺するため、この第２のMOSFETQ2と第
３のMOSFETQ3との直列経路に流れる電流I0は温度変化に
係らずほぼ一定に保たれることができる。
従って、第１と第２のｎチャンネルMOSFETQ1,Q2の共
通接続ゲートを出力端子T0とすると、この出力端子T0に
発生する電圧Voutは電源電圧VDDの変動にも係らずほぼ
一定となる。従って、この出力端子T0の出力電圧Voutを
ｎチャンネルMOSFETQ6のゲートに印加し、このMOSFETQ6
のソースを接地することにより、このMOSFETQ6のドレイ
ンに定電流IQ6を流すことができる。
通接続ゲートを出力端子T0とすると、この出力端子T0に
発生する電圧Voutは電源電圧VDDの変動にも係らずほぼ
一定となる。従って、この出力端子T0の出力電圧Voutを
ｎチャンネルMOSFETQ6のゲートに印加し、このMOSFETQ6
のソースを接地することにより、このMOSFETQ6のドレイ
ンに定電流IQ6を流すことができる。
第３図は、電源電圧VDDを３ボルトとした第１図の定
電流定電圧回路において、第２の係数Ｋ（＝W2L1/L
1W2）を10又は100とした場合に、第１の係数（W3L2/L3W
2）を変化させた時の電流I0の温度依存性ΔI0/I0/ΔＴ
（％/Deg）をプロットしたものである。
電流定電圧回路において、第２の係数Ｋ（＝W2L1/L
1W2）を10又は100とした場合に、第１の係数（W3L2/L3W
2）を変化させた時の電流I0の温度依存性ΔI0/I0/ΔＴ
（％/Deg）をプロットしたものである。
この第３図から、電流I0の温度依存性ΔI0/I0/ΔＴを
0.45（％/Deg）以下にするためには、係数（W3L2/L
3W2）は0.1以下の値に設定すべきことが理解できる。
0.45（％/Deg）以下にするためには、係数（W3L2/L
3W2）は0.1以下の値に設定すべきことが理解できる。
同様に、電流I0の温度依存性ΔI0/I0/ΔＴを0.25（％
/Deg）以下にするためには、第１の係数（W3L2/L3W2）
と上記第２の係数Ｋとの積KW3L2/L3W2は0.1以下に設定
すべきことが第２の係数Ｋ（＝W2L1/W1L2）の10又は100
の特性から理解できる。
/Deg）以下にするためには、第１の係数（W3L2/L3W2）
と上記第２の係数Ｋとの積KW3L2/L3W2は0.1以下に設定
すべきことが第２の係数Ｋ（＝W2L1/W1L2）の10又は100
の特性から理解できる。
第４図は本発明の他の実施例による定電流定電圧回路
の回路図を示し、第１図の実施例と異なるのは第３のMO
SFETQ3のエンハンスメント型ではなくデプレッション型
であり、この型の変更に伴って第３のMOSFETQ3のゲート
が接地電位GNDに接続されていることである。
の回路図を示し、第１図の実施例と異なるのは第３のMO
SFETQ3のエンハンスメント型ではなくデプレッション型
であり、この型の変更に伴って第３のMOSFETQ3のゲート
が接地電位GNDに接続されていることである。
第５図は、電源電圧VDDを３ボルトとした第４図の定
電流定電圧回路において、第２の係数Ｋ（＝W2L1/W
1L2）は10又は100とした場合に、第１の係数（W3L2/L3W
2）を変化させた時の電流I0の温度依存性ΔI0/I0/ΔＴ
（％/Deg）をプロットしたものである。
電流定電圧回路において、第２の係数Ｋ（＝W2L1/W
1L2）は10又は100とした場合に、第１の係数（W3L2/L3W
2）を変化させた時の電流I0の温度依存性ΔI0/I0/ΔＴ
（％/Deg）をプロットしたものである。
この第５図から、電流I0の温度依存性ΔI0/I0/ΔＴを
0.45（％/Deg）以下にするためには、係数（W3L2/L
3W2）は0.1以下の値に設定すべきことが理解できる。
0.45（％/Deg）以下にするためには、係数（W3L2/L
3W2）は0.1以下の値に設定すべきことが理解できる。
同様に、電流I0の温度依存性ΔI0/I0/ΔＴを0.3（％/
Deg）以下にするためには、第１の係数（W3L2/L3W2）と
上記第２の係数Ｋとの積KW3L2/L3W2は0.4以下に設定す
べきことが第２の係数Ｋ（＝W2L1/W1L2）の10又は100の
特性から理解できる。
Deg）以下にするためには、第１の係数（W3L2/L3W2）と
上記第２の係数Ｋとの積KW3L2/L3W2は0.4以下に設定す
べきことが第２の係数Ｋ（＝W2L1/W1L2）の10又は100の
特性から理解できる。
第６図は本発明の他の実施例による定電流定電圧回路
の回路図を示しており、第１図の実施例と異なるのは、
MOSFETQ1乃至Q5のｎチャンネルとｐチャンネルの導電型
が逆とされているとともに、第３のMOSFETQ3はエンハン
スメント型ではなくデプレッション型であり、この型の
変更に伴って第３のMOSFETQ3のゲートがそのソースに接
続されていることと、容量ＣとMOSFETQ7乃至Q11から構
成された起動回路がMOSFETQ4,Q5のゲートに接続されて
いることである。
の回路図を示しており、第１図の実施例と異なるのは、
MOSFETQ1乃至Q5のｎチャンネルとｐチャンネルの導電型
が逆とされているとともに、第３のMOSFETQ3はエンハン
スメント型ではなくデプレッション型であり、この型の
変更に伴って第３のMOSFETQ3のゲートがそのソースに接
続されていることと、容量ＣとMOSFETQ7乃至Q11から構
成された起動回路がMOSFETQ4,Q5のゲートに接続されて
いることである。
第６図の起動回路は電源VDDの投入直後に、容量Ｃの
作用によって、インバータを構成するMOSFETQ9,Q10のゲ
ートはハイレベルにプルアップされる。その結果、この
インバータQ9,Q10の出力はローレベルとされ、ｐチャン
ネルMOSFETQ11が導通して、定電流定電圧回路のMOSFETQ
4,Q5にゲート起動電圧が印加される。
作用によって、インバータを構成するMOSFETQ9,Q10のゲ
ートはハイレベルにプルアップされる。その結果、この
インバータQ9,Q10の出力はローレベルとされ、ｐチャン
ネルMOSFETQ11が導通して、定電流定電圧回路のMOSFETQ
4,Q5にゲート起動電圧が印加される。
MOSFETQ4,Q5に電流が流れ始めた後は、MOSFETQ7は導
通するため、インバータを構成するMOSFETQ9,Q10のゲー
トはローレベルとされる。その結果、このインバータ
Q9,Q10の出力はハイレベルとされ、ｐチャンネルMOSFET
Q11が非導通となり、この起動回路による定電流定電圧
回路の起動動作が終了する。
通するため、インバータを構成するMOSFETQ9,Q10のゲー
トはローレベルとされる。その結果、このインバータ
Q9,Q10の出力はハイレベルとされ、ｐチャンネルMOSFET
Q11が非導通となり、この起動回路による定電流定電圧
回路の起動動作が終了する。
第７図は本発明の実施例の定電流定電圧回路を、半導
体メモリ装置に応用した応用例を示す図である。
体メモリ装置に応用した応用例を示す図である。
すなわち、半導体メモリ装置の集積密度を向上するた
めにはメモリセルアレー６および周辺回路５を構成する
MOSFETを微細化する必要がある。一方、MOSFETのショー
ト・チャンネル化による微細化技術では５ボルトの外部
電源VDDを直接メモリセルアレー６および周辺回路５に
供給することはできない。従って、５ボルトの外部電源
VDDを半導体メモリ装置の内部で降圧された後、メモリ
セルアレー６および周辺回路５に供給する必要がある。
めにはメモリセルアレー６および周辺回路５を構成する
MOSFETを微細化する必要がある。一方、MOSFETのショー
ト・チャンネル化による微細化技術では５ボルトの外部
電源VDDを直接メモリセルアレー６および周辺回路５に
供給することはできない。従って、５ボルトの外部電源
VDDを半導体メモリ装置の内部で降圧された後、メモリ
セルアレー６および周辺回路５に供給する必要がある。
第７図は、この内部降圧のために、定電流定電圧回路
1,基準電圧発生回路2,動作時用ボルテージフォロワ回路
3,待機時用ボルテージフォロワ回路４が利用されてい
る。
1,基準電圧発生回路2,動作時用ボルテージフォロワ回路
3,待機時用ボルテージフォロワ回路４が利用されてい
る。
すなわち、第７図において、第６図とほぼ同様の定電
流定電圧回路１が基準電圧発生回路２のバイアス電流設
定と待機時用ボルテージフォロワ回路４のバイアス電流
設定とに利用されている。
流定電圧回路１が基準電圧発生回路２のバイアス電流設
定と待機時用ボルテージフォロワ回路４のバイアス電流
設定とに利用されている。
すなわち、定電流定電圧回路１から発生される4.5ボ
ルトの定電圧によって基準電圧発生回路２のｐチャンネ
ルMOSFETQ12のゲートが安定にバイアスされるため、３
個のダイオード接続されたｎチャンネルMOSFETQ13乃至Q
15によって安定な1.5ボルトが発生される。３個のｎチ
ャンネル型のソースフォロワ・レベルシフト回路Q16乃
至Q18のソースに接続された３個の定電流MOSFETQ19乃至
Q21には定電流定電圧回路１から発生された0.5ボルトの
定電圧が印加されているため、この３個のｎチャンネル
型のソースフォロワ・レベルシフト回路Q16乃至Q18のレ
ベルシフト電圧も安定な値に設定され、基準電圧発生回
路２から安定な3.9ボルトの定電圧が発生される。
ルトの定電圧によって基準電圧発生回路２のｐチャンネ
ルMOSFETQ12のゲートが安定にバイアスされるため、３
個のダイオード接続されたｎチャンネルMOSFETQ13乃至Q
15によって安定な1.5ボルトが発生される。３個のｎチ
ャンネル型のソースフォロワ・レベルシフト回路Q16乃
至Q18のソースに接続された３個の定電流MOSFETQ19乃至
Q21には定電流定電圧回路１から発生された0.5ボルトの
定電圧が印加されているため、この３個のｎチャンネル
型のソースフォロワ・レベルシフト回路Q16乃至Q18のレ
ベルシフト電圧も安定な値に設定され、基準電圧発生回
路２から安定な3.9ボルトの定電圧が発生される。
待機時用ボルテージフォロワ回路４は、この基準電圧
発生回路２からの安定な3.9ボルトの定電圧を低出力イ
ンピーダンスでメモリセルアレー６に供給する。待機時
用ボルテージフォロワ回路４の定電流MOSFETQ24のゲー
トにも定電流定電圧回路１から発生された0.5ボルトの
定電圧が印加されているため、ｎチャンネル差動MOSFET
Q22,Q23の動作電流が安定な値に設定される。
発生回路２からの安定な3.9ボルトの定電圧を低出力イ
ンピーダンスでメモリセルアレー６に供給する。待機時
用ボルテージフォロワ回路４の定電流MOSFETQ24のゲー
トにも定電流定電圧回路１から発生された0.5ボルトの
定電圧が印加されているため、ｎチャンネル差動MOSFET
Q22,Q23の動作電流が安定な値に設定される。
待機時用ボルテージフォロワ回路４からの安定な3.9
ボルトの定電圧は、抵抗Ｒを介して周辺回路５にも供給
される。この理由は、チップセレクト信号CSがハイレベ
ルとなることによって動作時用ボルテージフォロワ回路
３が活性化され始めた後でも、周辺回路５が速やかに動
作を開始できることを考慮したものである。この抵抗Ｒ
が無限大の値であるならば、チップセレクト信号CSがハ
イレベルとなった後の周辺回路５の動作開始の遅延が増
大する。一方、抵抗Ｒの抵抗値が零であるならば、周辺
回路５からの雑音がメモリセルアレー６に伝達されてし
まう可能性がある。
ボルトの定電圧は、抵抗Ｒを介して周辺回路５にも供給
される。この理由は、チップセレクト信号CSがハイレベ
ルとなることによって動作時用ボルテージフォロワ回路
３が活性化され始めた後でも、周辺回路５が速やかに動
作を開始できることを考慮したものである。この抵抗Ｒ
が無限大の値であるならば、チップセレクト信号CSがハ
イレベルとなった後の周辺回路５の動作開始の遅延が増
大する。一方、抵抗Ｒの抵抗値が零であるならば、周辺
回路５からの雑音がメモリセルアレー６に伝達されてし
まう可能性がある。
ハイレベルのチップセレクト信号CSがソースフォロワ
ｎチャンネルMOSFETQ28を介して動作時用ボルテージフ
ォロワ回路３の定電流MOSFETQ31のゲートに印加される
と、基準電圧発生回路２からの3.9ボルト定電圧の周辺
回路５への動作時用ボルテージフォロワ回路３による供
給動作が開始する。
ｎチャンネルMOSFETQ28を介して動作時用ボルテージフ
ォロワ回路３の定電流MOSFETQ31のゲートに印加される
と、基準電圧発生回路２からの3.9ボルト定電圧の周辺
回路５への動作時用ボルテージフォロワ回路３による供
給動作が開始する。
本発明は上述の具体的な実施例に限定されるものでは
なく、その技術思想の範囲内で種々の変形が可能である
ことは言うまでもない。
なく、その技術思想の範囲内で種々の変形が可能である
ことは言うまでもない。
例えば、第１図のカレントミラー回路（Q4,Q4）はpnp
のバイポーラトランジスタに置換することも可能であ
る。また、このカレントミラー回路（Q4,Q5）の入力電
流と出力電流の比は1:1に限定されるものではなく、任
意の比を採用することが可能である。
のバイポーラトランジスタに置換することも可能であ
る。また、このカレントミラー回路（Q4,Q5）の入力電
流と出力電流の比は1:1に限定されるものではなく、任
意の比を採用することが可能である。
本発明を応用した半導体集積回路装置は、半導体メモ
リ装置に限定されるものでなく、マイクロプロセッサま
たはCPUを搭載したULSIにも適用できることも言うまで
もない。
リ装置に限定されるものでなく、マイクロプロセッサま
たはCPUを搭載したULSIにも適用できることも言うまで
もない。
本発明によれば、温度依存性の小さい定電流定電圧回
路を提供することが可能である。
路を提供することが可能である。
第１図は本発明の一実施例による定電流定電圧回路の回
路図を示し、第２図は従来技術の回路図を示し、第３図
は第１図の実施例の温度依存性を示す特性図であり、第
４図は本発明の他の一実施例による定電流定電圧回路の
回路図を示し、第５図は第４図の実施例の温度依存性を
示す特性図であり、第６図は本発明の他の一実施例によ
る定電流定電圧回路の回路図を示し、第７図は本発明の
実施例の定電流定電圧回路を、半導体メモリ装置に応用
した応用例を示す図である。
路図を示し、第２図は従来技術の回路図を示し、第３図
は第１図の実施例の温度依存性を示す特性図であり、第
４図は本発明の他の一実施例による定電流定電圧回路の
回路図を示し、第５図は第４図の実施例の温度依存性を
示す特性図であり、第６図は本発明の他の一実施例によ
る定電流定電圧回路の回路図を示し、第７図は本発明の
実施例の定電流定電圧回路を、半導体メモリ装置に応用
した応用例を示す図である。
フロントページの続き (56)参考文献 特開 昭56−71313（ＪＰ，Ａ) 特開 平２−245810（ＪＰ，Ａ) 特開 平１−296491（ＪＰ，Ａ) 特開 昭59−212927（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 3/24 G11C 11/34 H01L 27/04
Claims (3)
- 【請求項１】定電流電圧回路は、 （１）そのゲートが共通接続された第１と第２のMOSFET
と、 （２）そのドレイン・ソース経路が上記第２のMOSFETの
ソースに接続された第３のMOSFETと、 （３）その入力とその出力とが上記第２のMOSFETのドレ
インと上記第１のMOSFETのドレインとにそれぞれ接続さ
れたカレントミラー回路とを具備してなり、 上記第１のMOSFETのゲートとドレインとが接続され、 上記第３のMOSFETが線形領域で動作する如く上記第３の
MOSFETゲートは所定の動作電位点に接続され、 上記第２と第３のMOSFETのチャンネル長（L2,L3）およ
びチャンネル幅（W2,W3）による第１の係数（W3L2/L
3W2）は0.1以下の値に設定されてなることを特徴とする
定電流定電圧回路。 - 【請求項２】上記第３のMOSFETはエンハンスメント型で
あり、上記第１と第２のMOSFETのチャンネル幅（W1,
W2）及びチャンネル長（L1,L2）による第２の係数Ｋ
（＝W2L1/W1L2）は所定の値に設定され、上記第１の係
数（W3L2/L3W2）と上記第２の係数Ｋとの積KW3L2/L3W2
は0.1以下に設定されてなることを特徴とする請求項１
記載の定電流定電圧回路。 - 【請求項３】上記第３のMOSFETはデプレッション型であ
り、上記第１と第２のMOSFETのチャンネル幅（W1,W2）
およびチャンネル長（L1,L2）による第２の係数Ｋ（＝W
2L1/W1L2）は所定の値に設定され、上記第１の係数（W3
L2/L3W2）と上記第２の係数Ｋとの積KW3L2/L3W2は0.4以
下に設定されてなることを特徴とする請求項１記載の定
電流定電圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-231569 | 1989-09-08 | ||
| JP23156989 | 1989-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03174612A JPH03174612A (ja) | 1991-07-29 |
| JP2804162B2 true JP2804162B2 (ja) | 1998-09-24 |
Family
ID=16925572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225041A Expired - Lifetime JP2804162B2 (ja) | 1989-09-08 | 1990-08-29 | 定電流定電圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5047706A (ja) |
| JP (1) | JP2804162B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2748950B2 (ja) * | 1991-12-25 | 1998-05-13 | 日本電気株式会社 | パワーオンリセット回路 |
| KR940005510B1 (ko) * | 1992-03-20 | 1994-06-20 | 삼성전자 주식회사 | 기준전류 발생회로 |
| DE4410211B4 (de) * | 1994-03-24 | 2005-07-21 | Atmel Germany Gmbh | Schaltungsanordnung zur schaltbaren Ansteuerung einer Last |
| JP3374541B2 (ja) * | 1994-08-22 | 2003-02-04 | 富士電機株式会社 | 定電流回路の温度依存性の調整方法 |
| FR2724025B1 (fr) * | 1994-08-31 | 1997-01-03 | Sgs Thomson Microelectronics | Circuit integre avec fonction de demarrage rapide de sources de tension ou courant de reference |
| US5793247A (en) * | 1994-12-16 | 1998-08-11 | Sgs-Thomson Microelectronics, Inc. | Constant current source with reduced sensitivity to supply voltage and process variation |
| US5581209A (en) * | 1994-12-20 | 1996-12-03 | Sgs-Thomson Microelectronics, Inc. | Adjustable current source |
| US5576656A (en) * | 1994-12-20 | 1996-11-19 | Sgs-Thomson Microelectronics, Inc. | Voltage regulator for an output driver with reduced output impedance |
| US5589794A (en) * | 1994-12-20 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Dynamically controlled voltage reference circuit |
| US5548241A (en) * | 1994-12-20 | 1996-08-20 | Sgs-Thomson Microelectronics, Inc. | Voltage reference circuit using an offset compensating current source |
| US5594373A (en) * | 1994-12-20 | 1997-01-14 | Sgs-Thomson Microelectronics, Inc. | Output driver circuitry with selective limited output high voltage |
| US5598122A (en) * | 1994-12-20 | 1997-01-28 | Sgs-Thomson Microelectronics, Inc. | Voltage reference circuit having a threshold voltage shift |
| US6157259A (en) * | 1999-04-15 | 2000-12-05 | Tritech Microelectronics, Ltd. | Biasing and sizing of the MOS transistor in weak inversion for low voltage applications |
| US6150871A (en) * | 1999-05-21 | 2000-11-21 | Micrel Incorporated | Low power voltage reference with improved line regulation |
| GB9920081D0 (en) * | 1999-08-24 | 1999-10-27 | Sgs Thomson Microelectronics | Current reference circuit |
| US6788134B2 (en) | 2002-12-20 | 2004-09-07 | Freescale Semiconductor, Inc. | Low voltage current sources/current mirrors |
| JP4478994B1 (ja) * | 2009-06-24 | 2010-06-09 | 一 安東 | 基準電圧発生回路 |
| JP6124609B2 (ja) * | 2013-01-31 | 2017-05-10 | ラピスセミコンダクタ株式会社 | 起動回路、半導体装置、及び半導体装置の起動方法 |
| WO2018032308A1 (zh) * | 2016-08-16 | 2018-02-22 | 深圳市汇顶科技股份有限公司 | 一种线性调整器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671313A (en) * | 1979-11-15 | 1981-06-13 | Mitsubishi Electric Corp | Monolithic reference current source |
| JPS5822423A (ja) * | 1981-07-31 | 1983-02-09 | Hitachi Ltd | 基準電圧発生回路 |
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
| US4446383A (en) * | 1982-10-29 | 1984-05-01 | International Business Machines | Reference voltage generating circuit |
| IT1179823B (it) * | 1984-11-22 | 1987-09-16 | Cselt Centro Studi Lab Telecom | Generatore di tensione differenziale di rifferimento per circuiti integrati ad alimentazione singola in tecnologia nmos |
| US4769589A (en) * | 1987-11-04 | 1988-09-06 | Teledyne Industries, Inc. | Low-voltage, temperature compensated constant current and voltage reference circuit |
| US4935690A (en) * | 1988-10-31 | 1990-06-19 | Teledyne Industries, Inc. | CMOS compatible bandgap voltage reference |
-
1990
- 1990-08-29 JP JP2225041A patent/JP2804162B2/ja not_active Expired - Lifetime
- 1990-09-05 US US07/577,512 patent/US5047706A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03174612A (ja) | 1991-07-29 |
| US5047706A (en) | 1991-09-10 |
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