JPS5822423A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS5822423A JPS5822423A JP56119072A JP11907281A JPS5822423A JP S5822423 A JPS5822423 A JP S5822423A JP 56119072 A JP56119072 A JP 56119072A JP 11907281 A JP11907281 A JP 11907281A JP S5822423 A JPS5822423 A JP S5822423A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、MI8FllilT(絶縁ゲート型電界効
果トランジスタ)で構成された基準電圧発生回路に関す
る。
果トランジスタ)で構成された基準電圧発生回路に関す
る。
本発明者は、先に第1図に示したような基準電圧発生回
路を発明した。この回路は、例えば、ゲート電極として
使用されるポリシリコン層の導電型が互いに逆に−gれ
ることによって互tAIIC異なるしきい値電圧にされ
た一対のMISFETQ’、4゜Q’+sのしきい値電
圧差(vthl−vthl )を動作状態におけるそれ
ぞれのM I 8 P E T Q’14− Q’ts
のゲート、ソース間電圧の差として取り出すような構成
にされている。この基準電圧発生回路において、電源電
圧変動及び温度変動に対し出力電圧が安定化される。
路を発明した。この回路は、例えば、ゲート電極として
使用されるポリシリコン層の導電型が互いに逆に−gれ
ることによって互tAIIC異なるしきい値電圧にされ
た一対のMISFETQ’、4゜Q’+sのしきい値電
圧差(vthl−vthl )を動作状態におけるそれ
ぞれのM I 8 P E T Q’14− Q’ts
のゲート、ソース間電圧の差として取り出すような構成
にされている。この基準電圧発生回路において、電源電
圧変動及び温度変動に対し出力電圧が安定化される。
すなわち、この回路においては、しきい値電圧差(vt
hl ’thl )の温度依存性を小さくさせるため
、MI8FETQ′14とQ10.の動作電流が、MI
S F B T Q’tt −Q’tm 、 Q’t
s 、 Q’l?を適当に設定するととにより、所定の
比をもって設定される。
hl ’thl )の温度依存性を小さくさせるため
、MI8FETQ′14とQ10.の動作電流が、MI
S F B T Q’tt −Q’tm 、 Q’t
s 、 Q’l?を適当に設定するととにより、所定の
比をもって設定される。
また、カレントζチー回路を構成するMI 8FBT
Q’o * Q’st等の入力電流の電源電圧依存性を
小さくさせるために、MISFETQ、。〜Ql?から
なる類僅の回路Aが設けられている。なお回路人におい
てはMISFETQ14とQ4の動作電流は等しくされ
る。
Q’o * Q’st等の入力電流の電源電圧依存性を
小さくさせるために、MISFETQ、。〜Ql?から
なる類僅の回路Aが設けられている。なお回路人におい
てはMISFETQ14とQ4の動作電流は等しくされ
る。
しかしながら、この回路は、電源変動一対しバイアス電
流の安定化を図った第1の基準電圧発生回路Aと、温度
補償を図る第2の基準電圧発生回路Bの互いに略等しい
構成の2つの基準電圧発生回路を使用する几め、構成素
子数が多い。加えて、この基準電圧発生回路は温度補償
を行なった後でも閘、例えば第6図曲II L s に
示すように若干の凸形のわん曲した温度特性を持つ欠点
を有する。
流の安定化を図った第1の基準電圧発生回路Aと、温度
補償を図る第2の基準電圧発生回路Bの互いに略等しい
構成の2つの基準電圧発生回路を使用する几め、構成素
子数が多い。加えて、この基準電圧発生回路は温度補償
を行なった後でも閘、例えば第6図曲II L s に
示すように若干の凸形のわん曲した温度特性を持つ欠点
を有する。
従ってこの発明の目的は、回路構成票子を大幅に低減し
、電源変動及び温度変動に対し、安定な基準電圧発生回
路を提供するととKある。
、電源変動及び温度変動に対し、安定な基準電圧発生回
路を提供するととKある。
この発明によれば、異なるしきい値電圧を持つ一対のM
ISFETの一方をダイオード接続し、このドレイン電
圧を他方のMISFETで構成するソースフォロワ−回
路で受けて得られる出力電圧と、この出力電圧で決定さ
れるバイアス電流を、上記、異なるしきい値電圧をもつ
一対のMI8Fg’rの各ドレイン電流として供給する
バイアス回路より成り、バイアス回路のMISFETの
しきい値電圧の温度特性が、異なるしきい値電圧をもつ
一対のMISFETのしきい値電圧差の温[41性を打
ち消す様、上記異なるしきい値電圧をもつ一対のMIS
FETのサイズ比及びドレイン電流比を設定した基準電
圧発生回路が提供される。
ISFETの一方をダイオード接続し、このドレイン電
圧を他方のMISFETで構成するソースフォロワ−回
路で受けて得られる出力電圧と、この出力電圧で決定さ
れるバイアス電流を、上記、異なるしきい値電圧をもつ
一対のMI8Fg’rの各ドレイン電流として供給する
バイアス回路より成り、バイアス回路のMISFETの
しきい値電圧の温度特性が、異なるしきい値電圧をもつ
一対のMISFETのしきい値電圧差の温[41性を打
ち消す様、上記異なるしきい値電圧をもつ一対のMIS
FETのサイズ比及びドレイン電流比を設定した基準電
圧発生回路が提供される。
第2図は、この発明の一実施例を示す回路図である。こ
の実施例では、特に限定されないが、pチャンネルMI
811:TとnチャンネルMISFETとがポリシリコ
ンセルファライン技術を使用するような全知の0M08
IO技術によって1個のシリコンチップに形成された相
補型回路で構成される。
の実施例では、特に限定されないが、pチャンネルMI
811:TとnチャンネルMISFETとがポリシリコ
ンセルファライン技術を使用するような全知の0M08
IO技術によって1個のシリコンチップに形成された相
補型回路で構成される。
nチャンネルMI8PETQ、のゲート電極としてのポ
リシリコン層は、その主要部がp+型とされる。
リシリコン層は、その主要部がp+型とされる。
これに対し、MI SFETQm 、Qsのゲート電
極としてのポリシリコン層はn+型とされる。
極としてのポリシリコン層はn+型とされる。
従って、nチャンネルMISFETQ、のしきい値電圧
vth1は、ゲート電極の導電型の違いKよってQ、の
しきい値電圧vth!よりも大きくされる。
vth1は、ゲート電極の導電型の違いKよってQ、の
しきい値電圧vth!よりも大きくされる。
なお、pチャンネルM I S F B T Qa =
Qs等のゲート電極はp+型ポリシリコン層から構成
される。
Qs等のゲート電極はp+型ポリシリコン層から構成
される。
相異なるしきい値電圧v v をもつ一対thl
th2 のMISFETQ、、Q、のうちの−万のMI8FET
Qiはそのドレインとゲートが共通接続されることによ
ってダイオード構成とされている。
th2 のMISFETQ、、Q、のうちの−万のMI8FET
Qiはそのドレインとゲートが共通接続されることによ
ってダイオード構成とされている。
そのドレインは他方のMISFETQ、のゲートKW!
続されている。MI8FFiTQ、、Q、はンースフォ
ロワー回路を形成する。MISFETQ。
続されている。MI8FFiTQ、、Q、はンースフォ
ロワー回路を形成する。MISFETQ。
は出力電圧によってバイアス電流が決定される様にその
ドレインとゲートが接続されたダイオード構成とされて
いる。MISFETQ、にバイアス電流を供給するため
にカレントミラー形の定電流源としてM I 8 P
B T Q4− Qsが各MI8FET Qt = Q
lに接続されている。
ドレインとゲートが接続されたダイオード構成とされて
いる。MISFETQ、にバイアス電流を供給するため
にカレントミラー形の定電流源としてM I 8 P
B T Q4− Qsが各MI8FET Qt = Q
lに接続されている。
MI 8FFITQ4.Q、wよって構成されるカレン
トミラー回路の電流てい倍率をm、MISFETQ、−
Qtのドレイン電流をそれぞれm+I・。
トミラー回路の電流てい倍率をm、MISFETQ、−
Qtのドレイン電流をそれぞれm+I・。
■、とし、MI8FETQl−Ql −Qsの相互コン
ダクタンス及びしきい値電圧をβ。(Wμto。
ダクタンス及びしきい値電圧をβ。(Wμto。
β。(Wl /Lt )、 β。(Ws / L a
)及びvthat vthat vthl トーtル
トas力を圧V、、1j!次式(1)で求められる。(
但し、β。は定数、Wはチャンネル幅、Lはチャンネル
長である。)■ref=(vthl−Vthり ここでバイアス電流I0はMI8F’ll!iTQ、に
より決定され式(2)で示される。
)及びvthat vthat vthl トーtル
トas力を圧V、、1j!次式(1)で求められる。(
但し、β。は定数、Wはチャンネル幅、Lはチャンネル
長である。)■ref=(vthl−Vthり ここでバイアス電流I0はMI8F’ll!iTQ、に
より決定され式(2)で示される。
従って、出力電圧は(1)式及び(2)式より次式(3
)で求まる。
)で求まる。
vref”” <(vthl−vthz)−A■1h3
)/(I A) (3)(3)式より明らかなように
出力電圧vrefは各MI8FETのサイズ及びしきい
値電圧のみで決定され、電源電圧に依存しない。従って
電流てい倍率rn=1. M I 8 F E TQ+
、 Qtのサイズを同一にス:4h コトK ! リ
vref = (Vthl−Vth、) トfることか
できる。しかし、しきい僅差(vthl−vth、)は
、例えばゲート電極を上記のようにポリシリコン層によ
って構成した場合、ポリシリコン層のフェル2レベルの
温度依存性に応じて若干の温f%性をもつものである。
)/(I A) (3)(3)式より明らかなように
出力電圧vrefは各MI8FETのサイズ及びしきい
値電圧のみで決定され、電源電圧に依存しない。従って
電流てい倍率rn=1. M I 8 F E TQ+
、 Qtのサイズを同一にス:4h コトK ! リ
vref = (Vthl−Vth、) トfることか
できる。しかし、しきい僅差(vthl−vth、)は
、例えばゲート電極を上記のようにポリシリコン層によ
って構成した場合、ポリシリコン層のフェル2レベルの
温度依存性に応じて若干の温f%性をもつものである。
例えば、MI8FE T Qs −Qlのゲート電極を
構成する多結晶シリコン層にそれぞれボロン、リンを高
濃駅で不純物拡散して略1.2ボルト程度のしきい値電
圧差(■thl−vthm)を得る場合、そのしきい値
電圧差(vtb1’ths)は、−0,3〜−0,!$
mv /’C81fの温[41性をもつよ5になる。出
力電圧vrefの温度依存性は(3)式を温[Tで微分
しく4)式より求まる。
構成する多結晶シリコン層にそれぞれボロン、リンを高
濃駅で不純物拡散して略1.2ボルト程度のしきい値電
圧差(■thl−vthm)を得る場合、そのしきい値
電圧差(vtb1’ths)は、−0,3〜−0,!$
mv /’C81fの温[41性をもつよ5になる。出
力電圧vrefの温度依存性は(3)式を温[Tで微分
しく4)式より求まる。
(1−A) (4)
出力電圧vrefの1駅依存性を零とするためには(4
)式の右辺分子項を零とする様k、定数大を設定すれば
よい。定数大は、前記より明らかなよ5K。
)式の右辺分子項を零とする様k、定数大を設定すれば
よい。定数大は、前記より明らかなよ5K。
各MI8PETのサイズ比のみで決まる。ここで、しき
い値電圧差(vtbs −vths)のみの温度特性は
若干の凸形のわん1特性を示し、また同様にしきい値電
圧vth3も若干の凸形のわん1特性を示す。そのため
、出力電圧vrefは両者の差分な取り出すためにより
わん曲の少ない温度特性となる。
い値電圧差(vtbs −vths)のみの温度特性は
若干の凸形のわん1特性を示し、また同様にしきい値電
圧vth3も若干の凸形のわん1特性を示す。そのため
、出力電圧vrefは両者の差分な取り出すためにより
わん曲の少ない温度特性となる。
第6図の曲線り、は、人が一例として0.22にされた
場合の測定結果が示されている。図面より明らかなよう
に、出力電圧の温度係数は温[Kかかわらずに一定であ
る。温度係数は定数大を適当に設定することによって実
質的に零にで會る。
場合の測定結果が示されている。図面より明らかなよう
に、出力電圧の温度係数は温[Kかかわらずに一定であ
る。温度係数は定数大を適当に設定することによって実
質的に零にで會る。
第3因は、他の実施例の回路を示している。この回路に
おいては、MI8FgTQsとQ、とによって1つのカ
レントミラー回路OM、が構成されており、またMI8
FgTQ、とQ4とによって他の1つのカレントミラー
回路OMsが構成されている。MI8FFiTQ4のド
レイン電流はMISFETQ、vc供給される。
おいては、MI8FgTQsとQ、とによって1つのカ
レントミラー回路OM、が構成されており、またMI8
FgTQ、とQ4とによって他の1つのカレントミラー
回路OMsが構成されている。MI8FFiTQ4のド
レイン電流はMISFETQ、vc供給される。
MI8PFiTQlとQ、が適当な大きさに設定される
ことによってMISFETQ、とQ、の電流比が適当に
設定される。すなわち、MISFETQ、とQ、の電流
比が適当に設定される。
ことによってMISFETQ、とQ、の電流比が適当に
設定される。すなわち、MISFETQ、とQ、の電流
比が適当に設定される。
上記の電流比とM I 8 F E T Ql −Ql
ないしQ、の、′〈きさが適当に設定されるととによっ
て、前記同様に温度変動及び電源変動九対して安定な望
まし−出力電圧vrefを得ることができる。
ないしQ、の、′〈きさが適当に設定されるととによっ
て、前記同様に温度変動及び電源変動九対して安定な望
まし−出力電圧vrefを得ることができる。
なお、第3図の回路におhて、MISFETQ。
とQ、の電流比は、カレントミラー回路OM、を構成す
るMISFETQ、とQ4の寸法比を適当に設定するこ
とによっても適当に設定することができる。
るMISFETQ、とQ4の寸法比を適当に設定するこ
とによっても適当に設定することができる。
第3図の回路に従うと、MISFETQ、のドレインに
は、電源電圧vDDが直接に供給される。
は、電源電圧vDDが直接に供給される。
従って、第3図の回路は、第2図の回路の動作下限電圧
よりも低い値の電源電圧においても充分に動作する。
よりも低い値の電源電圧においても充分に動作する。
第4図は、更に他の実施例の回路を示してhる。
この第4図の回路においては、MISFETQsのドレ
イン電流が、M I S F ETQy −Qe及びQ
4から構成され念カレントi’ 5− 回路OM、 K
供給される。
イン電流が、M I S F ETQy −Qe及びQ
4から構成され念カレントi’ 5− 回路OM、 K
供給される。
カレントミラー回路OM4の1つの出力電流は、ダイオ
ード接続のMISFETQr に供給され、残りの1つ
の出力電流は、MISFETQ、とQ。
ード接続のMISFETQr に供給され、残りの1つ
の出力電流は、MISFETQ、とQ。
とから構成されたカレントミラー回路OM、に供給され
る。
る。
MISFETQgなは、カレントミラー回路OM、によ
ってバイアス電流が流される。
ってバイアス電流が流される。
M I 8 F ET Q + −Qt及びQ、は、前
記第1図及び第2図のM I 8 F FSTQt 、
Qt及びQ。
記第1図及び第2図のM I 8 F FSTQt 、
Qt及びQ。
と同様な構造のMISFETとされる。
MISFETQ+ 、Qt及びQ3が第4図に示された
ような接続とされていることによって、MISFETQ
3のゲートから定電圧vrefを得ることができる。
ような接続とされていることによって、MISFETQ
3のゲートから定電圧vrefを得ることができる。
なお、MISFETQ、とQtK流されるバイアス電流
は、カレントミラー回路OM4とOM。
は、カレントミラー回路OM4とOM。
の少なくとも一方の電流てい倍率を変更することによっ
て、適当な比になるようにされる。
て、適当な比になるようにされる。
第5図は、この発明の他の実施例の回路を示して込る。
この第5図の実施例の回路に従うと、出力電圧vref
の電源電圧依存性が充分に改善される。すなわち、飽和
領域で動作させられるMISFETにおhて、そのソー
ス・ドレイン電流は、たとえそのゲート・ソース間に一
定のバイアス電圧が与えられていても、そのソース・ド
レイン間電圧が変化させられてしまうと、良く知られて
いるチャンネル長変調効果によって変化させられてしま
うことになる。
の電源電圧依存性が充分に改善される。すなわち、飽和
領域で動作させられるMISFETにおhて、そのソー
ス・ドレイン電流は、たとえそのゲート・ソース間に一
定のバイアス電圧が与えられていても、そのソース・ド
レイン間電圧が変化させられてしまうと、良く知られて
いるチャンネル長変調効果によって変化させられてしま
うことになる。
前記第2図に示されたような回路において、カレントミ
ラー回*OM、を構成する一方のMISFETQgは、
そのゲートとドレインが共通接続されているので、その
ソース・ドレイン間電圧がそのしきい値電圧にはy等し
いような値に維持される。すなわち、MISFETQ、
のソース・ドレイン間電圧は、電源電圧■DDの変動に
かかわらずにはy一定の値に維持される。これに対し、
ダイオード接続のMISFETQs のソース・ドレイ
ン間電圧がはソ一定の値にされるので、カレントミラー
回路OM、を構成する他方のMISFETQ4のソース
・ドレイン間電圧は、電源電圧VD1)の変動に応じて
変動することになる。従って、MISFETQ4のドレ
イン電流は、電源電圧■ の変動に応じて比較的大きく
変動させられてD しまうことになる。このようre M I S F B
T Q 4のドレイン電流が変化させられてしまうの
で、カレントミラー回路CM、の電流てい倍率mは、電
源電圧vDDの変動に応じて変化させられてしまうこと
になる。このため、第2図に示され九回路から出力され
る電圧vfefは、若干の電源電圧依存性を持つように
なる。
ラー回*OM、を構成する一方のMISFETQgは、
そのゲートとドレインが共通接続されているので、その
ソース・ドレイン間電圧がそのしきい値電圧にはy等し
いような値に維持される。すなわち、MISFETQ、
のソース・ドレイン間電圧は、電源電圧■DDの変動に
かかわらずにはy一定の値に維持される。これに対し、
ダイオード接続のMISFETQs のソース・ドレイ
ン間電圧がはソ一定の値にされるので、カレントミラー
回路OM、を構成する他方のMISFETQ4のソース
・ドレイン間電圧は、電源電圧VD1)の変動に応じて
変動することになる。従って、MISFETQ4のドレ
イン電流は、電源電圧■ の変動に応じて比較的大きく
変動させられてD しまうことになる。このようre M I S F B
T Q 4のドレイン電流が変化させられてしまうの
で、カレントミラー回路CM、の電流てい倍率mは、電
源電圧vDDの変動に応じて変化させられてしまうこと
になる。このため、第2図に示され九回路から出力され
る電圧vfefは、若干の電源電圧依存性を持つように
なる。
第5図に示された回路においては、カレントミラー回路
OM、を構成する一方のMISF]13TQ4のドレイ
ンと、ダイオード接続のMISFETQ。
OM、を構成する一方のMISF]13TQ4のドレイ
ンと、ダイオード接続のMISFETQ。
のゲート及びドレインとの間にpチャンネルMI8FE
’rQ、が設げられている。また、増幅用のp、チャン
ネルM I 8 F ETQy 、 Qaとカレントミ
ラー接続の。チャンネルMI8Fl13TQ、及びQ+
oから構成された差動増幅回路D−AMPが設けられて
いる。
’rQ、が設げられている。また、増幅用のp、チャン
ネルM I 8 F ETQy 、 Qaとカレントミ
ラー接続の。チャンネルMI8Fl13TQ、及びQ+
oから構成された差動増幅回路D−AMPが設けられて
いる。
図示の接続によって、カレントミラー回路OM。
を構成するMISFETQ4とQ、のドレイン電圧は、
差動増幅回路D−AMPに供給される。差動MHI回M
D−AMPのaiカは、MI8FFITQのゲートに負
帰還される。上記負帰還動作の結果として、MI8FE
TQ4のドレイン電圧は、MISF’ETQ、のドレイ
ン電圧と等しい値になるようにされる。
差動増幅回路D−AMPに供給される。差動MHI回M
D−AMPのaiカは、MI8FFITQのゲートに負
帰還される。上記負帰還動作の結果として、MI8FE
TQ4のドレイン電圧は、MISF’ETQ、のドレイ
ン電圧と等しい値になるようにされる。
MI8FI13TQ、とQ、のソース・ドレイン間電圧
が互rK等しくされる結果として、MICE’gTQ4
とQ、のそれぞれのチャンネル長変調効果によるソース
・ドレイン電流の相対的変動量は互いに等しくなる。そ
の結果、カレントミラー回路OM、の電流てぃ倍率mは
、電源電圧vDDの変動にかかわらずに一足に維持され
る。
が互rK等しくされる結果として、MICE’gTQ4
とQ、のそれぞれのチャンネル長変調効果によるソース
・ドレイン電流の相対的変動量は互いに等しくなる。そ
の結果、カレントミラー回路OM、の電流てぃ倍率mは
、電源電圧vDDの変動にかかわらずに一足に維持され
る。
てい倍率mが一定Km持されることによって、第5図に
示された回路がら出力される電圧Vrefは、電源電圧
依存性を実質的にもたなくなる。
示された回路がら出力される電圧Vrefは、電源電圧
依存性を実質的にもたなくなる。
第7人図ないし第7c図は、チャンネル長変調効果によ
る電流てぃ倍率mの変動が小さAカレントミラー回路C
M、の回路である。
る電流てぃ倍率mの変動が小さAカレントミラー回路C
M、の回路である。
第7A図ないし第70図の回路は、前記第2図に示され
たカレントミラー回路OM、 又は第5図6 に示
されたカレントミラー回路OM、 、差動増幅Do路D
−AM P 及ヒM I 8 P ET Q* トソ
ttソttさしかえることができる。第7A図に示され
た回路は、最も少な員数のMISPETKよっテ構成寧
れている。第7B図及び第7o図の回路において、小な
くともMI8FETQ、、とQ8が同じしき−値電圧と
されていれば、M18FETQ、 とQ、のソース・ド
レイン間電圧を実質的に互rK等しくさせることができ
る。なお、電流てぃ倍率mにかかわらずにMISFET
Q4とQ、のドレイン電圧を等しくさせるためには、M
I 5FETQ0とQ、4との大きさの比をMIsF’
ETQ、 とQllの大きさの比に等しくさせれば良−
〇この発明は、基準電圧発生回路として広く利用できる
ものである。
たカレントミラー回路OM、 又は第5図6 に示
されたカレントミラー回路OM、 、差動増幅Do路D
−AM P 及ヒM I 8 P ET Q* トソ
ttソttさしかえることができる。第7A図に示され
た回路は、最も少な員数のMISPETKよっテ構成寧
れている。第7B図及び第7o図の回路において、小な
くともMI8FETQ、、とQ8が同じしき−値電圧と
されていれば、M18FETQ、 とQ、のソース・ド
レイン間電圧を実質的に互rK等しくさせることができ
る。なお、電流てぃ倍率mにかかわらずにMISFET
Q4とQ、のドレイン電圧を等しくさせるためには、M
I 5FETQ0とQ、4との大きさの比をMIsF’
ETQ、 とQllの大きさの比に等しくさせれば良−
〇この発明は、基準電圧発生回路として広く利用できる
ものである。
例えば、第8図に示す様な、電子式卓上計算器等に利用
される、電池の減少を警告する電池電圧検出回路の基準
電圧を形放するのに適してbる。
される、電池の減少を警告する電池電圧検出回路の基準
電圧を形放するのに適してbる。
なぜなら、使用累子な少なく、1チップMISIC化が
容易に図れるからである。
容易に図れるからである。
この回路の動作は次のようになる。電源投入時、フリッ
プフロップ回路FFは、電源投入時にそのリセット端子
に供給されるリセット信号によってリセットされる。R
,、R,による分割電圧(Rt L) / (Rt +
R,)は電池電圧E0とともに変化させられる。この
分割電圧と基準電圧発生回路から出力される基準電圧が
比較器OMPKよって比較される。
プフロップ回路FFは、電源投入時にそのリセット端子
に供給されるリセット信号によってリセットされる。R
,、R,による分割電圧(Rt L) / (Rt +
R,)は電池電圧E0とともに変化させられる。この
分割電圧と基準電圧発生回路から出力される基準電圧が
比較器OMPKよって比較される。
電池電圧goが所定の値よりも大きい場合、比較器OM
Fの出力は、はソ接地電位のロウレベル圧される。
Fの出力は、はソ接地電位のロウレベル圧される。
電池電圧Eoが所定の値よりも低くなってしまった場合
、これに応じて比較器OMPの出力は、はソ電池電圧E
0のレベルのハイレベルにされる。
、これに応じて比較器OMPの出力は、はソ電池電圧E
0のレベルのハイレベルにされる。
従って7リツプフロツプFFはセットされる。
フリップフロップFFのセット出力によって、図示しな
論表示装置が駆動される。すなわち、消耗電池置台の表
示等が行なわれる。なお動作波形を第9図に示す。
論表示装置が駆動される。すなわち、消耗電池置台の表
示等が行なわれる。なお動作波形を第9図に示す。
なお、MI 8FBTのしきい値電圧を変更するために
、前記のようにゲート電極としての多結晶シリコンの導
電型を変える構成にかえて、しきい値電圧に影響を与え
る種々のファクターを変更する構成をとることができる
。例えば、ゲート電極の仕事函数差を利用する場合、−
万のMI8FBTのゲート電極を多結晶シリコンから構
成し、他方のMISFETのゲート電極をアルミニウム
。
、前記のようにゲート電極としての多結晶シリコンの導
電型を変える構成にかえて、しきい値電圧に影響を与え
る種々のファクターを変更する構成をとることができる
。例えば、ゲート電極の仕事函数差を利用する場合、−
万のMI8FBTのゲート電極を多結晶シリコンから構
成し、他方のMISFETのゲート電極をアルミニウム
。
モリブデン等から構成することができる。また、−万の
MISFETのチャンネル領域とすべき部分の導電決定
型不純物濃度をイオン打込み技術等によって変更しても
良い。
MISFETのチャンネル領域とすべき部分の導電決定
型不純物濃度をイオン打込み技術等によって変更しても
良い。
第1図は、この発明に先立って出願され定基準電圧発生
回路の回路図、第2図は、この発明の実施例の回路図、
第3図、第4図および第5図は、それぞれこの発明の他
の実施例の回路図、第6図は第1図及び第2図の回路の
特性曲線図、第7A図、第7B図及び第7C図は、それ
ぞれカレントミラー回路の回路図、第8図は電池電圧検
出回路の回路図、第9図は第8図の回路の動作波形図で
ある。 第 1 図 乙 ! 第 2 図 第 3 口笛 5
図 第 4 図竹夕f 第 6 図 2 第 8 図 第 9 図 す間
回路の回路図、第2図は、この発明の実施例の回路図、
第3図、第4図および第5図は、それぞれこの発明の他
の実施例の回路図、第6図は第1図及び第2図の回路の
特性曲線図、第7A図、第7B図及び第7C図は、それ
ぞれカレントミラー回路の回路図、第8図は電池電圧検
出回路の回路図、第9図は第8図の回路の動作波形図で
ある。 第 1 図 乙 ! 第 2 図 第 3 口笛 5
図 第 4 図竹夕f 第 6 図 2 第 8 図 第 9 図 す間
Claims (1)
- 【特許請求の範囲】 1、第1Ml8PFiT(Qs )、ゲートとドレイ
ンが結合され第1Ml8PET(Qs )のドレイン電
流と対応され九僅のバイアス電流が与えられる第2Ml
8FET(Qt )、及び上記第2Ml5PETと異
なるしきい値電圧を持ち第2MI 8FET(ql
)のドレインに出力される電圧を受けることによってそ
のソースに上記第1Ml5FET(Ql)のゲートに供
給すべき電圧を出方する第3Ml8PFiT(Qw )
とを含み、上記第1Ml5FIT(Qs )のゲートか
ら出方電圧を得るようにしてなることを特徴とする基準
電圧発生回路。 2、上記第2MI8FgT(Qa )K与えられるバイ
アス電流は、上記1[MI8FFsT(Q、)のドレイ
ン電流に対しm倍(但しm〉1)とされてなることを特
徴とする特許請求の範囲第1項に記載の基準電圧発生回
路。 3、上記第2Ml8F’ET(Qs )のバイアス電
流は、上記第tMIsF’ET(Q、)のドレイン電流
を入力電流として受けるカレントミラー回路によって形
成されるようにされてなることを特徴とする特許請求の
範囲第1項に記載の基準電圧発生回路。 4、上記第1Ml5FET(Qs )は、そのゲートと
ドレインが共通接続され、上記カレン)?ラー回路には
上記第3Ml8FBT(Q、)を介して上記第1Ml8
FET(Qs )のドレイン電流が供給されるようにさ
れてなることを特徴とする特許請求の範囲第3項に記載
の基準電圧発生回路。 5、上記カレントミラー回路は、そのゲートとドレイン
が結合され友第4Ml8FET(Ql )及び上記第4
Ml8FET(Qs )のゲートにゲートが共通接続
された第5Ml5FET(Q4 )から構成されてな
ることを特徴とする特許請求の範囲第4項に記載の基準
電圧発生回路。 6、上記第4及び第5Ml8FET (Qs = Qa
)のソース・ドレイン間に与えられる電圧を互いに等し
くさせるためのバイアス回路を含んで匹ることを特徴と
する特許請求の範囲第5項に記載の基準電圧発生回路。 7、上記バイアス回路は、上記@4及び第5M18F
BT (Qs = Qa )のドレイン電圧を受ける
差動増幅回路及び上記第5Ml8FET(Q、)のドレ
インに直列接続され上記差動増幅回路の出力によって制
御される第6Ml8PET(Qe )から構成されて
なることを特徴とする特許請求の範囲第6項に記載の基
準電圧発生回路。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56119072A JPS5822423A (ja) | 1981-07-31 | 1981-07-31 | 基準電圧発生回路 |
SE8204247A SE455544B (sv) | 1981-07-31 | 1982-07-09 | Referensspenningsgenerator |
US06/399,901 US4454467A (en) | 1981-07-31 | 1982-07-19 | Reference voltage generator |
FR8212658A FR2510781A1 (fr) | 1981-07-31 | 1982-07-20 | Generateur de tension de reference |
DE19823228574 DE3228574A1 (de) | 1981-07-31 | 1982-07-30 | Referenzspannungsgenerator |
GB08222099A GB2105072B (en) | 1981-07-31 | 1982-07-30 | A reference voltage generator |
IT8222683A IT1215216B (it) | 1981-07-31 | 1982-07-30 | Generatore di tensione diriferimento. |
HK456/86A HK45686A (en) | 1981-07-31 | 1986-06-19 | A reference voltage generator |
MY556/86A MY8600556A (en) | 1981-07-31 | 1986-12-30 | A reference voltage generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56119072A JPS5822423A (ja) | 1981-07-31 | 1981-07-31 | 基準電圧発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5822423A true JPS5822423A (ja) | 1983-02-09 |
Family
ID=14752184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56119072A Pending JPS5822423A (ja) | 1981-07-31 | 1981-07-31 | 基準電圧発生回路 |
Country Status (9)
Country | Link |
---|---|
US (1) | US4454467A (ja) |
JP (1) | JPS5822423A (ja) |
DE (1) | DE3228574A1 (ja) |
FR (1) | FR2510781A1 (ja) |
GB (1) | GB2105072B (ja) |
HK (1) | HK45686A (ja) |
IT (1) | IT1215216B (ja) |
MY (1) | MY8600556A (ja) |
SE (1) | SE455544B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59212927A (ja) * | 1983-05-18 | 1984-12-01 | Mitsubishi Electric Corp | 定電圧発生回路 |
US5047706A (en) * | 1989-09-08 | 1991-09-10 | Hitachi, Ltd. | Constant current-constant voltage circuit |
JP2007128395A (ja) * | 2005-11-07 | 2007-05-24 | Ricoh Co Ltd | ハーフバンドギャップリファレンス回路 |
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US5187685A (en) * | 1985-11-22 | 1993-02-16 | Hitachi, Ltd. | Complementary MISFET voltage generating circuit for a semiconductor memory |
JPS62188255A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 基準電圧発生回路 |
KR910001293B1 (ko) * | 1986-03-31 | 1991-02-28 | 가부시키가이샤 도시바 | 전원전압검출회로 |
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-
1981
- 1981-07-31 JP JP56119072A patent/JPS5822423A/ja active Pending
-
1982
- 1982-07-09 SE SE8204247A patent/SE455544B/sv not_active IP Right Cessation
- 1982-07-19 US US06/399,901 patent/US4454467A/en not_active Expired - Lifetime
- 1982-07-20 FR FR8212658A patent/FR2510781A1/fr active Granted
- 1982-07-30 GB GB08222099A patent/GB2105072B/en not_active Expired
- 1982-07-30 DE DE19823228574 patent/DE3228574A1/de not_active Withdrawn
- 1982-07-30 IT IT8222683A patent/IT1215216B/it active
-
1986
- 1986-06-19 HK HK456/86A patent/HK45686A/xx unknown
- 1986-12-30 MY MY556/86A patent/MY8600556A/xx unknown
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