JPH04229315A - 基準発生器 - Google Patents

基準発生器

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JPH04229315A
JPH04229315A JP3119103A JP11910391A JPH04229315A JP H04229315 A JPH04229315 A JP H04229315A JP 3119103 A JP3119103 A JP 3119103A JP 11910391 A JP11910391 A JP 11910391A JP H04229315 A JPH04229315 A JP H04229315A
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    • Y10S323/907—Temperature compensation of semiconductor

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、第１及び第２電流ミラ
ー回路と、抵抗性素子とを具えており、前記第１電流ミ
ラー回路の出力チェーンを前記第２電流ミラー回路の入
力チェーンに結合させ、前記第２電流ミラー回路の出力
チェーンを前記第１電流ミラー回路の入力チェーンに結
合させ、前記第２電流ミラー回路の出力チェーンを抵抗
性素子を介して電源端子に結合させて基準出力電流を電
流出力端子に発生させる基準発生器に関するものである
。
【０００２】
【従来の技術】斯種の基準発生器は　”Ａｎａｌｙｓｉ
ｓ　ａｎｄ　Ｄｅｓｉｇｎ　ｏｆ　Ａｎａｌｏｇ　Ｉｎ
ｔｒｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ”（アナログ集積
回路の解析及び設計）（グレー（Ｇｒａｙ）およびメイ
ヤー（Ｍｅｙｅｒ）　著、第２版、第２８３　頁、特に
図４．２５（ａ）　）から既知である。これに記載され
ている基準発生器は、この発生器の作動温度に大いに無
関係な基準出力電流ＩＯＵＴを発生させるのに好適であ
る。
【０００３】
【発明が解決しようとする課題】本発明の目的は、基準
出力電流を供給する以外に、基準発生器の作動温度に大
いに無関係な出力基準電圧を供給するのにも好適な基準
発生器を提供することにある。
【０００４】
【課題を解決するための手段】本発明は冒頭に述べた種
類の基準発生器において、当該基準発生器が第３電流ミ
ラー回路も具え、該第３電流ミラー回路の出力チェーン
を前記第１電流ミラー回路の出力チェーンに結合させ、
この第３電流ミラー回路の入力チェーンを基準出力電圧
供給用の電圧出力端子に接続したことを特徴とする。こ
のような僅かな回路部品（単一の電流ミラー回路）を追
加するだけで、基準発生器は基準出力電流と基準出力電
圧との双方を供給することができ、従って斯種の基準発
生器は広い応用分野に好適である。
【０００５】本発明の好適例では、前記第３電流ミラー
回路の出力回路を、前記第１及び第２電流ミラー回路の
それぞれ出力チェーンと、入力チェーンとの間又は前記
第１及び第２電流ミラー回路のそれぞれ出力チェーンと
入力チェーンとの間に配置する。このようにすれば、第
３ミラー回路の入力電流及び出力電流が第１及び第２電
流ミラー回路から得られるため、この第３電流ミラー回
路は電源電圧から到来する外部電流を使用しなくて済む
。従って、本発明による基準発生器の電流消費量は少な
くて済む。
【０００６】
【実施例】図１は本発明による基準（電流−電圧）発生
器の好適実施例を示す回路図である。この発生器はＮＭ
ＯＳトランジスタＮ１，Ｎ２及びＮ３と、ＰＭＯＳトラ
ンジスタＰ１〜Ｐ７とを具えている。ＰＭＯＳトランジ
スタＰ１，Ｐ２，Ｐ３及びＰ７のソースを電源端子ＶＤ
Ｄに接続する。トランジスタＰ１，Ｐ２及びＰ３のゲー
トを相互接続し、且つトランジスタＰ３のドレインに接
続する。トランジスタＰ１のドレインを、基準出力電流
ＩＲＥＦ供給用の電流出力端子に接続する。トランジス
タＰ２のドレインをＰＭＯＳトランジスタＰ４及びＰ５
のソースと、トランジスタＰ７のゲート及びソースと、
基準出力電圧端子ＶＲＥＦとに接続する。トランジスタ
Ｐ４及びＰ５のゲートを相互接続し、且つトランジスタ
Ｐ５のドレインと、ＰＭＯＳトランジスタＰ６のソース
とに接続する。ＮＭＯＳトランジスタＮ２及びＮ３のゲ
ートを相互接続し、且つトランジスタＮ３のドレインと
、トランジスタＰ４のドレインとに接続する。トランジ
スタＮ２のソースをＮＭＯＳトランジスタＮ１のドレイ
ンとＰＭＯＳトランジスタＰ６のドレインとの接続点Ａ
に接続する。ＮＭＯＳトランジスタＮ１及びＮ３のソー
ス及びトランジスタＰ６のゲートを電源端子ＶＳＳに接
続する。トランジスタＮ３のドレインをトランジスタＰ
４のドレインに接続し、ＮＭＯＳトランジスタＮ２のド
レインをトランジスタＰ３のドレインに接続する。トラ
ンジスタＮ１のゲートを基準電圧出力端子ＶＲＥＦに接
続する。
【０００７】図１に示す基準発生器は次のように作動す
る。トランジスタＰ２とＰ３は第１電流ミラー回路を形
成し、トランジスタＮ２とＮ３は第２電流ミラー回路を
形成し、トランジスタＰ４とＰ５は第３ミラーを形成す
る。ＮＭＯＳトランジスタＮ１は抵抗性素子として作動
する。第１及び第２電流ミラー回路と、トランジスタＮ
１は、前記グレー及びメイヤーの文献の第２８３　頁及
びこの文献の第２３８　〜２３９　頁からも明らかなよ
うに基準出力電流ＩＲＥＦを発生する既知の基準発生器
を形成する。 斯かる文献には、第１及び第２電流ミラー回路と抵抗性
素子を有している本来既知の基準発生器が温度に多少な
がら依存する基準出力電流を発生する旨記載されている
。そこで、本発明によれば図１に示すようにＰＭＯＳト
ランジスタＰ４とＰ５とで構成される第３の電流ミラー
回路も設ける。電流値がトランジスタＰ４とＰ５の電流
ミラー作用に応答してトランジスタＰ４を経て流れる電
流Ｉ１に比例する電流Ｉ２がトランジスタＰ５とＰ６の
主電流通路を経て流れる。前記グレー及びメイヤーの文
献からも明らかなように、電流Ｉ１の値は一定であるた
め、電流Ｉ２も一定値である。電流Ｉ２とＩ１との比率
がトランジスタＰ５とＰ４の相対的な幾何学的構造比に
依存することは明らかである。電流値Ｉ２は一定である
から、トランジスタＰ５及びＰ６のゲート−ソース電圧
もほぼ一定である。電圧出力端子における電圧ＶＲＥＦ
はトランジスタＰ５及びＰ６のゲート−ソース電圧の和
に等しいので、電圧ＶＲＥＦの値も一定である。トラン
ジスタＰ４とＰ５はトランジスタＰ２から直接電流を取
出すため、これらのトランジスタＰ４とＰ５が追加的に
電流を消費することはない。トランジスタＰ５及びＰ６
のゲート−ソース電圧は、これらの電圧が負温度係数を
有するしきい値電圧と、正温度係数を有するゲート−ソ
ース駆動電圧との和によって形成されるため、これら２
つの作用が互いに相殺するので、周囲温度にほぼ無関係
となる。即ち、トランジスタＰ５及びＰ６の駆動電圧は
接続点Ａにおける電圧に比例することになる。ＮＭＯＳ
トランジスタＮ２及びＮ３が通常「弱反転」（ｗｅａｋ
　ｉｎｖｅｒｓｉｏｎ）領域と称される所で作動する場
合には、接続点Ａにおける電圧が周囲温度に確実に依存
し、即ち周囲温度が高くなると、接続点Ａの電圧は増大
する（所謂ＰＴＡ効果：Ｐｏｓｉｔｉｖｅ　Ｔｏ　Ａｂ
ｓｏｌｕｔｅ　Ｔｅｍｐｅｒａｔｕｔｅ）　。
【０００８】そこで、好ましくはトランジスタＰ６のド
レインを（図１に示すように）接続点Ａに接続して、電
流Ｉ２をトランジスタＮ１を経て流すようにする。この
ようにすれば、接続点Ａに所望電圧を発生させる場合に
、トランジスタＮ１の抵抗値を低く選定しても接続点Ａ
に所望電圧を得ることができる。トランジスタＮ１の抵
抗値を低くすると云うことは、このトランジスタＮ１の
幅／長さの比（Ｗ／Ｌ）を大きく選定し得ることを意味
する。トランジスタＮ１の幅（Ｗ）が同じである場合、
このことはトランジスタＮ１の長さ（Ｌ）を比例的に小
さくし得ることを意味する。従って、トランジスタＮ１
を構成するのに必要なチップ表面積を小さくすることが
できる。
【０００９】本発明の好適例では、トランジスタＮ１の
ゲート電極を電圧出力端子に接続する。このようにすれ
ば、トランジスタＮ１のゲートは電源電圧ＶＤＤの如何
なる変化にも無関係に一定電圧ＶＲＥＦを受電する。従
って、トランジスタＮ１は、電源電圧ＶＤＤの変動に無
関係な抵抗を有する。抵抗性素子としてのトランジスタ
Ｎ１は電界効果トランジスタとするのが好適である。そ
の理由は、電界効果トランジスタはそれが完全に導通す
る場合に、そのゲート−ソース電圧をバイポーラ−トラ
ンジスタが完全に導通する場合のベース−エミッタ電圧
（１ＶＢＥ）の多数倍高くすることができるからである
。 従って、この場合電圧ＶＲＥＦは１ＶＢＥよりも遙かに
高い値となり得る。
【００１０】ＰＭＯＳトランジスタＰ５及びＰ６は、こ
れらのトランジスタが反転作動領域で作動するようにす
るために、チャネルの長さを長くするのが好適である。 本発明によれば、図１に示すようにＰＭＯＳトランジス
タＰ７も設ける。電源電圧ＶＤＤのスイッチ−オン時に
トランジスタＰ７は、基準発生器が電圧出力端子を僅か
に帯電することにより始動されるようにする。これによ
り基準発生器を所望な安定状態に至らしめる。
【図面の簡単な説明】
【図１】本発明による基準発生器の好適な実施例を示す
回路図である。
【符号の説明】
Ｎ１，Ｎ２，Ｎ３　　ＮＭＯＳトランジスタＰ１〜Ｐ７
　　ＰＭＯＳトランジスタ ＶＤＤ，ＶＳＳ　　電源端子 ＶＲＥＦ　　出力電圧端子 〔Ｐ２，Ｐ３〕　　第１電流ミラー回路〔Ｎ２，Ｎ３〕
　　第２電流ミラー回路〔Ｐ４，Ｐ５〕　　第３電流ミ
ラー回路〔Ｎ１〕　　抵抗性素子

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　第１及び第２電流ミラー回路と、抵抗
    性素子とを具えており、前記第１電流ミラー回路の出力
    チェーンを前記第２電流ミラー回路の入力チェーンに結
    合させ、前記第２電流ミラー回路の出力チェーンを前記
    第１電流ミラー回路の入力チェーンに結合させ、前記第
    ２電流ミラー回路の出力チェーンを抵抗性素子を介して
    電源端子に結合させて基準出力電流を電流出力端子に発
    生させる基準発生器において、当該基準発生器が第３電
    流ミラー回路も具え、該第３電流ミラー回路の出力チェ
    ーンを前記第１電流ミラー回路の出力チェーンに結合さ
    せ、この第３電流ミラー回路の入力チェーンを基準出力
    電圧供給用の電圧出力端子に接続したことを特徴とする
    基準発生器。
  2. 【請求項２】　　前記第３電流ミラー回路の出力回路を
    前記第１及び第２電流ミラー回路のそれぞれ出力チェー
    ンと入力チェーンとの間又は前記第１及び第２電流ミラ
    ー回路のそれぞれ出力チェーンと入力チェーンとの間に
    配置したことを特徴とする請求項１の基準発生器。
  3. 【請求項３】　　前記第３ミラー回路の入力回路に抵抗
    性負荷を設けたことを特徴とする請求項１又は２の基準
    発生器。
  4. 【請求項４】　　前記抵抗性負荷を前記抵抗性素子及び
    前記第２電流ミラー回路の出力チェーンに結合させたこ
    とを特徴とする請求項３の基準発生器。
  5. 【請求項５】　　前記抵抗性負荷をダイオード接続した
    トランジスタで構成したことを特徴とする請求項３又は
    ４の基準発生器。
  6. 【請求項６】　　前記抵抗性素子をトランジスタで構成
    し、このトランジスタの制御電極を前記電圧出力端子に
    接続したことを特徴とする請求項１〜５のいずれかに記
    載の基準発生器。
  7. 【請求項７】　　前記トランジスタを電界効果トランジ
    スタとしたことを特徴とする請求項６の基準発生器。
  8. 【請求項８】　　ダイオード接続で配置するトランジス
    タを前記電圧出力端子と電源端子との間に設けたことを
    特徴とする請求項１〜７のいずれかに記載の基準発生器
    。
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