JPH04126409A - バイアス電流制御回路 - Google Patents
バイアス電流制御回路Info
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- JPH04126409A JPH04126409A JP2246253A JP24625390A JPH04126409A JP H04126409 A JPH04126409 A JP H04126409A JP 2246253 A JP2246253 A JP 2246253A JP 24625390 A JP24625390 A JP 24625390A JP H04126409 A JPH04126409 A JP H04126409A
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- 238000001514 detection method Methods 0.000 claims abstract description 56
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 18
- 230000007423 decrease Effects 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
- H03F1/0216—Continuous control
- H03F1/0222—Continuous control by using a signal derived from the input signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタの動作を制御するバイアス
電流制御回路に関し、さらに詳しくはＭＯＳトランジス
タのゲートに供給する電流を出力電流に応じて制御する
バイアス電流制御回路に関する。
電流制御回路に関し、さらに詳しくはＭＯＳトランジス
タのゲートに供給する電流を出力電流に応じて制御する
バイアス電流制御回路に関する。
従来から電力用半導体として、パワートランジスタ、サ
イリスタ、整流ダイオードなどが使用されている。例え
ば、バイポーラ型パワートランジスタを電力制御素子と
して使用する場合、そのベースに供給する電流値に応じ
て、その動作状態が制御される。パワートランジスタを
飽和領域で動作させるためには、十分なベース電流を供
給する必要があり、一般にコレクタ電流をそのトランジ
スタの電流と増幅率で除した値より十分大きな電流がベ
ース電流として供給される。したがって、バイポーラ型
パワートランジスタを制御するためには、十分なベース
電流を供給できる回路が必要となる。
イリスタ、整流ダイオードなどが使用されている。例え
ば、バイポーラ型パワートランジスタを電力制御素子と
して使用する場合、そのベースに供給する電流値に応じ
て、その動作状態が制御される。パワートランジスタを
飽和領域で動作させるためには、十分なベース電流を供
給する必要があり、一般にコレクタ電流をそのトランジ
スタの電流と増幅率で除した値より十分大きな電流がベ
ース電流として供給される。したがって、バイポーラ型
パワートランジスタを制御するためには、十分なベース
電流を供給できる回路が必要となる。
これに対し、ＭＯＳ型パワートランジスタの場合、その
構造上の特徴から、そのゲートに印加する電圧値に応じ
て動作状態が制御され、定常的なゲート電流を供給する
必要がない、したがって、バイポーラ型パワートランジ
スタの場合のように、十分な電流を供給する回路が必要
でない。
構造上の特徴から、そのゲートに印加する電圧値に応じ
て動作状態が制御され、定常的なゲート電流を供給する
必要がない、したがって、バイポーラ型パワートランジ
スタの場合のように、十分な電流を供給する回路が必要
でない。
上述したように、ＭＯＳ型パワートランジスタは電圧制
御素子であるので、動作状態を維持するための定常的な
ゲート電流を必要としない。しかしながら、動作状態を
切り換える場合、過渡的な電流がゲート電極に流れる。
御素子であるので、動作状態を維持するための定常的な
ゲート電流を必要としない。しかしながら、動作状態を
切り換える場合、過渡的な電流がゲート電極に流れる。
このゲート電流はゲートとチャンネルとの間に構成され
る容量に帰因するものであり、ゲートに高電圧を印加す
る場合充電電流として、また低電圧を印加する場合放電
電流としてゲート電極を流れる。
る容量に帰因するものであり、ゲートに高電圧を印加す
る場合充電電流として、また低電圧を印加する場合放電
電流としてゲート電極を流れる。
このゲート電流は、パワートランジスタが大電力用にな
るに従って、より大きな電流が要求される、なぜなら、
ドレイン・ソース間に流れる電流を大きくするためには
、チャンネルを大きくする必要があり、その結果ゲート
ゲートとチャンネルとの間に構成される容量が大きくな
るためである。
るに従って、より大きな電流が要求される、なぜなら、
ドレイン・ソース間に流れる電流を大きくするためには
、チャンネルを大きくする必要があり、その結果ゲート
ゲートとチャンネルとの間に構成される容量が大きくな
るためである。
したがって、このゲート・チャンネル間に構成する容量
を十分充電し、トランジスタをオンするためには過渡的
に大きな電流が要求される。したがって、十分な電流を
供給できない場合、トランジスタのスイッチング速度が
遅くなるという問題が生じる。
を十分充電し、トランジスタをオンするためには過渡的
に大きな電流が要求される。したがって、十分な電流を
供給できない場合、トランジスタのスイッチング速度が
遅くなるという問題が生じる。
また、トランジスタのスイッチング速度の低下を防止す
るため、十分なゲート電流を常時供給できるバイアス回
路を設けると、バイアス回路における消費電力が増大す
るという問題が生じる。
るため、十分なゲート電流を常時供給できるバイアス回
路を設けると、バイアス回路における消費電力が増大す
るという問題が生じる。
そこで、本発明の目的はＭＯＳ型パワートランジスタの
スイッチング速度を低下させないバイアス電流制御回路
を提供することである。
スイッチング速度を低下させないバイアス電流制御回路
を提供することである。
また、本発明の他の目的は消費電力の増大を防止するバ
イアス電流制御回路を提供することである。
イアス電流制御回路を提供することである。
そこで、本発明はゲート、ソースおよびドレインを有す
るＭＯＳ トランジスタと、前記ＭＯ５トランジスタの
出力に応答して検出電圧を導出する検出回路と、予め定
める基準電圧を発生する基準電圧発生源と、第１入力、
第２入力、第３入力および出力を有する増幅回路であっ
て、前記第１入力は前記基準電圧発生源の出力に結合さ
れ、前記第２入力は前記検出回路の出力に結合され、前
記増幅回路の出力は前記ＭＯＳトランジスタのゲートに
結合され、前記第１入力および前記第２入力に印加され
る電圧の差に応答する電圧を前記出力に導出するととも
に前記第３入力に与えられる制御信号に応答して前記ゲ
ートに流入する電流を制御する前記増幅回路と、前記基
準電圧と前記検出回路の出力に導出される電圧との電圧
差に応答して定まる前記制御信号を前記第３入力に与え
る制御信号発生回路と、から構成されることを特徴とす
るバイアス電流制御回路である。
るＭＯＳ トランジスタと、前記ＭＯ５トランジスタの
出力に応答して検出電圧を導出する検出回路と、予め定
める基準電圧を発生する基準電圧発生源と、第１入力、
第２入力、第３入力および出力を有する増幅回路であっ
て、前記第１入力は前記基準電圧発生源の出力に結合さ
れ、前記第２入力は前記検出回路の出力に結合され、前
記増幅回路の出力は前記ＭＯＳトランジスタのゲートに
結合され、前記第１入力および前記第２入力に印加され
る電圧の差に応答する電圧を前記出力に導出するととも
に前記第３入力に与えられる制御信号に応答して前記ゲ
ートに流入する電流を制御する前記増幅回路と、前記基
準電圧と前記検出回路の出力に導出される電圧との電圧
差に応答して定まる前記制御信号を前記第３入力に与え
る制御信号発生回路と、から構成されることを特徴とす
るバイアス電流制御回路である。
ＭＯＳトランジスタは増幅回路からそのゲートに印加さ
れた電圧に応じて制御される。ＭＯＳトランジスタの出
力には検出回路が接続され、その出力に応じた検出電圧
が導出される。基準電圧発生源は予め定める基準電圧を
発生し、その電圧は増幅回路および制御信号発生回路に
与えられる。
れた電圧に応じて制御される。ＭＯＳトランジスタの出
力には検出回路が接続され、その出力に応じた検出電圧
が導出される。基準電圧発生源は予め定める基準電圧を
発生し、その電圧は増幅回路および制御信号発生回路に
与えられる。
増幅回路は基準電圧と検出電圧との差に応答する電圧を
ＭＯＳトランジスタのゲートに印加する。
ＭＯＳトランジスタのゲートに印加する。
また、制御信号発生回路は基準電圧と検出電圧との差に
応答して定まる制御信号を導出し、増幅回路に与えられ
る。増幅回路は制御信号に基づいて、ＭＯＳトランジス
タのゲートに与える電流を制御する。
応答して定まる制御信号を導出し、増幅回路に与えられ
る。増幅回路は制御信号に基づいて、ＭＯＳトランジス
タのゲートに与える電流を制御する。
第１図は本発明の一実施例を示すブロック図である。増
幅回路ｌＯは第１入力１０ａ、第２入力１０ｂ、第３入
力１０ｃおよび出力１０ｄを有し、第１入力１０ａは基
準電圧源２０の出力に接続され、第２入力１０ｂは検出
回路５０の出力に接続され、第３入力１０ｃは制御信号
発生回路３０の出力に接続される。増幅回路１０の出力
はＭＯＳ型パワートランジスタ４０のゲートに接続され
る。
幅回路ｌＯは第１入力１０ａ、第２入力１０ｂ、第３入
力１０ｃおよび出力１０ｄを有し、第１入力１０ａは基
準電圧源２０の出力に接続され、第２入力１０ｂは検出
回路５０の出力に接続され、第３入力１０ｃは制御信号
発生回路３０の出力に接続される。増幅回路１０の出力
はＭＯＳ型パワートランジスタ４０のゲートに接続され
る。
トランジスタ４０のドレインと接地との間には検出回路
５０が接続され、本実施例では、抵抗５１゜５２の直列
回路によって構成される。検出回路５０の出力は抵抗５
１．５２の接続点から検出され、信号線５３を介して増
幅回路１０の第２入力１０ｂおよび制御信号発生回路３
０に接続される。
５０が接続され、本実施例では、抵抗５１゜５２の直列
回路によって構成される。検出回路５０の出力は抵抗５
１．５２の接続点から検出され、信号線５３を介して増
幅回路１０の第２入力１０ｂおよび制御信号発生回路３
０に接続される。
制御信号発生回路３０は、本実施例では誤差電圧検出回
路６０．絶対値検出回路７０および信号発生回路８０か
ら構成されている。定電流源９０は、制御信号発生回路
３０と別に構成されているが、信号発生回路８０に含め
て構成してもよい。
路６０．絶対値検出回路７０および信号発生回路８０か
ら構成されている。定電流源９０は、制御信号発生回路
３０と別に構成されているが、信号発生回路８０に含め
て構成してもよい。
増幅回路１０は基準電圧源２０から供給された基準電圧
と検出回路５０の出力電圧との差を比較する。基準電圧
として、例えば１．５〜２．０■の電圧が選択される。
と検出回路５０の出力電圧との差を比較する。基準電圧
として、例えば１．５〜２．０■の電圧が選択される。
ＭＯＳトランジスタ４０のドレインからの出力が予め定
める定電圧に維持され、ＭＯＳトランジスタ４０が定常
状態であるとする。検出回路５０から信号線５３に導出
される検出電圧が増幅回路１０の第２入力に与えられ、
基準電圧と比較される。増幅回路１０はそれらの電圧の
差に応じた電圧を出力１０ｄからＭＯＳトランジスタ４
０のゲートに印加する。ＭＯＳトランジスタ４０はゲー
トに与えられたゲート電圧に応じて、ソース・ドレイン
間を流れる電流が制御され、出力４０ａから一定の電圧
が出力される。
める定電圧に維持され、ＭＯＳトランジスタ４０が定常
状態であるとする。検出回路５０から信号線５３に導出
される検出電圧が増幅回路１０の第２入力に与えられ、
基準電圧と比較される。増幅回路１０はそれらの電圧の
差に応じた電圧を出力１０ｄからＭＯＳトランジスタ４
０のゲートに印加する。ＭＯＳトランジスタ４０はゲー
トに与えられたゲート電圧に応じて、ソース・ドレイン
間を流れる電流が制御され、出力４０ａから一定の電圧
が出力される。
出力４０ａから流出する電流が何らかの理由で増大した
とする。この場合、ＭＯＳトランジスタ４０のゲート電
圧は一定に保たれているので、出力４０ａの出力電圧、
すなわちＭＯＳトランジスタ４．０のドレイン電圧は低
下する。その結果、検出回路５０の検出電圧も同様に低
下し、その電圧は信号線５３を介して増幅回路１０の第
２入力１０ｂおよび誤差電圧検出回路６０に与えられる
。
とする。この場合、ＭＯＳトランジスタ４０のゲート電
圧は一定に保たれているので、出力４０ａの出力電圧、
すなわちＭＯＳトランジスタ４．０のドレイン電圧は低
下する。その結果、検出回路５０の検出電圧も同様に低
下し、その電圧は信号線５３を介して増幅回路１０の第
２入力１０ｂおよび誤差電圧検出回路６０に与えられる
。
増幅回路１０は基準電圧および検出電圧を比較し、この
場合ゲート電圧を低くして、ソース・ドレイン間の電流
を増大させようとする。また、誤差電圧検出回路６０は
、基準電圧と検出電圧とを比較し、その差電圧を絶対値
検出回路７０に与える。
場合ゲート電圧を低くして、ソース・ドレイン間の電流
を増大させようとする。また、誤差電圧検出回路６０は
、基準電圧と検出電圧とを比較し、その差電圧を絶対値
検出回路７０に与える。
絶対値検出回路７０は誤差電圧検出回路６０から与えら
れた電圧を予め定める電圧を基準に折り返した電圧を与
える回路である。第２図は折り返し電圧が０ボルトの場
合の入力電圧と出力電圧との関係を表わすグラフである
。絶対値検出回路７０の出力電圧は信号発生回路８０に
与えられ、その電圧値は定電流回路９０から供給される
定電流値に乗算され増幅回路１０に与えられる。増幅回
路１０は信号発生回路８０から供給される電流に基づき
、ＭＯＳトランジスタ４０のゲートを制御することので
きるゲート電流値を増大させ、ＭＯＳトランジスタ４０
の動作速度を高めることができる。
れた電圧を予め定める電圧を基準に折り返した電圧を与
える回路である。第２図は折り返し電圧が０ボルトの場
合の入力電圧と出力電圧との関係を表わすグラフである
。絶対値検出回路７０の出力電圧は信号発生回路８０に
与えられ、その電圧値は定電流回路９０から供給される
定電流値に乗算され増幅回路１０に与えられる。増幅回
路１０は信号発生回路８０から供給される電流に基づき
、ＭＯＳトランジスタ４０のゲートを制御することので
きるゲート電流値を増大させ、ＭＯＳトランジスタ４０
の動作速度を高めることができる。
なお、定電流回路９０を増幅回路ｌＯ内に含め、信号発
生回路８０から与えられる信号、例えば電圧値、電流値
などに応じて、ゲート電流を変化させるようにしてもよ
い。
生回路８０から与えられる信号、例えば電圧値、電流値
などに応じて、ゲート電流を変化させるようにしてもよ
い。
次に、第１図に示す構成を具体的に実施する回路を第３
図に示す。第３図において同一参照符号は同一または相
当構成部分を示す。
図に示す。第３図において同一参照符号は同一または相
当構成部分を示す。
基準電圧発生回路２０の出力は第１入力１０ａを介して
ｎチャネルＭＯＳトランジスタ１０１゜１０２のゲート
、ｎチャネルＭＯＳトランジスタ１０３のゲートおよび
誤差電圧検出回路６０のｎチャネルＭＯＳトランジスタ
ロ１のゲートに接続される。ｐチャネルＭＯＳパワート
ランジスタ４０のドレインは電源ライン４０ａに接続さ
れ、ソースは出力４０ｂに接続される。抵抗５１．５２
の直列回路により構成される検出回路５０はトランジス
タ４０ドレインと接地との間に接続され、抵抗５１．５
２に接続点は信号線５３．入力１０ｂを介してｎチャネ
ルＭＯＳ トランジスタ１０４のゲートおよび誤差検出
回路６０のｎチャネルＭＯＳトランジスタ６２のゲート
に接続される。トランジスタ１０１，１０２のソースは
それぞれトランジスタ１０４，１０３のドレインに接続
されるとともにｎチャネルＭＯＳトランジスタ１０５゜
１０６のドレインに接続される。トランジスタｌｏ１の
ドレインはｎチャネルＭＯＳトランジスタ１０７のドレ
インおよびゲートに接続されるとともにｎチャネルＭＯ
Ｓトランジスタ１０８のゲートにも接続される。トラン
ジスタ１０７，１０８のソースはともにｎチャネルＭＯ
Ｓトランジスタ１０９のドレインおよびｎチャネルＭＯ
Ｓトランジスタ１１０のソースに接続され、トランジス
タ１０９のソースを介して電源ライン４０ｂに接続され
る。トランジスタ１０８のドレインはトランジスタ１０
２のドレインおよびトランジスタ１１Ｏのゲートに接続
されるとともに、増幅回路１０の出力１０ｄを介してパ
ワートランジスタ４０のゲートに接続される。トランジ
スタ１０３，１０４のソースはともに接続されて、ｎチ
ャネルＭＯＳトランジスタ１１１のドレインに接続され
る。
ｎチャネルＭＯＳトランジスタ１０１゜１０２のゲート
、ｎチャネルＭＯＳトランジスタ１０３のゲートおよび
誤差電圧検出回路６０のｎチャネルＭＯＳトランジスタ
ロ１のゲートに接続される。ｐチャネルＭＯＳパワート
ランジスタ４０のドレインは電源ライン４０ａに接続さ
れ、ソースは出力４０ｂに接続される。抵抗５１．５２
の直列回路により構成される検出回路５０はトランジス
タ４０ドレインと接地との間に接続され、抵抗５１．５
２に接続点は信号線５３．入力１０ｂを介してｎチャネ
ルＭＯＳ トランジスタ１０４のゲートおよび誤差検出
回路６０のｎチャネルＭＯＳトランジスタ６２のゲート
に接続される。トランジスタ１０１，１０２のソースは
それぞれトランジスタ１０４，１０３のドレインに接続
されるとともにｎチャネルＭＯＳトランジスタ１０５゜
１０６のドレインに接続される。トランジスタｌｏ１の
ドレインはｎチャネルＭＯＳトランジスタ１０７のドレ
インおよびゲートに接続されるとともにｎチャネルＭＯ
Ｓトランジスタ１０８のゲートにも接続される。トラン
ジスタ１０７，１０８のソースはともにｎチャネルＭＯ
Ｓトランジスタ１０９のドレインおよびｎチャネルＭＯ
Ｓトランジスタ１１０のソースに接続され、トランジス
タ１０９のソースを介して電源ライン４０ｂに接続され
る。トランジスタ１０８のドレインはトランジスタ１０
２のドレインおよびトランジスタ１１Ｏのゲートに接続
されるとともに、増幅回路１０の出力１０ｄを介してパ
ワートランジスタ４０のゲートに接続される。トランジ
スタ１０３，１０４のソースはともに接続されて、ｎチ
ャネルＭＯＳトランジスタ１１１のドレインに接続され
る。
ｎチャネルＭＯＳトランジスタ１１２のゲートはそのド
レインに接続されるとともにトランジスタ１１１．１０
９のゲートにも接続される。さらに、トランジスタ１１
２のドレインはｎチャネルＭＯＳトランジスタ１１３の
ドレインにも接続される。
レインに接続されるとともにトランジスタ１１１．１０
９のゲートにも接続される。さらに、トランジスタ１１
２のドレインはｎチャネルＭＯＳトランジスタ１１３の
ドレインにも接続される。
トランジスタ１０５，１０６，１１３のソースおよびト
ランジスタ１１０のドレインはともに接地される。
ランジスタ１１０のドレインはともに接地される。
トランジスタ６１．６２のソースは共に接続されて、ｎ
チャネルＭＯＳトランジスタロ３のドレインに接続され
る。トランジスタ６３のゲートはｎチャネルＭＯＳ ト
ランジスタロ４のゲートおよびドレインにも接続される
とともに、さらにｐチャネルＭＯＳトランジスタロ５の
ドレインに接続される。トランジスタ６５のゲートは定
電流回路９０のｐチャネルＭＯＳトランジスタ９１のゲ
ートに接続され、さらにｐチャネルＭＯＳトランジスタ
ロ６．６７．７１．８１のゲートにそれぞれ接続される
。電流源９２はトランジスタ９１と直列に接続され、ト
ランジスタ９１とトランジスタ６５．６６．６７．７１
．８１とはそれぞれカレント・ミラーを構成する。また
トランジスタ６５〜６７．７１，８１ソースはそれぞれ
電源ライン４０ｂに接続される。トランジスタ６６．６
７のドレインはトランジスタ６２．６１のドレインにそ
れぞれ接続されるとともに、絶対値検出回路７０のｐチ
ャネルＭＯＳトランジスタフ２．７３のゲートにもそれ
ぞれ接続される。トランジスタ７２．７３のソースはと
もに接続されトランジスタ７１のドレインに接続され、
それらのドレインも共に接続されて信号発生回路８０の
トランジスタ８１のドレインおよびｎチャネルＭＯＳト
ランジスタ８２のドレインおよびゲートに接続される。
チャネルＭＯＳトランジスタロ３のドレインに接続され
る。トランジスタ６３のゲートはｎチャネルＭＯＳ ト
ランジスタロ４のゲートおよびドレインにも接続される
とともに、さらにｐチャネルＭＯＳトランジスタロ５の
ドレインに接続される。トランジスタ６５のゲートは定
電流回路９０のｐチャネルＭＯＳトランジスタ９１のゲ
ートに接続され、さらにｐチャネルＭＯＳトランジスタ
ロ６．６７．７１．８１のゲートにそれぞれ接続される
。電流源９２はトランジスタ９１と直列に接続され、ト
ランジスタ９１とトランジスタ６５．６６．６７．７１
．８１とはそれぞれカレント・ミラーを構成する。また
トランジスタ６５〜６７．７１，８１ソースはそれぞれ
電源ライン４０ｂに接続される。トランジスタ６６．６
７のドレインはトランジスタ６２．６１のドレインにそ
れぞれ接続されるとともに、絶対値検出回路７０のｐチ
ャネルＭＯＳトランジスタフ２．７３のゲートにもそれ
ぞれ接続される。トランジスタ７２．７３のソースはと
もに接続されトランジスタ７１のドレインに接続され、
それらのドレインも共に接続されて信号発生回路８０の
トランジスタ８１のドレインおよびｎチャネルＭＯＳト
ランジスタ８２のドレインおよびゲートに接続される。
トランジスタ６３，６４．８２のソースはそれぞれ接地
される。トランジスタ８２のゲートは制御信号線８３お
よび入力１０ｃを介して増幅回路ｌＯのトランジスタ１
０５，１０６，１１３のゲートに接続される。
される。トランジスタ８２のゲートは制御信号線８３お
よび入力１０ｃを介して増幅回路ｌＯのトランジスタ１
０５，１０６，１１３のゲートに接続される。
次に、第３図に示す回路の動作について説明する。ＭＯ
Ｓ トランジスタ４０の負荷が急に重くなり、検出回路
５０の出力に接続された信号線５３上の検出電圧が低下
した場合について検討する。
Ｓ トランジスタ４０の負荷が急に重くなり、検出回路
５０の出力に接続された信号線５３上の検出電圧が低下
した場合について検討する。
検出電圧は誤差電圧検出回路６０のトランジスタ６２の
ゲートに印加されるとともに増幅回路１０のトランジス
タ１０４のゲートにも与えられる。
ゲートに印加されるとともに増幅回路１０のトランジス
タ１０４のゲートにも与えられる。
トランジスタ６２と差動増幅回路を構成するトランジス
タ６１のゲートには基準電圧発生回路２０から基準電圧
が与えられ、前記検出電圧との差電圧がトランジスタ７
２．７３のゲートに印加される。トランジスタ７２．７
３のソースから出力される電流の総和は、トランジスタ
７２．７３のゲートに印加される電圧の差に比例する電
流となる。
タ６１のゲートには基準電圧発生回路２０から基準電圧
が与えられ、前記検出電圧との差電圧がトランジスタ７
２．７３のゲートに印加される。トランジスタ７２．７
３のソースから出力される電流の総和は、トランジスタ
７２．７３のゲートに印加される電圧の差に比例する電
流となる。
トランジスタ７１はトランジスタ９１とカレント・ミラ
ーを構成し、トランジスタ７２．７３に流し込む最大電
流を規定する。トランジスタ７２．７３のソースから出
力された電流は制御信号発生回路８０のトランジスタ８
２のドレインに流れ込む。
ーを構成し、トランジスタ７２．７３に流し込む最大電
流を規定する。トランジスタ７２．７３のソースから出
力された電流は制御信号発生回路８０のトランジスタ８
２のドレインに流れ込む。
トランジスタ８２のドレイン電流値は制御信号線８３を
介して増幅回路１０に与えられ、ＭＯＳトランジスタ４
０のゲートに流入する電流の最大値を規定する。
介して増幅回路１０に与えられ、ＭＯＳトランジスタ４
０のゲートに流入する電流の最大値を規定する。
トランジスタ８２とトランジスタ１０５，１０６．１１
３とはカレント・ミラーを構成し、トランジスタ８２の
ドレイン電流値に比例する電流がトランジスタ１０５，
１０６，１１３のドレインをそれぞれ流れる。
３とはカレント・ミラーを構成し、トランジスタ８２の
ドレイン電流値に比例する電流がトランジスタ１０５，
１０６，１１３のドレインをそれぞれ流れる。
基準電圧と検出電圧はまたトランジスタ１０３゜１０４
のゲートに印加され、各ゲート電圧の差に比例するドレ
イン電流差が表われる。トランジスタ１０３，１０４の
ドレイン電流はトランジスタ１０１．１０２のドレイン
電流に加えられる。トランジスタ１０５，１０６のドレ
イン電流値は前述したように、トランジスタ８２のドレ
イン電流値によって規定され、はぼ同一電流値である。
のゲートに印加され、各ゲート電圧の差に比例するドレ
イン電流差が表われる。トランジスタ１０３，１０４の
ドレイン電流はトランジスタ１０１．１０２のドレイン
電流に加えられる。トランジスタ１０５，１０６のドレ
イン電流値は前述したように、トランジスタ８２のドレ
イン電流値によって規定され、はぼ同一電流値である。
したがって、トランジスタ１０３，１０４のドレイン電
流の差は、トランジスタ１０１，１０２を流れるドレイ
ン電流の差となって表われる。
流の差は、トランジスタ１０１，１０２を流れるドレイ
ン電流の差となって表われる。
例として、第３図に示すようにトランジスタ８２のドレ
イン電流値がＩＯとする。 ミラー効果によって、トラ
ンジスタ１０５，１０６のドレインにも工０の電流が流
れる。検出電圧が基準電圧より低下したためトランジス
タ１０３のドレイン電流はΔ工だけ電流が増加し、トラ
ンジスタ１０４のドレイン電流はΔＩだけ電流が減少す
る。その結果トランジスタ１０１のソースから流出する
電流はＩＯ−（１１＋ΔＩ）となり、トランジスタｌ。
イン電流値がＩＯとする。 ミラー効果によって、トラ
ンジスタ１０５，１０６のドレインにも工０の電流が流
れる。検出電圧が基準電圧より低下したためトランジス
タ１０３のドレイン電流はΔ工だけ電流が増加し、トラ
ンジスタ１０４のドレイン電流はΔＩだけ電流が減少す
る。その結果トランジスタ１０１のソースから流出する
電流はＩＯ−（１１＋ΔＩ）となり、トランジスタｌ。
２のソースから流出する電流はｌｏ−（ＩＩ−ΔＩ）と
なる。すなわち、トランジスタ１０２のドレイン電流は
検出電圧と基準電圧が同一である平衡状態のときにくら
べΔ工だけ増加するので、トランジスタ１０２のドレイ
ン電圧は低下する。このドレイン電圧はＭＯＳトランジ
スタ４ｏのゲートに印加されているので、ゲート電圧が
低下した分だけドレイン電流が増加する。
なる。すなわち、トランジスタ１０２のドレイン電流は
検出電圧と基準電圧が同一である平衡状態のときにくら
べΔ工だけ増加するので、トランジスタ１０２のドレイ
ン電圧は低下する。このドレイン電圧はＭＯＳトランジ
スタ４ｏのゲートに印加されているので、ゲート電圧が
低下した分だけドレイン電流が増加する。
なお、トランジスタ１０９，１１０はブート・ストラッ
プ回路を構成し、出力インピーダンスを上げ、増幅回路
１０のゲインを増加させる。
プ回路を構成し、出力インピーダンスを上げ、増幅回路
１０のゲインを増加させる。
以上のように、本発明に従えばＭＯＳトランジスタの負
荷が急激に変化しても、ＭＯＳトランジスタに印加する
ゲート電圧を変化に速応して制御することができるので
、ＭＯＳパワー・トランジスタのスイッチング速度を低
下させることがない。
荷が急激に変化しても、ＭＯＳトランジスタに印加する
ゲート電圧を変化に速応して制御することができるので
、ＭＯＳパワー・トランジスタのスイッチング速度を低
下させることがない。
また、本発明に従えば、ＭＯＳパワー・トランジスタを
制御する回路の消費電力の増大を防止することができる
。
制御する回路の消費電力の増大を防止することができる
。
第１図は本発明の一実施例を示すブロック図である。
第２図は絶対値検出回路の入出力特性を示すグラフであ
る。 第３図は第１図に示す構成を具体的に実施する回路であ
る。 ｌＯ・ ３０ ・ ４０ ・ ５０ ・ ６０ ・ ７０ ・ ８０ ・ ９０ ・ 増幅回路、 ２０・・・基準電圧源、 制御信号発生回路、 ＭＯＳパワー・トランジスタ、 検出回路、 誤差電圧検出回路、 絶対値検出回路、 信号発生回路、 定電流回路。
る。 第３図は第１図に示す構成を具体的に実施する回路であ
る。 ｌＯ・ ３０ ・ ４０ ・ ５０ ・ ６０ ・ ７０ ・ ８０ ・ ９０ ・ 増幅回路、 ２０・・・基準電圧源、 制御信号発生回路、 ＭＯＳパワー・トランジスタ、 検出回路、 誤差電圧検出回路、 絶対値検出回路、 信号発生回路、 定電流回路。
Claims (1)
- 【特許請求の範囲】 １、ゲート、ソースおよびドレインを有するＭＯＳトラ
ンジスタと、 前記ＭＯＳトランジスタの出力に応答して検出電圧を導
出する検出回路と、 予め定める基準電圧を発生する基準電圧発生源と、 第１入力、第２入力、第３入力および出力を有する増幅
回路であって、前記第１入力は前記基準電圧発生源の出
力に結合され、前記第２入力は前記検出回路の出力に結
合され、前記増幅回路の出力は前記ＭＯＳトランジスタ
のゲートに結合され、前記第１入力および前記第２入力
に印加される電圧の差に応答する電圧を前記出力に導出
するとともに前記第３入力に与えられる制御信号に応答
して前記ゲートに流入する電流を制御する前記増幅回路
と、 前記基準電圧と前記検出回路の出力に導出される電圧と
の電圧差に応答して定まる前記制御信号を前記第３入力
に与える制御信号発生回路と、 から構成されることを特徴とするバイアス電流制御回路
。 ２、前記制御信号は電流値であることを特徴とする請求
項１記載のバイアス電流制御回路。 ３、前記制御信号発生回路は、 前記基準電圧と前記検出回路の出力に導出される電圧と
の差に比例する誤差電圧を導出する誤差電圧検出回路と
、 前記誤差電圧の絶対値を検出する絶対値検出回路と、 前記絶対値検出回路の出力値に比例して定まる電流を導
出する信号発生回路と、 から構成されることを特徴とする請求項２記載のバイア
ス電流制御回路。 ４、前記検出回路は直列に接続された抵抗によって構成
されることを特徴とする請求項１または３記載のバイア
ス電流制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246253A JP2689708B2 (ja) | 1990-09-18 | 1990-09-18 | バイアス電流制御回路 |
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| EP91114310A EP0476365A1 (en) | 1990-09-18 | 1991-08-26 | An adaptive bias current control circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2246253A JP2689708B2 (ja) | 1990-09-18 | 1990-09-18 | バイアス電流制御回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH04126409A true JPH04126409A (ja) | 1992-04-27 |
| JP2689708B2 JP2689708B2 (ja) | 1997-12-10 |
Family
ID=17145775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246253A Expired - Fee Related JP2689708B2 (ja) | 1990-09-18 | 1990-09-18 | バイアス電流制御回路 |
Country Status (3)
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