JP2001100854A - 定電圧電流回路 - Google Patents
定電圧電流回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Abstract
(57)【要約】
【課題】 本発明はカレントミラー回路を使用した定電
圧電流回路に関し、特に基準信号（Ｖref ）に対する出
力電流（Ｉout ）の遅れをなくし、確実の目的とするタ
イミングの信号を作成することができる定電圧電流回路
を提供するものである。 【解決手段】 ＭＯＳトランジスタＱ８のゲートに対し
てスタート信号（初期駆動信号）を供給し、ＭＯＳトラ
ンジスタＱ８をオンし、第１のカレントミラー回路を駆
動し、ＭＯＳトランジスタＱ４〜Ｑ７に同じミラー電流
を流す。そして、第２のカレントミラー回路を構成する
２個のＭＯＳトランジスタＱ８とＱ９において、ＭＯＳ
トランジスタＱ８には抵抗Ｒ２を接続し、ＭＯＳトラン
ジスタＱ９には基準信号（Ｖref ）を供給する。このよ
うに構成することにより、抵抗Ｒ２に流れる基準電流
（Ｉref ）は基準信号（Ｖref ）に対応した電流とな
り、従ってこの基準電流（Ｉref ）に従って出力電流
（Ｉout ）がＭＯＳトランジスタＱ７から出力される。
圧電流回路に関し、特に基準信号（Ｖref ）に対する出
力電流（Ｉout ）の遅れをなくし、確実の目的とするタ
イミングの信号を作成することができる定電圧電流回路
を提供するものである。 【解決手段】 ＭＯＳトランジスタＱ８のゲートに対し
てスタート信号（初期駆動信号）を供給し、ＭＯＳトラ
ンジスタＱ８をオンし、第１のカレントミラー回路を駆
動し、ＭＯＳトランジスタＱ４〜Ｑ７に同じミラー電流
を流す。そして、第２のカレントミラー回路を構成する
２個のＭＯＳトランジスタＱ８とＱ９において、ＭＯＳ
トランジスタＱ８には抵抗Ｒ２を接続し、ＭＯＳトラン
ジスタＱ９には基準信号（Ｖref ）を供給する。このよ
うに構成することにより、抵抗Ｒ２に流れる基準電流
（Ｉref ）は基準信号（Ｖref ）に対応した電流とな
り、従ってこの基準電流（Ｉref ）に従って出力電流
（Ｉout ）がＭＯＳトランジスタＱ７から出力される。
Description
【０００１】
【発明の属する技術分野】本発明はカレントミラー回路
を使用した定電圧電流回路に関する。
を使用した定電圧電流回路に関する。
【０００２】
【従来の技術】今日、カレントミラー回路を用いた定電
圧電流回路が提案されている。図５はカレントミラー回
路を用いた従来の定電圧電流回路の回路図である。同図
において、従来の定電圧電流回路１はオペアンプ（Oper
ational Amplifier ）２、ＮチャンネルＭＯＳＦＥＴ
（以下、単にＭＯＳトランジスタで示す）Ｑ１、カレン
トミラー回路を構成するＰチャンネルＭＯＳＦＥＴ（以
下、単にＭＯＳトランジスタで示す）Ｑ２、Ｑ３、及び
抵抗Ｒ１で構成されている。
圧電流回路が提案されている。図５はカレントミラー回
路を用いた従来の定電圧電流回路の回路図である。同図
において、従来の定電圧電流回路１はオペアンプ（Oper
ational Amplifier ）２、ＮチャンネルＭＯＳＦＥＴ
（以下、単にＭＯＳトランジスタで示す）Ｑ１、カレン
トミラー回路を構成するＰチャンネルＭＯＳＦＥＴ（以
下、単にＭＯＳトランジスタで示す）Ｑ２、Ｑ３、及び
抵抗Ｒ１で構成されている。
【０００３】オペアンプ２の非反転入力（＋入力）には
後述する基準信号（Ｖref ）が供給され、反転入力（−
入力）にはフィードバック信号が入力する。ここで、反
転入力（−入力）に入力するフィードバック信号は、同
図のＡ点の電圧値であり、上記ＭＯＳトランジスタＱ１
と抵抗Ｒ１の接続点の電位である。そして、オペアンプ
２の出力はＭＯＳトランジスタＱ１のゲートに供給さ
れ、ＭＯＳトランジスタＱ１をオン／オフ駆動する。
後述する基準信号（Ｖref ）が供給され、反転入力（−
入力）にはフィードバック信号が入力する。ここで、反
転入力（−入力）に入力するフィードバック信号は、同
図のＡ点の電圧値であり、上記ＭＯＳトランジスタＱ１
と抵抗Ｒ１の接続点の電位である。そして、オペアンプ
２の出力はＭＯＳトランジスタＱ１のゲートに供給さ
れ、ＭＯＳトランジスタＱ１をオン／オフ駆動する。
【０００４】また、カレントミラー回路を構成するＭＯ
ＳトランジスタＱ２、Ｑ３は同じ特性であり、ＭＯＳト
ランジスタＱ２、Ｑ３に同じミラー電流を流す。例え
ば、オペアンプ２からゲート電圧をＭＯＳトランジスタ
Ｑ１のゲートに供給すると、ＭＯＳトランジスタＱ１が
オン駆動し、ＭＯＳトランジスタＱ２に電流を流すと共
に、ＭＯＳトランジスタＱ３にも同じ電流値の出力電流
（ミラー電流）Ｉout を流す。
ＳトランジスタＱ２、Ｑ３は同じ特性であり、ＭＯＳト
ランジスタＱ２、Ｑ３に同じミラー電流を流す。例え
ば、オペアンプ２からゲート電圧をＭＯＳトランジスタ
Ｑ１のゲートに供給すると、ＭＯＳトランジスタＱ１が
オン駆動し、ＭＯＳトランジスタＱ２に電流を流すと共
に、ＭＯＳトランジスタＱ３にも同じ電流値の出力電流
（ミラー電流）Ｉout を流す。
【０００５】ここで、Ａ点の電位はオペアンプ２の基準
信号（Ｖref ）の電位であり、従ってＭＯＳトランジス
タＱ１がオン駆動中、抵抗Ｒ１にかかる電圧はＶref で
あり、抵抗Ｒ１を流れる電流（Ｉref ）は、（基準信号
（Ｖref ）の電圧／抵抗（Ｒ１）の抵抗値）となる。ま
た、この電流Ｉref は、上記カレントミラー回路の一方
を流れる電流であり、従って、図５に示す出力電流（ミ
ラー電流）Ｉout は、電流（Ｉref ）と同じである。
信号（Ｖref ）の電位であり、従ってＭＯＳトランジス
タＱ１がオン駆動中、抵抗Ｒ１にかかる電圧はＶref で
あり、抵抗Ｒ１を流れる電流（Ｉref ）は、（基準信号
（Ｖref ）の電圧／抵抗（Ｒ１）の抵抗値）となる。ま
た、この電流Ｉref は、上記カレントミラー回路の一方
を流れる電流であり、従って、図５に示す出力電流（ミ
ラー電流）Ｉout は、電流（Ｉref ）と同じである。
【０００６】したがって、上記構成から基準信号（Ｖre
f ）を可変すると、出力電流（ミラー電流）Ｉout も同
様に変化し、例えば基準信号（Ｖref ）として三角波を
使用すると、出力電流（ミラー電流）Ｉout も三角波と
なる。
f ）を可変すると、出力電流（ミラー電流）Ｉout も同
様に変化し、例えば基準信号（Ｖref ）として三角波を
使用すると、出力電流（ミラー電流）Ｉout も三角波と
なる。
【０００７】
【発明が解決しようとする課題】上記のように従来の定
電圧電流回路によれば、基準信号（Ｖref ）の変化に従
って出力電流も変化し、所望の出力電流を得ることがで
きる。しかしながら、従来の定電圧電流回路ではその応
答速度が遅く、問題であった。その理由は、オペアンプ
２の使用と、その使用に伴うフィードバック回路の使用
による。すなわち、オペアンプ２には内部に多くのトラ
ンジスタ回路が使用され、回路駆動に時間を要する。ま
た、フィードバック回路の使用は、信号を帰還させるた
めの時間が必要である。
電圧電流回路によれば、基準信号（Ｖref ）の変化に従
って出力電流も変化し、所望の出力電流を得ることがで
きる。しかしながら、従来の定電圧電流回路ではその応
答速度が遅く、問題であった。その理由は、オペアンプ
２の使用と、その使用に伴うフィードバック回路の使用
による。すなわち、オペアンプ２には内部に多くのトラ
ンジスタ回路が使用され、回路駆動に時間を要する。ま
た、フィードバック回路の使用は、信号を帰還させるた
めの時間が必要である。
【０００８】図６は基準信号（Ｖref ）に対して出力電
流（ミラー電流）Ｉout が遅延することを説明する図で
ある。同図において、で示す波形はオペアンプ２に入
力する基準信号（Ｖref ）であり、で示す点線の波形
は出力電流（ミラー電流）Ｉout の出力タイミングを示
す。上記オペアンプ２及びフィードバック回路の介在に
より、出力電流（ミラー電流）Ｉout （）が、基準信
号（Ｖref ）（）に対して遅れ、基準信号（Ｖref ）
と出力電流（ミラー電流）Ｉout の間には、時間Ｔのタ
イムラグが生じる。
流（ミラー電流）Ｉout が遅延することを説明する図で
ある。同図において、で示す波形はオペアンプ２に入
力する基準信号（Ｖref ）であり、で示す点線の波形
は出力電流（ミラー電流）Ｉout の出力タイミングを示
す。上記オペアンプ２及びフィードバック回路の介在に
より、出力電流（ミラー電流）Ｉout （）が、基準信
号（Ｖref ）（）に対して遅れ、基準信号（Ｖref ）
と出力電流（ミラー電流）Ｉout の間には、時間Ｔのタ
イムラグが生じる。
【０００９】この時間の遅れは、出力電流（ミラー電
流）Ｉout を使用する際問題となる。例えば、出力電流
（ミラー電流）Ｉout をオシレータ（Oscillator）とし
て使用する場合、発振タイミングがずれる。また、上記
出力電流（ミラー電流）Ｉoutを使用してパルス信号を
作成する際、上記出力電流の遅れによって目的としたタ
イミングのパルス信号を作成することができない。
流）Ｉout を使用する際問題となる。例えば、出力電流
（ミラー電流）Ｉout をオシレータ（Oscillator）とし
て使用する場合、発振タイミングがずれる。また、上記
出力電流（ミラー電流）Ｉoutを使用してパルス信号を
作成する際、上記出力電流の遅れによって目的としたタ
イミングのパルス信号を作成することができない。
【００１０】本発明は、上記課題を解決するため、カレ
ントミラー回路を使用した定電圧電流回路において、基
準信号（Ｖref ）に対する出力電流（ミラー電流）Ｉou
t の遅れをなくした定電圧電流回路を提供するものであ
る。
ントミラー回路を使用した定電圧電流回路において、基
準信号（Ｖref ）に対する出力電流（ミラー電流）Ｉou
t の遅れをなくした定電圧電流回路を提供するものであ
る。
【００１１】
【課題を解決するための手段】上記課題は本発明の請求
項１の態様によれば、外部に出力電流を供給するスイッ
チング素子を有する第１のカレントミラー回路と、前記
出力電流に対応する基準電流を流す抵抗が接続され、前
記第１のカレントミラー回路を駆動するスイッチング素
子を有する第２のカレントミラー回路と、前記抵抗に流
す基準電流を設定する基準電圧の供給回路と、該基準電
圧の供給によって前記第１、第２のカレントミラー回路
に流れるミラー電流の影響を回避する第３のカレントミ
ラー回路とを有し、前記第２のカレントミラー回路に設
けられたスイッチング素子に対して初期駆動信号を供給
し、前記第１のカレントミラー回路を駆動し、該第１の
カレントミラー回路に流れる電流によって、前記第２の
カレントミラー回路の駆動を継続すると共に、第３のカ
レントミラー回路を駆動し、前記基準電圧に従った基準
電流を前記抵抗に流し、前記出力電流を外部に出力する
定電圧電流回路を提供することによって達成できる。
項１の態様によれば、外部に出力電流を供給するスイッ
チング素子を有する第１のカレントミラー回路と、前記
出力電流に対応する基準電流を流す抵抗が接続され、前
記第１のカレントミラー回路を駆動するスイッチング素
子を有する第２のカレントミラー回路と、前記抵抗に流
す基準電流を設定する基準電圧の供給回路と、該基準電
圧の供給によって前記第１、第２のカレントミラー回路
に流れるミラー電流の影響を回避する第３のカレントミ
ラー回路とを有し、前記第２のカレントミラー回路に設
けられたスイッチング素子に対して初期駆動信号を供給
し、前記第１のカレントミラー回路を駆動し、該第１の
カレントミラー回路に流れる電流によって、前記第２の
カレントミラー回路の駆動を継続すると共に、第３のカ
レントミラー回路を駆動し、前記基準電圧に従った基準
電流を前記抵抗に流し、前記出力電流を外部に出力する
定電圧電流回路を提供することによって達成できる。
【００１２】ここで、上記のように第１のカレントミラ
ー回路は外部に出力電流を供給するスイッチング素子を
有する（含む）回路であり、他にも例えば複数のスイッ
チング素子を有し、カレントミラー回路を構成する。
ー回路は外部に出力電流を供給するスイッチング素子を
有する（含む）回路であり、他にも例えば複数のスイッ
チング素子を有し、カレントミラー回路を構成する。
【００１３】また、上記第１のカレントミラー回路は、
第２のカレントミラー回路を構成するスイッチング素子
の初期駆動によって駆動を開始する。ここで、このスイ
ッチング素子の駆動は初期駆動信号によって開始され、
上記第１のカレントミラー回路を駆動する。そして以後
の駆動は、例えば第１のカレントミラー回路を構成する
他のスイッチング素子の駆動によって継続される。
第２のカレントミラー回路を構成するスイッチング素子
の初期駆動によって駆動を開始する。ここで、このスイ
ッチング素子の駆動は初期駆動信号によって開始され、
上記第１のカレントミラー回路を駆動する。そして以後
の駆動は、例えば第１のカレントミラー回路を構成する
他のスイッチング素子の駆動によって継続される。
【００１４】また、基準電圧の供給回路から供給される
基準電圧によって、第２のカレントミラー回路を構成す
る、例えば２個のスイッチング素子にはミラー電流が流
れ、一方のスイッチング素子に上記抵抗を接続し、他方
のスイッチング素子に基準電圧を供給することで、上記
抵抗には基準電圧に従ったミラー電流が流れ、更に第１
のカレントミラー回路によって、上記基準電流に従った
ミラー電流である出力電流（Ｉout ）が出力される。
基準電圧によって、第２のカレントミラー回路を構成す
る、例えば２個のスイッチング素子にはミラー電流が流
れ、一方のスイッチング素子に上記抵抗を接続し、他方
のスイッチング素子に基準電圧を供給することで、上記
抵抗には基準電圧に従ったミラー電流が流れ、更に第１
のカレントミラー回路によって、上記基準電流に従った
ミラー電流である出力電流（Ｉout ）が出力される。
【００１５】請求項２の記載は、前記請求項１記載の発
明において、前記出力電流は、例えば比較信号と比較さ
れ、所定波形のパルス信号の作成に使用される構成であ
る。上記出力電流は上記のように基準信号に従った電流
であり、例えば基準信号が三角波である場合、この基準
信号に従って作成される出力電流の出力波形も三角波と
なる。したがって、比較信号として上記三角波に対して
周期の異なる三角波を供給した場合、基準信号の入力に
対して遅れることなく所定のパルス信号を作成すること
ができる。
明において、前記出力電流は、例えば比較信号と比較さ
れ、所定波形のパルス信号の作成に使用される構成であ
る。上記出力電流は上記のように基準信号に従った電流
であり、例えば基準信号が三角波である場合、この基準
信号に従って作成される出力電流の出力波形も三角波と
なる。したがって、比較信号として上記三角波に対して
周期の異なる三角波を供給した場合、基準信号の入力に
対して遅れることなく所定のパルス信号を作成すること
ができる。
【００１６】例えば、パルス幅の異なる信号や、所定の
周期でパルス幅が変化する信号等を作成することがで
き、これらの信号をスイッチングのタイミング制御等に
使用することができる。このように構成することによ
り、例えば直流電力を所望のタイミングでチョッパ制御
することができる。
周期でパルス幅が変化する信号等を作成することがで
き、これらの信号をスイッチングのタイミング制御等に
使用することができる。このように構成することによ
り、例えば直流電力を所望のタイミングでチョッパ制御
することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１は、本実施形態の定電圧
電流回路の回路図である。同図において、本回路は第１
のカレントミラー回路を構成するＭＯＳトランジスタＱ
４〜Ｑ７、第２のカレントミラー回路を構成するＭＯＳ
トランジスタＱ８、Ｑ９、第３のカレントミラー回路を
構成するＭＯＳトランジスタＱ１０、Ｑ１１、抵抗Ｒ
２、基準信号（Ｖref ）供給回路３、及び初期駆動信号
供給回路４で構成されている。ここで、上記ＭＯＳトラ
ンジスタＱ４〜Ｑ７は全て同じ特性であり、ＭＯＳトラ
ンジスタＱ８〜Ｑ１１も同じ特性である。
を参照しながら説明する。図１は、本実施形態の定電圧
電流回路の回路図である。同図において、本回路は第１
のカレントミラー回路を構成するＭＯＳトランジスタＱ
４〜Ｑ７、第２のカレントミラー回路を構成するＭＯＳ
トランジスタＱ８、Ｑ９、第３のカレントミラー回路を
構成するＭＯＳトランジスタＱ１０、Ｑ１１、抵抗Ｒ
２、基準信号（Ｖref ）供給回路３、及び初期駆動信号
供給回路４で構成されている。ここで、上記ＭＯＳトラ
ンジスタＱ４〜Ｑ７は全て同じ特性であり、ＭＯＳトラ
ンジスタＱ８〜Ｑ１１も同じ特性である。
【００１８】ＭＯＳトランジスタＱ４〜Ｑ７には電源Ｖ
ccが接続され、電源Ｖccから電流供給を受ける。また、
上記ＭＯＳトランジスタＱ４〜Ｑ７のゲート（Ｇ）はＭ
ＯＳトランジスタＱ８のドレイン（Ｄ）に接続され、Ｍ
ＯＳトランジスタＱ８をオンすることによって、第１の
カレントミラー回路を構成するＭＯＳトランジスタＱ４
〜Ｑ７を同時にオン駆動する構成である。
ccが接続され、電源Ｖccから電流供給を受ける。また、
上記ＭＯＳトランジスタＱ４〜Ｑ７のゲート（Ｇ）はＭ
ＯＳトランジスタＱ８のドレイン（Ｄ）に接続され、Ｍ
ＯＳトランジスタＱ８をオンすることによって、第１の
カレントミラー回路を構成するＭＯＳトランジスタＱ４
〜Ｑ７を同時にオン駆動する構成である。
【００１９】また、ＭＯＳトランジスタＱ８と共に第２
のカレントミラー回路を構成するＭＯＳトランジスタＱ
９はＭＯＳトランジスタＱ５と直列に接続され、ＭＯＳ
トランジスタＱ５に流れるミラー電流をＭＯＳトランジ
スタＱ９に流す。また、ＭＯＳトランジスタＱ１０も、
上記ＭＯＳトランジスタＱ９に対して直列に接続され、
ＭＯＳトランジスタＱ９に流れたミラー電流をＭＯＳト
ランジスタＱ１０に流す構成である。
のカレントミラー回路を構成するＭＯＳトランジスタＱ
９はＭＯＳトランジスタＱ５と直列に接続され、ＭＯＳ
トランジスタＱ５に流れるミラー電流をＭＯＳトランジ
スタＱ９に流す。また、ＭＯＳトランジスタＱ１０も、
上記ＭＯＳトランジスタＱ９に対して直列に接続され、
ＭＯＳトランジスタＱ９に流れたミラー電流をＭＯＳト
ランジスタＱ１０に流す構成である。
【００２０】また、上記ＭＯＳトランジスタＱ１０と共
に第３のカレントミラー回路を構成するＭＯＳトランジ
スタＱ１１は、上記ＭＯＳトランジスタＱ６に対して直
列に接続され、ＭＯＳトランジスタＱ６に流れるミラー
電流をそのままＭＯＳトランジスタＱ１１に流す構成で
ある。
に第３のカレントミラー回路を構成するＭＯＳトランジ
スタＱ１１は、上記ＭＯＳトランジスタＱ６に対して直
列に接続され、ＭＯＳトランジスタＱ６に流れるミラー
電流をそのままＭＯＳトランジスタＱ１１に流す構成で
ある。
【００２１】一方、抵抗Ｒ２は基準電流（Ｉref ）を流
すための抵抗であり、前述の図５で説明した抵抗Ｒ１と
同じ役割をもつ抵抗である。また、本定電圧電流回路の
出力（出力電流（ミラー電流）Ｉout ）は、第１のカレ
ントミラー回路から出力されるミラー電流であり、ＭＯ
ＳトランジスタＱ７から出力される。
すための抵抗であり、前述の図５で説明した抵抗Ｒ１と
同じ役割をもつ抵抗である。また、本定電圧電流回路の
出力（出力電流（ミラー電流）Ｉout ）は、第１のカレ
ントミラー回路から出力されるミラー電流であり、ＭＯ
ＳトランジスタＱ７から出力される。
【００２２】また、上述の抵抗Ｒ２に基準電流（Ｉref
）を流すため、ＭＯＳトランジスタＱ９のソース
（Ｓ）には基準信号（Ｖref ）を供給する。この基準信
号（Ｖref）は、基準信号（Ｖref ）供給回路３から出
力され、例えば後述する三角波である。
）を流すため、ＭＯＳトランジスタＱ９のソース
（Ｓ）には基準信号（Ｖref ）を供給する。この基準信
号（Ｖref）は、基準信号（Ｖref ）供給回路３から出
力され、例えば後述する三角波である。
【００２３】さらに、本例においては初期駆動信号（Ｉ
start ）をＭＯＳトランジスタＱ８とＱ９のゲート
（Ｇ）に供給する。この初期駆動信号（Ｉstart ）は、
前述の初期駆動信号供給回路４から出力され、本回路の
起動時のみ出力される信号であり、以後出力は停止され
る。
start ）をＭＯＳトランジスタＱ８とＱ９のゲート
（Ｇ）に供給する。この初期駆動信号（Ｉstart ）は、
前述の初期駆動信号供給回路４から出力され、本回路の
起動時のみ出力される信号であり、以後出力は停止され
る。
【００２４】尚、本実施形態の回路を前述の図５に示す
回路構成と対応させると、抵抗Ｒ２は図５に示す抵抗Ｒ
１に対応し、ＭＯＳトランジスタＱ４、Ｑ８は図５に示
すＭＯＳトランジスタＱ２、Ｑ１に対応し、出力電流
（ミラー電流）Ｉout を出力するＭＯＳトランジスタＱ
７は図５に示すＭＯＳトランジスタＱ３に対応する。し
たがって、残る回路（図１に点線で囲った回路）が図５
のオペアンプ２に代えて本例で採用する回路構成であ
る。
回路構成と対応させると、抵抗Ｒ２は図５に示す抵抗Ｒ
１に対応し、ＭＯＳトランジスタＱ４、Ｑ８は図５に示
すＭＯＳトランジスタＱ２、Ｑ１に対応し、出力電流
（ミラー電流）Ｉout を出力するＭＯＳトランジスタＱ
７は図５に示すＭＯＳトランジスタＱ３に対応する。し
たがって、残る回路（図１に点線で囲った回路）が図５
のオペアンプ２に代えて本例で採用する回路構成であ
る。
【００２５】以上の構成の定電圧電流回路において、以
下に本例の回路動作を説明する。先ず、初期駆動信号
（Ｉstart ）をＭＯＳトランジスタＱ８のゲート（Ｇ）
に供給する。この初期駆動信号（Ｉstart ）はＭＯＳト
ランジスタＱ８をオンさせるために充分な信号であり、
ＭＯＳトランジスタＱ８をオン駆動し、ＭＯＳトランジ
スタＱ４〜Ｑ７のゲート（Ｇ）にゲート信号を出力す
る。
下に本例の回路動作を説明する。先ず、初期駆動信号
（Ｉstart ）をＭＯＳトランジスタＱ８のゲート（Ｇ）
に供給する。この初期駆動信号（Ｉstart ）はＭＯＳト
ランジスタＱ８をオンさせるために充分な信号であり、
ＭＯＳトランジスタＱ８をオン駆動し、ＭＯＳトランジ
スタＱ４〜Ｑ７のゲート（Ｇ）にゲート信号を出力す
る。
【００２６】このゲート信号によって、ＭＯＳトランジ
スタＱ４〜Ｑ７はオンし、ＭＯＳトランジスタＱ５を介
してＭＯＳトランジスタＱ９に電流が流れる。したがっ
て、ＭＯＳトランジスタＱ８のゲート（Ｇ）には、以後
ゲート電圧が供給され、回路が駆動を開始した後には、
上記初期駆動信号（Ｉstart ）の出力は停止する。
スタＱ４〜Ｑ７はオンし、ＭＯＳトランジスタＱ５を介
してＭＯＳトランジスタＱ９に電流が流れる。したがっ
て、ＭＯＳトランジスタＱ８のゲート（Ｇ）には、以後
ゲート電圧が供給され、回路が駆動を開始した後には、
上記初期駆動信号（Ｉstart ）の出力は停止する。
【００２７】このようにして本例の回路が駆動を開始す
ると、抵抗Ｒ２にはＭＯＳトランジスタＱ４、Ｑ８を流
れる電流が流れ、この時抵抗Ｒ２に流れる電流は、基準
信号（Ｖref ）に従った基準電流（Ｉref ）となる。ま
た、このとき、ＭＯＳトランジスタＱ５を介してＭＯＳ
トランジスタＱ９にも同じ電流が流れ、ＭＯＳトランジ
スタＱ９のソース（Ｓ）を前述の基準信号（Ｖref ）に
よって制御する。
ると、抵抗Ｒ２にはＭＯＳトランジスタＱ４、Ｑ８を流
れる電流が流れ、この時抵抗Ｒ２に流れる電流は、基準
信号（Ｖref ）に従った基準電流（Ｉref ）となる。ま
た、このとき、ＭＯＳトランジスタＱ５を介してＭＯＳ
トランジスタＱ９にも同じ電流が流れ、ＭＯＳトランジ
スタＱ９のソース（Ｓ）を前述の基準信号（Ｖref ）に
よって制御する。
【００２８】すなわち、ＭＯＳトランジスタＱ８とＱ９
はカレントミラー回路を構成し、同図に示すＡ点の電位
とＢ点の電位は同じ電位となり、Ｂ点の電位が基準信号
（Ｖref ）に従うので、基準電流（Ｉref ）は（基準信
号（Ｖref ）の電圧／抵抗Ｒ２の抵抗値）で決定され
る。
はカレントミラー回路を構成し、同図に示すＡ点の電位
とＢ点の電位は同じ電位となり、Ｂ点の電位が基準信号
（Ｖref ）に従うので、基準電流（Ｉref ）は（基準信
号（Ｖref ）の電圧／抵抗Ｒ２の抵抗値）で決定され
る。
【００２９】したがって、基準電流（Ｉref ）は、上述
の基準信号（Ｖref ）の変化に従った電流となる。すな
わち、基準信号（Ｖref ）が変化すれば同様に変化する
電流となる。また、この基準電流（Ｉref ）は第１のカ
レントミラー回路を構成する出力電流（ミラー電流）Ｉ
out と同じであり、従って基準信号（Ｖref ）の変化に
対応した出力電流（ミラー電流）Ｉout を得ることがで
きる。
の基準信号（Ｖref ）の変化に従った電流となる。すな
わち、基準信号（Ｖref ）が変化すれば同様に変化する
電流となる。また、この基準電流（Ｉref ）は第１のカ
レントミラー回路を構成する出力電流（ミラー電流）Ｉ
out と同じであり、従って基準信号（Ｖref ）の変化に
対応した出力電流（ミラー電流）Ｉout を得ることがで
きる。
【００３０】しかも、本例においては、オペアンプやフ
ィードバック回路を使用することなく、基準信号（Ｖre
f ）を同図に示すＡ点に供給するので、基準信号（Ｖre
f ）の変化に従って出力電流（ミラー電流）Ｉout がリ
アルタイムに得られ、従来例のようなタイムラグを発生
させることがない。
ィードバック回路を使用することなく、基準信号（Ｖre
f ）を同図に示すＡ点に供給するので、基準信号（Ｖre
f ）の変化に従って出力電流（ミラー電流）Ｉout がリ
アルタイムに得られ、従来例のようなタイムラグを発生
させることがない。
【００３１】また、上記Ａ点に供給する基準信号（Ｖre
f ）の供給回路３には電流が流れない。すなわち、第３
のカレントミラー回路を構成するＭＯＳトランジスタＱ
１０とＱ１１には同じミラー電流が流れ、また第１のカ
レントミラー回路を構成するＭＯＳトランジスタＱ５と
Ｑ６にも同じミラー電流が流れる。したがって、基準信
号（Ｖref ）の供給回路３には電流が流れない。
f ）の供給回路３には電流が流れない。すなわち、第３
のカレントミラー回路を構成するＭＯＳトランジスタＱ
１０とＱ１１には同じミラー電流が流れ、また第１のカ
レントミラー回路を構成するＭＯＳトランジスタＱ５と
Ｑ６にも同じミラー電流が流れる。したがって、基準信
号（Ｖref ）の供給回路３には電流が流れない。
【００３２】図２は出力電流（ミラー電流）Ｉout に遅
れがない場合、出力電流（ミラー電流）Ｉout を使用し
てパルス信号を作成する回路を説明する図である。すな
わち、図２に示す回路は前述の図１のＭＯＳトランジス
タＱ７の出力に接続される回路である。本回路はコンデ
ンサＣとコンパレータ５で構成され、前述の出力電流
（ミラー電流）Ｉout はコンデンサＣに入力し、コンデ
ンサＣを充電すると共に、コンパレータ５に供給され
る。ここで、出力電流（ミラー電流）Ｉout は前述のよ
うに三角波であり、コンデンサＣはその容量から一定の
時定数を有し、この時定数に従って充放電を繰り返す。
れがない場合、出力電流（ミラー電流）Ｉout を使用し
てパルス信号を作成する回路を説明する図である。すな
わち、図２に示す回路は前述の図１のＭＯＳトランジス
タＱ７の出力に接続される回路である。本回路はコンデ
ンサＣとコンパレータ５で構成され、前述の出力電流
（ミラー電流）Ｉout はコンデンサＣに入力し、コンデ
ンサＣを充電すると共に、コンパレータ５に供給され
る。ここで、出力電流（ミラー電流）Ｉout は前述のよ
うに三角波であり、コンデンサＣはその容量から一定の
時定数を有し、この時定数に従って充放電を繰り返す。
【００３３】また、同図において、コンパレータ３には
比較信号（Ｖref ’）が供給される。図３はこの比較信
号（Ｖref ’）を説明する図であり、例えば前述の基準
信号（Ｖref ）より周期の短い信号である。したがっ
て、コンパレータ５は出力電流（ミラー電流）Ｉout と
比較信号（Ｖref ’）を比較し、比較結果を出力する。
そして、この比較結果の出力は希望するパルス波形とな
る。
比較信号（Ｖref ’）が供給される。図３はこの比較信
号（Ｖref ’）を説明する図であり、例えば前述の基準
信号（Ｖref ）より周期の短い信号である。したがっ
て、コンパレータ５は出力電流（ミラー電流）Ｉout と
比較信号（Ｖref ’）を比較し、比較結果を出力する。
そして、この比較結果の出力は希望するパルス波形とな
る。
【００３４】図４は上述の処理を信号波形の変化を用い
て説明する図である。同図（ａ）はＭＯＳトランジスタ
Ｑ７から出力される出力電流（ミラー電流）Ｉout を示
し、本例の場合基準信号（Ｖref ）に対して遅れのない
電流である。そして、この出力電流（Ｉout ）は上述の
ようにコンパレータ５に供給され、コンパレータ５にお
いて比較信号（Ｖref ’）と比較される。
て説明する図である。同図（ａ）はＭＯＳトランジスタ
Ｑ７から出力される出力電流（ミラー電流）Ｉout を示
し、本例の場合基準信号（Ｖref ）に対して遅れのない
電流である。そして、この出力電流（Ｉout ）は上述の
ようにコンパレータ５に供給され、コンパレータ５にお
いて比較信号（Ｖref ’）と比較される。
【００３５】同図（ｂ）はこの両信号（両電流）を比較
する波形図であり、出力電流（ミラー電流）Ｉout を
で示し、比較信号Ｖref ’をで示す。例えば、出力電
流（ミラー電流）Ｉout が、比較信号Ｖref ’より大き
い時ハイ信号を出力するとすれば、同図（ｃ）に示すパ
ルス信号が得られる。このパルス信号は、一定周期でパ
ルス幅が変化する信号である。そして、このパルス信号
は例えば直流電源のチョッパ制御等に使用される。
する波形図であり、出力電流（ミラー電流）Ｉout を
で示し、比較信号Ｖref ’をで示す。例えば、出力電
流（ミラー電流）Ｉout が、比較信号Ｖref ’より大き
い時ハイ信号を出力するとすれば、同図（ｃ）に示すパ
ルス信号が得られる。このパルス信号は、一定周期でパ
ルス幅が変化する信号である。そして、このパルス信号
は例えば直流電源のチョッパ制御等に使用される。
【００３６】このように構成することにより、基準電圧
Ｖref を任意に設定し、所望のパルス信号を得ることが
でき、しかも本例の定電圧電流回路によれば出力電流
（ミラー電流）Ｉout に遅れが生じないので希望する波
形のパルス信号を確実に得ることができる。したがっ
て、例えばこの信号をＤＣ−ＤＣコンバータに使用すれ
ば、希望する電圧値の直流電圧を正確に得ることもでき
る。
Ｖref を任意に設定し、所望のパルス信号を得ることが
でき、しかも本例の定電圧電流回路によれば出力電流
（ミラー電流）Ｉout に遅れが生じないので希望する波
形のパルス信号を確実に得ることができる。したがっ
て、例えばこの信号をＤＣ−ＤＣコンバータに使用すれ
ば、希望する電圧値の直流電圧を正確に得ることもでき
る。
【００３７】尚、上記説明では、本例の定電圧電流回路
の出力を図２に示す回路に供給したが、直接オシレータ
の出力として使用してもよい。また、上記説明では、基
準信号（Ｖref ）を三角波として説明したが、三角波に
限らず、矩形波、サイン波、等の各種信号に適用でき
る。
の出力を図２に示す回路に供給したが、直接オシレータ
の出力として使用してもよい。また、上記説明では、基
準信号（Ｖref ）を三角波として説明したが、三角波に
限らず、矩形波、サイン波、等の各種信号に適用でき
る。
【００３８】さらに、カレントミラー回路についても、
図１に示す構成に限定されるものではない。
図１に示す構成に限定されるものではない。
【００３９】
【発明の効果】以上説明したように、本発明によれば遅
れのない出力電流（ミラー電流）を得ることができる。
れのない出力電流（ミラー電流）を得ることができる。
【００４０】したがって、遅れのない出力電流（ミラー
電流）を使用することで、正確に希望する信号を作成す
ることができる。また、オペアンプを使用しない定電圧
電流回路を実現できるので、回路を小型化でき、回路の
設計自由度を増すこともできる。
電流）を使用することで、正確に希望する信号を作成す
ることができる。また、オペアンプを使用しない定電圧
電流回路を実現できるので、回路を小型化でき、回路の
設計自由度を増すこともできる。
【図１】本実施形態の定電圧電流回路の回路図である。
【図２】ミラー電流（Ｉout ）を使用してパルス信号を
作成する回路を説明する図である。
作成する回路を説明する図である。
【図３】比較信号（Ｖref ’）を説明する図である。
【図４】（ａ）はＭＯＳトランジスタＱ７から出力され
る出力電流（ミラー電流）Ｉout を示す図、（ｂ）は出
力電流（ミラー電流）Ｉout と比較信号（Ｖref ’）の
大小を比較する図、（ｃ）はコンパレータから出力され
るパルス信号を示す図である。
る出力電流（ミラー電流）Ｉout を示す図、（ｂ）は出
力電流（ミラー電流）Ｉout と比較信号（Ｖref ’）の
大小を比較する図、（ｃ）はコンパレータから出力され
るパルス信号を示す図である。
【図５】従来例を説明する定電圧電流回路の回路図であ
る。
る。
【図６】従来例における基準信号（Ｖref ）と出力電流
（ミラー電流）Ｉout のタイムラグを説明する図であ
る。
（ミラー電流）Ｉout のタイムラグを説明する図であ
る。
３ 基準信号（Ｖref ）の供給回路 ４ 初期駆動信号供給回路 ５ コンパレータ Ｑ４〜Ｑ７ ＭＯＳトランジスタ Ｑ８、Ｑ９、ＭＯＳトランジスタ Ｑ１０、Ｑ１１ ＭＯＳトランジスタ Ｒ２ 抵抗 Ｃ コンデンサ Ｖref 基準信号 Ｖref ’比較信号 Ｉref 基準電流 Ｉout 出力電流（ミラー電流）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 NA12 NA16 NA32 NB03 NB25 NC02 NE03 5J091 AA01 AA43 AA58 AA59 CA65 CA92 FA20 HA10 HA17 HA25 HA29 HA39 KA01 KA09 KA17 MA21 TA01 TA02 TA06
Claims (2)
- 【請求項１】 外部に出力電流を供給するスイッチング
素子を有する第１のカレントミラー回路と、 前記出力電流に対応する基準電流を流す抵抗が接続さ
れ、前記第１のカレントミラー回路を駆動するスイッチ
ング素子を有する第２のカレントミラー回路と、 前記抵抗に流す基準電流を設定する基準電圧の供給回路
と、 該基準電圧の供給によって前記第１、第２のカレントミ
ラー回路に流れるミラー電流の影響を回避する第３のカ
レントミラー回路とを有し、 前記第２のカレントミラー回路に設けられたスイッチン
グ素子に対して初期駆動信号を供給し、前記第１のカレ
ントミラー回路を駆動し、該第１のカレントミラー回路
に流れる電流によって、前記第２のカレントミラー回路
の駆動を継続すると共に、第３のカレントミラー回路を
駆動し、前記基準電圧に従った基準電流を前記抵抗に流
し、前記出力電流を外部に出力することを特徴とする定
電圧電流回路。 - 【請求項２】 前記出力電流は、比較信号と比較され、
所定波形のパルス信号の作成に使用することを特徴とす
る請求項１記載の定電圧電流回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28120599A JP2001100854A (ja) | 1999-10-01 | 1999-10-01 | 定電圧電流回路 |
| US09/671,091 US6320364B1 (en) | 1999-10-01 | 2000-09-27 | Current source circuit |
| CA002321511A CA2321511C (en) | 1999-10-01 | 2000-09-29 | Current source circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28120599A JP2001100854A (ja) | 1999-10-01 | 1999-10-01 | 定電圧電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001100854A true JP2001100854A (ja) | 2001-04-13 |
Family
ID=17635831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28120599A Withdrawn JP2001100854A (ja) | 1999-10-01 | 1999-10-01 | 定電圧電流回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6320364B1 (ja) |
| JP (1) | JP2001100854A (ja) |
| CA (1) | CA2321511C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124854A (ja) * | 2009-12-11 | 2011-06-23 | Fujitsu Ltd | バイアス回路及びそれを有する増幅回路 |
| CN117007892A (zh) * | 2023-09-26 | 2023-11-07 | 深圳市思远半导体有限公司 | 检测电路、电源管理芯片及电子设备 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465999B2 (en) * | 2000-02-11 | 2002-10-15 | Advanced Analogic Technologies, Inc. | Current-limited switch with fast transient response |
| US7071770B2 (en) * | 2004-05-07 | 2006-07-04 | Micron Technology, Inc. | Low supply voltage bias circuit, semiconductor device, wafer and system including same, and method of generating a bias reference |
| US20080074173A1 (en) * | 2006-09-25 | 2008-03-27 | Avid Electronics Corp. | Current source circuit having a dual loop that is insensitive to supply voltage |
| CN104536504B (zh) * | 2014-12-12 | 2016-04-06 | 长沙景嘉微电子股份有限公司 | 一种自启动基准电路 |
| CN113504806B (zh) * | 2021-09-06 | 2021-12-21 | 上海艾为微电子技术有限公司 | 电流基准电路、芯片及电子设备 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7407953A (nl) * | 1974-06-14 | 1975-12-16 | Philips Nv | Spanningstroomomzetter. |
| GB2214018A (en) * | 1987-12-23 | 1989-08-23 | Philips Electronic Associated | Current mirror circuit arrangement |
| US5021730A (en) | 1988-05-24 | 1991-06-04 | Dallas Semiconductor Corporation | Voltage to current converter with extended dynamic range |
| NL9001018A (nl) * | 1990-04-27 | 1991-11-18 | Philips Nv | Referentiegenerator. |
| US5045773A (en) * | 1990-10-01 | 1991-09-03 | Motorola, Inc. | Current source circuit with constant output |
| JP2882163B2 (ja) * | 1992-02-26 | 1999-04-12 | 日本電気株式会社 | 比較器 |
| US5446409A (en) * | 1992-11-30 | 1995-08-29 | Sony Corporation | Cross coupled symmetrical current source unit |
| JPH07114423A (ja) * | 1993-10-14 | 1995-05-02 | Fujitsu Ltd | 基準電源回路 |
| US5774021A (en) * | 1996-10-03 | 1998-06-30 | Analog Devices, Inc. | Merged transconductance amplifier |
-
1999
- 1999-10-01 JP JP28120599A patent/JP2001100854A/ja not_active Withdrawn
-
2000
- 2000-09-27 US US09/671,091 patent/US6320364B1/en not_active Expired - Fee Related
- 2000-09-29 CA CA002321511A patent/CA2321511C/en not_active Expired - Fee Related
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| JP2011124854A (ja) * | 2009-12-11 | 2011-06-23 | Fujitsu Ltd | バイアス回路及びそれを有する増幅回路 |
| CN117007892A (zh) * | 2023-09-26 | 2023-11-07 | 深圳市思远半导体有限公司 | 检测电路、电源管理芯片及电子设备 |
| CN117007892B (zh) * | 2023-09-26 | 2023-12-15 | 深圳市思远半导体有限公司 | 检测电路、电源管理芯片及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2321511A1 (en) | 2001-04-01 |
| US6320364B1 (en) | 2001-11-20 |
| CA2321511C (en) | 2004-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060119 |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070801 |