JPH07114423A - 基準電源回路 - Google Patents
基準電源回路Info
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- JPH07114423A JPH07114423A JP5257279A JP25727993A JPH07114423A JP H07114423 A JPH07114423 A JP H07114423A JP 5257279 A JP5257279 A JP 5257279A JP 25727993 A JP25727993 A JP 25727993A JP H07114423 A JPH07114423 A JP H07114423A
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- transistor
- voltage
- emitter
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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- Microelectronics & Electronic Packaging (AREA)
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- Electromagnetism (AREA)
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- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】低電圧化及び負荷駆動能力が可能な基準電源回
路を提供する。 【構成】ＰＮＰ型の出力トランジスタＱ１０のエミッタ
は電源ＶCCに、コレクタは出力端子３に、ベースは定電
流源Ｑ９に接続されている。抵抗回路部Ｒ１，Ｒ２はト
ランジスタＱ１０のコレクタと接地ＧＮＤとの間に接続
されている。カレントミラー回路４はＰＮＰトランジス
タＱ１，Ｑ２からなり、トランジスタＱ１は抵抗回路部
Ｒ１，Ｒ２に、トランジスタＱ２は基準電圧源１にそれ
ぞれ接続されている。カレントミラー回路５はトランジ
スタＱ５，Ｑ６からなり、カレントミラー回路６はトラ
ンジスタＱ７，Ｑ８からなる。トランジスタＱ１０がＰ
ＮＰ型であるため、電源ＶCCの最小電圧は基準電圧Ｖ
REF とトランジスタＱ１０のコレクタ・エミッタ間電圧
との和となり、低電圧化が可能となる。トランジスタＱ
１０はエミッタ接地であるため、負荷駆動能力にも優れ
ている。
路を提供する。 【構成】ＰＮＰ型の出力トランジスタＱ１０のエミッタ
は電源ＶCCに、コレクタは出力端子３に、ベースは定電
流源Ｑ９に接続されている。抵抗回路部Ｒ１，Ｒ２はト
ランジスタＱ１０のコレクタと接地ＧＮＤとの間に接続
されている。カレントミラー回路４はＰＮＰトランジス
タＱ１，Ｑ２からなり、トランジスタＱ１は抵抗回路部
Ｒ１，Ｒ２に、トランジスタＱ２は基準電圧源１にそれ
ぞれ接続されている。カレントミラー回路５はトランジ
スタＱ５，Ｑ６からなり、カレントミラー回路６はトラ
ンジスタＱ７，Ｑ８からなる。トランジスタＱ１０がＰ
ＮＰ型であるため、電源ＶCCの最小電圧は基準電圧Ｖ
REF とトランジスタＱ１０のコレクタ・エミッタ間電圧
との和となり、低電圧化が可能となる。トランジスタＱ
１０はエミッタ接地であるため、負荷駆動能力にも優れ
ている。
Description
【０００１】
【産業上の利用分野】本発明は負荷を駆動するための基
準電圧を出力する基準電源回路に関する。近年、携帯電
話等の電子機器の小型軽量化とともに、電源電圧の低電
圧化が要求されている。そのため、負荷を駆動するため
の基準電圧を出力する基準電源回路を低電圧で動作させ
る必要がある。
準電圧を出力する基準電源回路に関する。近年、携帯電
話等の電子機器の小型軽量化とともに、電源電圧の低電
圧化が要求されている。そのため、負荷を駆動するため
の基準電圧を出力する基準電源回路を低電圧で動作させ
る必要がある。
【０００２】
【従来の技術】図３には従来の電子機器に設けられる基
準電源回路が示されている。基準電圧源２１は、例えば
バンドギャップリファレンス回路よりなり、基準電圧源
２１は増幅器２２の非反転入力端子に接続されている。
増幅器２２は負荷を駆動するための基準電圧ＶREF を出
力するとともに、基準電圧ＶREF を抵抗Ｒ１２，Ｒ１１
を介して負帰還させている。増幅器２２の非反転及び反
転入力端子はイマジナリショートの考え方により同電位
となり、基準電圧ＶREF は抵抗Ｒ１１，Ｒ１２で分圧さ
れた値となる。
準電源回路が示されている。基準電圧源２１は、例えば
バンドギャップリファレンス回路よりなり、基準電圧源
２１は増幅器２２の非反転入力端子に接続されている。
増幅器２２は負荷を駆動するための基準電圧ＶREF を出
力するとともに、基準電圧ＶREF を抵抗Ｒ１２，Ｒ１１
を介して負帰還させている。増幅器２２の非反転及び反
転入力端子はイマジナリショートの考え方により同電位
となり、基準電圧ＶREF は抵抗Ｒ１１，Ｒ１２で分圧さ
れた値となる。
【０００３】図４には増幅器２２の詳細が示されてい
る。ＰＮＰトランジスタＱ２１，Ｑ２２のエミッタは接
続され、トランジスタＱ２１，Ｑ２２は差動対となって
いる。ＰＮＰトランジスタＱ２３，Ｑ２４，Ｑ２９は各
エミッタが電源ＶCCに接続され、各ベースが互いに接続
されてカレントミラー接続となっている。トランジスタ
Ｑ２３のコレクタと接地ＧＮＤとの間には定電流回路２
４が接続されている。トランジスタＱ２４のコレクタは
トランジスタＱ２１，Ｑ２２のエミッタに接続され、ト
ランジスタＱ２１，Ｑ２２に電流を供給している。
る。ＰＮＰトランジスタＱ２１，Ｑ２２のエミッタは接
続され、トランジスタＱ２１，Ｑ２２は差動対となって
いる。ＰＮＰトランジスタＱ２３，Ｑ２４，Ｑ２９は各
エミッタが電源ＶCCに接続され、各ベースが互いに接続
されてカレントミラー接続となっている。トランジスタ
Ｑ２３のコレクタと接地ＧＮＤとの間には定電流回路２
４が接続されている。トランジスタＱ２４のコレクタは
トランジスタＱ２１，Ｑ２２のエミッタに接続され、ト
ランジスタＱ２１，Ｑ２２に電流を供給している。
【０００４】ＮＰＮトランジスタＱ２５，Ｑ２６のベー
スは互いに接続されてカレントミラー回路を構成してい
る。トランジスタＱ２５のコレクタはトランジスタＱ２
１のコレクタに接続されている。トランジスタＱ２６の
コレクタは自らのベースとトランジスタＱ２２のコレク
タに接続されている。ＮＰＮトランジスタＱ２７，Ｑ２
８はダーリントン接続されており、トランジスタＱ２７
のベースはトランジスタＱ２５のコレクタに接続されて
いる。トランジスタＱ２９のコレクタには出力端子２３
が接続されるとともに、抵抗Ｒ１２，Ｒ１１が直列に接
続されている。トランジスタＱ２９はトランジスタＱ２
７及び抵抗Ｒ１２に電流を供給している。また、トラン
ジスタＱ２９のコレクタ電流が負荷を駆動するための電
流となる。トランジスタＱ２９の負荷駆動電流の大きさ
は、トランジスタＱ２９及びＱ２３のエミッタの面積比
によって決定されている。
スは互いに接続されてカレントミラー回路を構成してい
る。トランジスタＱ２５のコレクタはトランジスタＱ２
１のコレクタに接続されている。トランジスタＱ２６の
コレクタは自らのベースとトランジスタＱ２２のコレク
タに接続されている。ＮＰＮトランジスタＱ２７，Ｑ２
８はダーリントン接続されており、トランジスタＱ２７
のベースはトランジスタＱ２５のコレクタに接続されて
いる。トランジスタＱ２９のコレクタには出力端子２３
が接続されるとともに、抵抗Ｒ１２，Ｒ１１が直列に接
続されている。トランジスタＱ２９はトランジスタＱ２
７及び抵抗Ｒ１２に電流を供給している。また、トラン
ジスタＱ２９のコレクタ電流が負荷を駆動するための電
流となる。トランジスタＱ２９の負荷駆動電流の大きさ
は、トランジスタＱ２９及びＱ２３のエミッタの面積比
によって決定されている。
【０００５】トランジスタＱ２２のベースは抵抗Ｒ１
２，Ｒ１１間に接続されている。トランジスタＱ２５，
Ｑ２６，Ｑ２８のエミッタ及び抵抗Ｒ１１の一端は接地
ＧＮＤに接続されている。
２，Ｒ１１間に接続されている。トランジスタＱ２５，
Ｑ２６，Ｑ２８のエミッタ及び抵抗Ｒ１１の一端は接地
ＧＮＤに接続されている。
【０００６】上記のように構成された増幅器２２では、
負荷駆動電流をトランジスタＱ２３，トランジスタＱ２
９からなるカレントミラー回路によって流さなければな
らない。そのためには、カレントミラー比を大きく設定
しなければならず、トランジスタＱ２９のエミッタの面
積が大きくなる。また、カレントミラー比が大きくなる
ほど、トランジスタＱ２９のベース電流が大きくなるた
め、カレントミラー比が悪くなってしまう。
負荷駆動電流をトランジスタＱ２３，トランジスタＱ２
９からなるカレントミラー回路によって流さなければな
らない。そのためには、カレントミラー比を大きく設定
しなければならず、トランジスタＱ２９のエミッタの面
積が大きくなる。また、カレントミラー比が大きくなる
ほど、トランジスタＱ２９のベース電流が大きくなるた
め、カレントミラー比が悪くなってしまう。
【０００７】そのため、図５に示すような増幅器２５が
考えられる。ＮＰＮトランジスタＱ３０のコレクタを電
源ＶCCに接続し、そのエミッタを出力端子２３に接続
し、さらに、ベースをトランジスタＱ２９のコレクタに
接続している。そして、トランジスタＱ３０によって負
荷駆動電流を供給することにより、前記カレントミラー
比を小さくすることができる。
考えられる。ＮＰＮトランジスタＱ３０のコレクタを電
源ＶCCに接続し、そのエミッタを出力端子２３に接続
し、さらに、ベースをトランジスタＱ２９のコレクタに
接続している。そして、トランジスタＱ３０によって負
荷駆動電流を供給することにより、前記カレントミラー
比を小さくすることができる。
【０００８】
【発明が解決しようとする課題】ところが、上記増幅器
２５の動作可能な電源ＶCCの最小電圧は、トランジスタ
Ｑ３０のベース・エミッタ間電圧をＶBE、トランジスタ
Ｑ２９のコレクタ・エミッタ間電圧をＶCEとしたとき、
ＶCC＝ＶREF ＋ＶBE＋ＶCEとなる。従って、電源ＶCCの
電圧を低電圧化できないという問題があった。例えば、
基準電圧ＶREF として１．８Ｖ、ベース・エミッタ間電
圧ＶBEとして０．７Ｖ、コレクタ・エミッタ間電圧ＶCE
を０．１Ｖとすると、電源ＶCCは２．６Ｖ以上の値に設
定される必要がある。
２５の動作可能な電源ＶCCの最小電圧は、トランジスタ
Ｑ３０のベース・エミッタ間電圧をＶBE、トランジスタ
Ｑ２９のコレクタ・エミッタ間電圧をＶCEとしたとき、
ＶCC＝ＶREF ＋ＶBE＋ＶCEとなる。従って、電源ＶCCの
電圧を低電圧化できないという問題があった。例えば、
基準電圧ＶREF として１．８Ｖ、ベース・エミッタ間電
圧ＶBEとして０．７Ｖ、コレクタ・エミッタ間電圧ＶCE
を０．１Ｖとすると、電源ＶCCは２．６Ｖ以上の値に設
定される必要がある。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、低電圧化及び負荷駆動
能力の両方を満足することができる基準電源回路を提供
することにある。
れたものであって、その目的は、低電圧化及び負荷駆動
能力の両方を満足することができる基準電源回路を提供
することにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。基準電源回路は基準電圧源１と増幅器２とか
らなる。基準電圧源１は一定の電圧を出力する。増幅器
２は高電位電源ＶCC及び低電位電源ＧＮＤ間に接続さ
れ、基準電圧源１の出力電圧ＶINを増幅し、負荷を駆動
するための基準電圧ＶREF を出力端子３から出力する。
図である。基準電源回路は基準電圧源１と増幅器２とか
らなる。基準電圧源１は一定の電圧を出力する。増幅器
２は高電位電源ＶCC及び低電位電源ＧＮＤ間に接続さ
れ、基準電圧源１の出力電圧ＶINを増幅し、負荷を駆動
するための基準電圧ＶREF を出力端子３から出力する。
【００１１】増幅器２の第１及び第２の定電流源Ｑ４，
Ｑ９は高電位電源ＶCCに接続されている。ＰＮＰ型の出
力トランジスタＱ１０は、エミッタが高電位電源ＶCCに
接続され、コレクタが出力端子３に接続され、さらにベ
ースが第２の定電流源Ｑ９に接続されている。第１の抵
抗回路部Ｒ１，Ｒ２は出力トランジスタＱ１０のコレク
タと低電位電源ＧＮＤとの間に接続されている。
Ｑ９は高電位電源ＶCCに接続されている。ＰＮＰ型の出
力トランジスタＱ１０は、エミッタが高電位電源ＶCCに
接続され、コレクタが出力端子３に接続され、さらにベ
ースが第２の定電流源Ｑ９に接続されている。第１の抵
抗回路部Ｒ１，Ｒ２は出力トランジスタＱ１０のコレク
タと低電位電源ＧＮＤとの間に接続されている。
【００１２】第１のカレントミラー回路４は、第１及び
第２のＰＮＰトランジスタＱ１，Ｑ２からなり、第１の
ＰＮＰトランジスタＱ１のエミッタが第１の抵抗回路部
Ｒ１，Ｒ２に接続され、第２のＰＮＰトランジスタＱ２
のエミッタが基準電圧源１に接続されている。
第２のＰＮＰトランジスタＱ１，Ｑ２からなり、第１の
ＰＮＰトランジスタＱ１のエミッタが第１の抵抗回路部
Ｒ１，Ｒ２に接続され、第２のＰＮＰトランジスタＱ２
のエミッタが基準電圧源１に接続されている。
【００１３】第２のカレントミラー回路５は、第３及び
第４のトランジスタＱ５，Ｑ６からなり、第３のトラン
ジスタＱ５が第１の定電流源Ｑ４と低電位電源ＧＮＤと
の間に接続され、第４のトランジスタＱ６が第１のＰＮ
ＰトランジスタＱ１と低電位電源ＧＮＤとの間に接続さ
れている。
第４のトランジスタＱ５，Ｑ６からなり、第３のトラン
ジスタＱ５が第１の定電流源Ｑ４と低電位電源ＧＮＤと
の間に接続され、第４のトランジスタＱ６が第１のＰＮ
ＰトランジスタＱ１と低電位電源ＧＮＤとの間に接続さ
れている。
【００１４】第３のカレントミラー回路６は、第５及び
第６のトランジスタＱ７，Ｑ８からなり、第５のトラン
ジスタＱ７が第２のＰＮＰトランジスタＱ２と低電位電
源ＧＮＤとの間に接続され、第６のトランジスタＱ８が
第２の定電流源Ｑ９と低電位電源ＧＮＤとの間に接続さ
れている。
第６のトランジスタＱ７，Ｑ８からなり、第５のトラン
ジスタＱ７が第２のＰＮＰトランジスタＱ２と低電位電
源ＧＮＤとの間に接続され、第６のトランジスタＱ８が
第２の定電流源Ｑ９と低電位電源ＧＮＤとの間に接続さ
れている。
【００１５】
【作用】本発明では、出力トランジスタＱ１０がＰＮＰ
トランジスタである。そのため、基準電源回路が動作す
るための高電位電源ＶCCの最小の電圧は、基準電圧ＶRE
F と出力トランジスタＱ１０のコレクタ・エミッタ間電
圧ＶCEの和となり、基準電源回路の低電圧化が可能とな
る。
トランジスタである。そのため、基準電源回路が動作す
るための高電位電源ＶCCの最小の電圧は、基準電圧ＶRE
F と出力トランジスタＱ１０のコレクタ・エミッタ間電
圧ＶCEの和となり、基準電源回路の低電圧化が可能とな
る。
【００１６】また、出力トランジスタＱ１０はエミッタ
接地であるため、負荷駆動能力にも優れている。
接地であるため、負荷駆動能力にも優れている。
【００１７】
【実施例】以下、本発明を具体化した基準電源回路１１
の一実施例を図２に従って説明する。尚、説明の便宜
上、図１と同様の構成については同一の符号を付して説
明する。
の一実施例を図２に従って説明する。尚、説明の便宜
上、図１と同様の構成については同一の符号を付して説
明する。
【００１８】基準電圧源１は、例えばバンドギャップリ
ファレンス回路よりなり、その出力電圧ＶINはオフセッ
ト補正用の抵抗Ｒ３を通ってＰＮＰトランジスタＱ２の
エミッタに入力される。トランジスタＱ２のベースはＰ
ＮＰトランジスタＱ１のベース及びコレクタに接続され
ている。トランジスタＱ１，Ｑ２により第１のカレント
ミラー回路４が構成されている。トランジスタＱ１のエ
ミッタは抵抗Ｒ１，Ｒ２間に接続されている。
ファレンス回路よりなり、その出力電圧ＶINはオフセッ
ト補正用の抵抗Ｒ３を通ってＰＮＰトランジスタＱ２の
エミッタに入力される。トランジスタＱ２のベースはＰ
ＮＰトランジスタＱ１のベース及びコレクタに接続され
ている。トランジスタＱ１，Ｑ２により第１のカレント
ミラー回路４が構成されている。トランジスタＱ１のエ
ミッタは抵抗Ｒ１，Ｒ２間に接続されている。
【００１９】定電流源としてのＰＮＰトランジスタＱ
３，Ｑ４，Ｑ９のコレクタはそれぞれ抵抗Ｒ４，Ｒ５，
Ｒ６を介して電源ＶCCに接続されている。トランジスタ
Ｑ３，Ｑ４，Ｑ９の各ベースは互いに接続され、カレン
トミラー構成となっている。トランジスタＱ２３のコレ
クタと接地ＧＮＤとの間には定電流回路７が接続されて
いる。
３，Ｑ４，Ｑ９のコレクタはそれぞれ抵抗Ｒ４，Ｒ５，
Ｒ６を介して電源ＶCCに接続されている。トランジスタ
Ｑ３，Ｑ４，Ｑ９の各ベースは互いに接続され、カレン
トミラー構成となっている。トランジスタＱ２３のコレ
クタと接地ＧＮＤとの間には定電流回路７が接続されて
いる。
【００２０】ＮＰＮトランジスタＱ５のコレクタ及びベ
ースはＮＰＮトランジスタＱ６のベースに接続されてい
る。トランジスタＱ５及びＱ６により第２のカレントミ
ラー回路５が構成されている。トランジスタＱ６のコレ
クタはトランジスタＱ１のコレクタに接続され、トラン
ジスタＱ６はトランジスタＱ１のコレクタを介して電流
を引き込む。
ースはＮＰＮトランジスタＱ６のベースに接続されてい
る。トランジスタＱ５及びＱ６により第２のカレントミ
ラー回路５が構成されている。トランジスタＱ６のコレ
クタはトランジスタＱ１のコレクタに接続され、トラン
ジスタＱ６はトランジスタＱ１のコレクタを介して電流
を引き込む。
【００２１】トランジスタＱ４のコレクタはトランジス
タＱ５のコレクタに接続され、トランジスタＱ４はトラ
ンジスタＱ５に電流を供給している。ＮＰＮトランジス
タＱ７のコレクタ及びベースはＮＰＮトランジスタＱ８
のベースに接続されている。トランジスタＱ７及びＱ８
により第３のカレントミラー回路６が構成されている。
トランジスタＱ７のコレクタはトランジスタＱ２のコレ
クタに接続され、トランジスタＱ７はトランジスタＱ２
のコレクタを介して電流を引き込む。
タＱ５のコレクタに接続され、トランジスタＱ４はトラ
ンジスタＱ５に電流を供給している。ＮＰＮトランジス
タＱ７のコレクタ及びベースはＮＰＮトランジスタＱ８
のベースに接続されている。トランジスタＱ７及びＱ８
により第３のカレントミラー回路６が構成されている。
トランジスタＱ７のコレクタはトランジスタＱ２のコレ
クタに接続され、トランジスタＱ７はトランジスタＱ２
のコレクタを介して電流を引き込む。
【００２２】トランジスタＱ９のコレクタはトランジス
タＱ８のコレクタに接続され、トランジスタＱ９はトラ
ンジスタＱ８に電流を供給している。ＰＮＰトランジス
タＱ１０のエミッタは電源ＶCCに接続され、コレクタは
抵抗Ｒ２に接続されるとともに、出力端子３に接続され
ている。そして、トランジスタＱ１０は出力端子３を介
して負荷駆動電流を供給する。
タＱ８のコレクタに接続され、トランジスタＱ９はトラ
ンジスタＱ８に電流を供給している。ＰＮＰトランジス
タＱ１０のエミッタは電源ＶCCに接続され、コレクタは
抵抗Ｒ２に接続されるとともに、出力端子３に接続され
ている。そして、トランジスタＱ１０は出力端子３を介
して負荷駆動電流を供給する。
【００２３】ＰＮＰトランジスタＱ１１のベースはトラ
ンジスタＱ９のコレクタに接続され、エミッタはトラン
ジスタＱ１０のベースに接続されている。トランジスタ
Ｑ１１のコレクタは接地ＧＮＤに接続されている。すな
わち、トランジスタＱ１０，Ｑ１１はダーリントン接続
され、トランジスタＱ１１はトランジスタＱ１０のベー
ス電流を１／ｈFEにしている。なお、ｈFEはトランジス
タＱ１１の電流増幅率である。
ンジスタＱ９のコレクタに接続され、エミッタはトラン
ジスタＱ１０のベースに接続されている。トランジスタ
Ｑ１１のコレクタは接地ＧＮＤに接続されている。すな
わち、トランジスタＱ１０，Ｑ１１はダーリントン接続
され、トランジスタＱ１１はトランジスタＱ１０のベー
ス電流を１／ｈFEにしている。なお、ｈFEはトランジス
タＱ１１の電流増幅率である。
【００２４】また、トランジスタＱ１１のエミッタは抵
抗Ｒ７を介して電源ＶCCに接続されている。抵抗Ｒ７は
トランジスタＱ１１にリーク電流が流れた場合に、トラ
ンジスタＱ１０が動作するのを防止するようにしてい
る。
抗Ｒ７を介して電源ＶCCに接続されている。抵抗Ｒ７は
トランジスタＱ１１にリーク電流が流れた場合に、トラ
ンジスタＱ１０が動作するのを防止するようにしてい
る。
【００２５】また、コンデンサＣ１はトランジスタＱ１
０のコレクタとトランジスタＱ１１のベース間に接続さ
れている。コンデンサＣ２はトランジスタＱ１０のコレ
クタとトランジスタＱ１のエミッタ間に接続されてい
る。コンデンサＣ１，Ｃ２は位相補償容量であり、出力
端子３の基準電圧ＶREF の発振を防止するようにしてい
る。
０のコレクタとトランジスタＱ１１のベース間に接続さ
れている。コンデンサＣ２はトランジスタＱ１０のコレ
クタとトランジスタＱ１のエミッタ間に接続されてい
る。コンデンサＣ１，Ｃ２は位相補償容量であり、出力
端子３の基準電圧ＶREF の発振を防止するようにしてい
る。
【００２６】上記のように構成された基準電源回路１１
において、トランジスタＱ１のベースには、基準電圧源
１の出力電圧ＶINから、抵抗Ｒ３による電圧降下とトラ
ンジスタＱ２のベース・エミッタ間電圧ＶBEとの和を引
いた電圧が入力される。トランジスタＱ１のベース電圧
よりもそのベース・エミッタ間電圧ＶBEだけ高い電圧が
抵抗Ｒ１，Ｒ２間に印加される。そして、この電圧が抵
抗Ｒ１，Ｒ２により抵抗分圧されて基準電圧ＶREF とし
て出力端子３から出力される。
において、トランジスタＱ１のベースには、基準電圧源
１の出力電圧ＶINから、抵抗Ｒ３による電圧降下とトラ
ンジスタＱ２のベース・エミッタ間電圧ＶBEとの和を引
いた電圧が入力される。トランジスタＱ１のベース電圧
よりもそのベース・エミッタ間電圧ＶBEだけ高い電圧が
抵抗Ｒ１，Ｒ２間に印加される。そして、この電圧が抵
抗Ｒ１，Ｒ２により抵抗分圧されて基準電圧ＶREF とし
て出力端子３から出力される。
【００２７】今、抵抗Ｒ３を流れる電流をＩ1 とし、ト
ランジスタＱ１のエミッタ電流をＩ 2 とし、抵抗Ｒ１を
流れる電流をＩ3 とする。トランジスタＱ１及びＱ２に
よりカレントミラー回路４が構成されているため、電流
Ｉ1 とＩ2 とは大きさが等しい。従って、
ランジスタＱ１のエミッタ電流をＩ 2 とし、抵抗Ｒ１を
流れる電流をＩ3 とする。トランジスタＱ１及びＱ２に
よりカレントミラー回路４が構成されているため、電流
Ｉ1 とＩ2 とは大きさが等しい。従って、
【００２８】
【数１】
【００２９】そのため、基準電圧ＶREF は式（１），
（２）より、以下のように表される。
（２）より、以下のように表される。
【００３０】
【数２】
【００３１】このように、本実施例の基準電源回路１１
では、出力トランジスタＱ１０をＰＮＰトランジスタと
している。そのため、基準電源回路１１が動作可能な電
源ＶCCの最小電圧は、基準電圧ＶREF と出力トランジス
タＱ１０のコレクタ・エミッタ間電圧ＶCEとの和とな
り、基準電源回路１１の低電圧化を図ることができる。
例えば、基準電圧ＶREF として１．８Ｖ、出力トランジ
スタＱ１０のコレクタ・エミッタ間電圧ＶCEを０．１Ｖ
とすると、電源ＶCCは１．９Ｖ以上の値に設定すればよ
く、図５に示した基準電源回路２５と比較してトランジ
スタのベース・エミッタ間電圧ＶBE分だけ低電圧化する
ことができる。
では、出力トランジスタＱ１０をＰＮＰトランジスタと
している。そのため、基準電源回路１１が動作可能な電
源ＶCCの最小電圧は、基準電圧ＶREF と出力トランジス
タＱ１０のコレクタ・エミッタ間電圧ＶCEとの和とな
り、基準電源回路１１の低電圧化を図ることができる。
例えば、基準電圧ＶREF として１．８Ｖ、出力トランジ
スタＱ１０のコレクタ・エミッタ間電圧ＶCEを０．１Ｖ
とすると、電源ＶCCは１．９Ｖ以上の値に設定すればよ
く、図５に示した基準電源回路２５と比較してトランジ
スタのベース・エミッタ間電圧ＶBE分だけ低電圧化する
ことができる。
【００３２】また、出力トランジスタＱ１０はエミッタ
接地としているため、負荷駆動能力にも優れている。さ
らに、トランジスタＱ１０，Ｑ１１をダーリントン接続
し、トランジスタＱ１１によりトランジスタＱ１０のベ
ース電流を１／ｈFEにしている。そのため、トランジス
タＱ３，トランジスタＱ９からなるカレントミラー回路
のカレントミラー比を良好に維持することができる。
接地としているため、負荷駆動能力にも優れている。さ
らに、トランジスタＱ１０，Ｑ１１をダーリントン接続
し、トランジスタＱ１１によりトランジスタＱ１０のベ
ース電流を１／ｈFEにしている。そのため、トランジス
タＱ３，トランジスタＱ９からなるカレントミラー回路
のカレントミラー比を良好に維持することができる。
【００３３】なお、上記実施例におけるカレントミラー
回路５，６をＮ型のＭＯＳトランジスタにより構成して
もよい。また、上記実施例におけるＰＮＰトランジスタ
Ｑ３，Ｑ４，Ｑ９をそれぞれＰ型のＭＯＳトランジスタ
に置き換え、これらのＭＯＳトランジスタによりカレン
トミラー回路を構成してもよい。
回路５，６をＮ型のＭＯＳトランジスタにより構成して
もよい。また、上記実施例におけるＰＮＰトランジスタ
Ｑ３，Ｑ４，Ｑ９をそれぞれＰ型のＭＯＳトランジスタ
に置き換え、これらのＭＯＳトランジスタによりカレン
トミラー回路を構成してもよい。
【００３４】
【発明の効果】以上詳述したように、本発明の基準電源
回路によれば、低電圧化及び負荷駆動能力の両方を満足
することができる優れた効果がある。
回路によれば、低電圧化及び負荷駆動能力の両方を満足
することができる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例を示す基準電源回路の回路図である。
【図３】従来の基準電源回路の回路図である。
【図４】図３の増幅器の詳細を示す回路図である。
【図５】従来の別の基準電源回路を示す回路図である。
１ 基準電圧源 ２ 増幅器 ３ 出力端子 ４ 第１のカレントミラー回路 ５ 第２のカレントミラー回路 ６ 第３のカレントミラー回路 Ｑ１，Ｑ２ 第１及び第２のＰＮＰトランジスタ Ｑ４，Ｑ９ 第１及び第２の定電流源 Ｑ５，Ｑ６ 第３及び第４のトランジスタ Ｑ７，Ｑ８ 第５及び第６のトランジスタ Ｑ１０ （ＰＮＰ型）出力トランジスタ Ｒ１，Ｒ２ 第１の抵抗回路部 ＧＮＤ 低電位電源 ＶCC 高電位電源 ＶIN 出力電圧 ＶREF 基準電圧
Claims (6)
- 【請求項１】 一定の電圧（ＶIN）を出力する基準電圧
源（１）と、高電位電源（ＶCC）及び低電位電源（ＧＮ
Ｄ）間に接続され、前記基準電圧源（１）の出力電圧
（ＶIN）を増幅し、負荷を駆動するための基準電圧（Ｖ
REF ）を出力端子（３）から出力する増幅器（２）とを
備えた基準電源回路において、 前記増幅器（２）は、 前記高電位電源（ＶCC）に接続された第１及び第２の定
電流源（Ｑ４，Ｑ９）と、 エミッタが前記高電位電源（ＶCC）に接続され、コレク
タが前記出力端子（３）に接続され、さらにベースが前
記第２の定電流源（Ｑ９）に接続されたＰＮＰ型の出力
トランジスタ（Ｑ１０）と、 前記出力トランジスタ（Ｑ１０）のコレクタと前記低電
位電源（ＧＮＤ）との間に接続された第１の抵抗回路部
（Ｒ１，Ｒ２）と、 第１及び第２のＰＮＰトランジスタ（Ｑ１，Ｑ２）から
なり、第１のＰＮＰトランジスタ（Ｑ１）のエミッタが
前記第１の抵抗回路部（Ｒ１，Ｒ２）に接続され、第２
のＰＮＰトランジスタ（Ｑ２）のエミッタが前記基準電
圧源（１）に接続された第１のカレントミラー回路
（４）と、 第３及び第４のトランジスタ（Ｑ５，Ｑ６）からなり、
第３のトランジスタ（Ｑ５）が前記第１の定電流源（Ｑ
４）と前記低電位電源（ＧＮＤ）との間に接続され、第
４のトランジスタ（Ｑ６）が前記第１のＰＮＰトランジ
スタ（Ｑ１）と前記低電位電源（ＧＮＤ）との間に接続
された第２のカレントミラー回路（５）と、 第５及び第６のトランジスタ（Ｑ７，Ｑ８）からなり、
第５のトランジスタ（Ｑ７）が前記第２のＰＮＰトラン
ジスタ（Ｑ２）と前記低電位電源（ＧＮＤ）との間に接
続され、第６のトランジスタ（Ｑ８）が前記第２の定電
流源（Ｑ９）と前記低電位電源（ＧＮＤ）との間に接続
された第３のカレントミラー回路（６）とを備えること
を特徴とする基準電源回路。 - 【請求項２】 前記第２のＰＮＰトランジスタ（Ｑ２）
は第２の抵抗回路部（Ｒ３）を介して前記基準電圧源
（１）に接続されていることを特徴とする請求項１に記
載の基準電源回路。 - 【請求項３】 前記第１の抵抗回路部は第１及び第２の
抵抗（Ｒ１，Ｒ２）を直列に接続して構成され、前記第
１のＰＮＰトランジスタ（Ｑ１）のエミッタは第１及び
第２の抵抗（Ｒ１，Ｒ２）間に接続されていることを特
徴とする請求項１及び請求項２のいずれか一項に記載の
基準電源回路。 - 【請求項４】 前記第２の定電流源（Ｑ９）には第３の
ＰＮＰトランジスタ（Ｑ１１）のベースが接続され、第
３のトランジスタ（Ｑ１１）のエミッタは前記出力トラ
ンジスタ（Ｑ１０）のベースに接続されていることを特
徴とする請求項１〜３のいずれか一項に記載の基準電源
回路。 - 【請求項５】 前記第３のＰＮＰトランジスタ（Ｑ１
１）のエミッタと第３の抵抗（Ｒ７）を介して前記高電
位電源（ＶCC）に接続されていることを特徴とする請求
項１〜４のいずれか一項に記載の基準電源回路。 - 【請求項６】 前記第１及び第２の定電流源（Ｑ４，Ｑ
９）は第４及び第５の抵抗（Ｒ５，Ｒ６）を介して前記
高電位電源（ＶCC）にそれぞれ接続されていることを特
徴とする請求項１〜５のいずれか一項に記載の基準電源
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257279A JPH07114423A (ja) | 1993-10-14 | 1993-10-14 | 基準電源回路 |
| US08/322,509 US5539302A (en) | 1993-10-14 | 1994-10-14 | Reference power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257279A JPH07114423A (ja) | 1993-10-14 | 1993-10-14 | 基準電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07114423A true JPH07114423A (ja) | 1995-05-02 |
Family
ID=17304173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257279A Withdrawn JPH07114423A (ja) | 1993-10-14 | 1993-10-14 | 基準電源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5539302A (ja) |
| JP (1) | JPH07114423A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752961A1 (fr) * | 1996-08-30 | 1998-03-06 | Philips Electronics Nv | Controleur de tension a sensibilite aux variations de temperature attenuee |
| US5977759A (en) * | 1999-02-25 | 1999-11-02 | Nortel Networks Corporation | Current mirror circuits for variable supply voltages |
| JP2001100854A (ja) * | 1999-10-01 | 2001-04-13 | Toyota Autom Loom Works Ltd | 定電圧電流回路 |
| FR2817980B1 (fr) | 2000-12-07 | 2003-02-28 | St Microelectronics Sa | Paire de sources de courant complementaires a transistors bipolaires avec une compensation des courants base |
| JP4863818B2 (ja) * | 2006-08-29 | 2012-01-25 | セイコーインスツル株式会社 | 温度センサ回路 |
| US10175707B1 (en) * | 2017-06-19 | 2019-01-08 | Silicon Laboratories Inc. | Voltage regulator having feedback path |
| CN109765474B (zh) * | 2019-01-25 | 2021-03-05 | 无锡固电半导体股份有限公司 | 一种达林顿晶体管参数的测试方法 |
| CN114578891B (zh) * | 2022-05-06 | 2022-07-12 | 苏州贝克微电子股份有限公司 | 一种可降低温度影响的电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935690A (en) * | 1988-10-31 | 1990-06-19 | Teledyne Industries, Inc. | CMOS compatible bandgap voltage reference |
| US5410241A (en) * | 1993-03-25 | 1995-04-25 | National Semiconductor Corporation | Circuit to reduce dropout voltage in a low dropout voltage regulator using a dynamically controlled sat catcher |
-
1993
- 1993-10-14 JP JP5257279A patent/JPH07114423A/ja not_active Withdrawn
-
1994
- 1994-10-14 US US08/322,509 patent/US5539302A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5539302A (en) | 1996-07-23 |
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