JPH05211416A

JPH05211416A - 出力バッファ回路

Info

Publication number: JPH05211416A
Application number: JP1544092A
Authority: JP
Inventors: Kanenori Honma; 謙徳本間
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-08-20

Abstract

(57)【要約】【目的】入力波形を劣化させることなく増幅信号を出
力し、かつ消費電力を軽減させる。【構成】入力信号は２つの差動増幅器の共通の入力端
子である、第１の入力端子１５および第２の入力端子１
６に差動入力として供給される。これら第１の入力端子
１５および第２の入力端子１６に入力された入力信号
は、第１の差動増幅器および第２の差動増幅器により増
幅される。第１の差動増幅器の出力信号１８はＮＰＮト
ランジスタＱ３のベースに供給される。一方、第２の差
動増幅器の出力信号１９はＰＮＰトランジスタＱ６のベ
ースに供給される。これらＮＰＮトランジスタＱ３およ
びＰＮＰトランジスタＱ６に供給された信号は、プッシ
ュプル形式の増幅信号として出力端子１７から出力され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出力バッファ回路に係わ
り、特に半導体集積回路に用いられる出力バッファ回路
に関する。

【０００２】

【従来の技術】従来、この種の出力バッファ回路は、図
２および図３に表すように構成されていた。

【０００３】まず、図２に回路は、一対のＮＰＮトラン
ジスタＱ７、Ｑ８からなる差動増幅器を備え、正相入力
端子が第１の入力端子２２に接続されるとともに、逆相
入力端子が第２の入力端子２３に接続されている。ＮＰ
ＮトランジスタＱ７、Ｑ８それぞれのコレクタは抵抗器
Ｒ７、８を介して直流電圧源２１の正側端子に接続され
ている。この直流電圧源２１の負側端子は接地されてい
る。一方、ＮＰＮトランジスタＱ７、Ｑ８それぞれのエ
ミッタは直流電流源２５を介して接地されている。ＮＰ
ＮトランジスタＱ８のコレクタは、ＮＰＮトランジスタ
Ｑ８のベースに接続されるとともに、抵抗器Ｒ８を介し
てＮＰＮトランジスタＱ８のコレクタに接続されてい
る。ＮＰＮトランジスタＱ８のエミッタは出力端子２４
に接続されるとともに抵抗器Ｒ９を介して接地されてい
る。

【０００４】この回路では、入力した信号を一対のＮＰ
ＮトランジスタＱ７、Ｑ８からなる差動増幅器で増幅
し、その出力をＮＰＮトランジスタＱ９のエミッタフォ
ロアを介して出力している。

【０００５】次に、図３の回路では、入力端子３２はＮ
ＰＮトランジスタＱ１２のベースに接続されている。こ
のＮＰＮトランジスタＱ１２のエミッタは接地されてい
る。ＮＰＮトランジスタＱ１２のコレクタには、直流電
圧源３１の正側端子が、直流電流源３４、それぞれダイ
オード接続されたＮＰＮトランジスタＱ１３およびＰＮ
ＰトランジスタＱ１４を直列に介して接続されている。
直流電圧源３１の負側端子は接地されている。ＮＰＮト
ランジスタＱ１３と直流電流源３４との接続点は、ＮＰ
ＮトランジスタＱ１０のベースに接続されている。ＮＰ
ＮトランジスタＱ１０のコレクタは直流電圧源３１の正
側端子に接続されている。またＮＰＮトランジスタＱ１
０のエミッタは抵抗器Ｒ１０および抵抗器Ｒ１１を直列
に介してＰＮＰトランジスタＱ１１のエミッタに接続さ
れている。ＰＮＰトランジスタＱ１１のベースは、ＮＰ
ＮトランジスタＱ１２のコレクタに接続されている。Ｐ
ＮＰトランジスタＱ１１のコレクタは接地されている。
出力端子３３は抵抗器Ｒ１０と抵抗器Ｒ１１との接続点
から取り出されている。

【０００６】この回路では、入力信号が入力端子３２か
らＮＰＮトランジスタＱ１２のベースに供給されると、
増幅された信号がこのトランジスタＱ１２とＰＮＰトラ
ンジスタＱ１４との接続点３６から出力される。この接
続点３６の信号に対して、Ｖ _BE1＋Ｖ_BE2だけ直流動作
点がシフトした信号が、ＮＰＮトランジスタＱ１３と直
流電圧源３４との間の接続点３５の信号となる。ただ
し、Ｖ_BE1、Ｖ_BE2はそれぞれトランジスタＱ１３、１
４のベース−エミッタ間の電圧である。

【０００７】上記接続点３５、３６の各信号が、ＮＰＮ
トランジスタＱ１０およびＰＮＰトランジスタＱ１１の
各ベースにそれぞれ供給される。その結果、接続点３５
における信号は、ＮＰＮトランジスタＱ１０と抵抗器Ｒ
１０により構成されたエミッタフォロアを介して出力端
子３３から出力される。一方、接続点３６における信号
は、ＰＮＰトランジスタＱ１１と抵抗器Ｒ１１により構
成されたエミッタフォロアを介して出力端子３３から出
力される。

【０００８】この回路では、ＮＰＮトランジスタＱ１０
によるエミッタフォロアと、ＰＮＰトランジスタＱ１１
によるエミッタフォロアが相補的に動作する。したがっ
て、この回路では、出力波形の立上がりおよび立下がり
がともに、負荷駆動能力に優れており、高速化に適した
構成となっている。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路では、それぞれ次のような問題があっ
た。

【００１０】まず、図２の回路では、出力波形の特に立
下がりに関し、その時定数に抵抗器Ｒ９が大きく関与
し、波形を劣化させる要因となっていた。たとえば、Ｎ
ＰＮトランジスタＱ９によるエミッタフォロアの場合に
は、出力波形の立上がりに対して立下がりが著しく劣化
するという問題があった。また、要求特性に合うように
立下がりを十分速くするためには、抵抗器Ｒ９の値を極
めて小さく設定する必要があり、そのため消費電力も増
加してしまうという問題があった。

【００１１】一方、図３の出力バッファ回路では、これ
らの問題は解消される。

【００１２】しかしながら、この回路では、プッシュプ
ル形式の前段の増幅段に関し、その増幅段を駆動させる
ＮＰＮトランジスタＱ１２のエミッタが接地されている
ため、入力端子３２に供給される入力信号に大きな負荷
がかかるという問題があった。

【００１３】また、接続点３５、３６それぞれに寄生す
る容量のために、高速化のためには、直流電源３４の電
流値を大きくする必要があるが、この場合には出力バッ
ファ回路としての消費電力が増加するという問題があっ
た。

【００１４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、入力波形を劣化させることなく増幅
信号を出力することができるとともに、消費電力も軽減
することができる出力バッファ回路を提供することにあ
る。

【００１５】

【課題を解決するための手段】本発明の出力バッファ回
路は、第１の入力端子と、第２の入力端子と、一対のＮ
ＰＮトランジスタにより構成され、正相入力端子が前記
第１の入力端子に接続されるとともに逆相入力端子が前
記第２の入力端子に接続された第１の差動増幅器と、一
対のＰＮＰトランジスタにより構成され、正相入力端子
が前記第１の入力端子に接続されるとともに逆相入力端
子が前記第２の入力端子に接続された第２の差動増幅器
と、ベースが前記第１の差動増幅器の出力端に接続さ
れ、コレクタが第１の基準電位点に接続されたＮＰＮト
ランジスタと、ベースが前記第２の差動増幅器の出力端
に接続され、コレクタが接地されたＰＮＰトランジスタ
と、前記ＮＰＮトランジスタのエミッタと前記ＰＮＰト
ランジスタのエミッタとの間に直列に接続された第１お
よび第２の抵抗器と、この第１の抵抗器と第２の抵抗器
との接続点から取り出された出力端子とを備えている。

【００１６】この出力バッファ回路では、入力信号は２
つの差動増幅器の共通の入力端子である、第１の入力端
子および第２の入力端子に差動入力として供給される。
これら入力端子に入力された入力信号は、第１の差動増
幅器および第２の差動増幅器により増幅される。第１の
差動増幅器の出力信号はＮＰＮトランジスタのベースに
供給される。一方、第２の差動増幅器の出力信号はＰＮ
Ｐトランジスタのベースに供給される。これらＮＰＮト
ランジスタおよびＰＮＰトランジスタに供給された信号
は、プッシュプル形式の信号として出力端子から安定し
て出力される。

【００１７】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１８】図１は本発明の一実施例に係る出力バッフ
ァ回路の構成図である。

【００１９】この出力バッファ回路は、第１の入力端子
１５と、第２の入力端子１６とを備えている。第１の入
力端子１５には、ＮＰＮトランジスタＱ１およびＰＮＰ
トランジスタＱ４の各ベース（正相入力端子）が接続さ
れている。第２の入力端子１６には、ＮＰＮトランジス
タＱ２およびＰＮＰトランジスタＱ５の各ベース（逆相
入力端子）が接続されている。

【００２０】ＮＰＮトランジスタＱ１のコレクタには抵
抗器Ｒ１を介して直流電圧源１１の正側端子が接続され
ている。この直流電圧源１１の負側端子は接地されてい
る。また、ＮＰＮトランジスタＱ２のコレクタには抵抗
器Ｒ２を介して直流電源１１の正側端子が接続されてい
る。ＮＰＮトランジスタＱ１、Ｑ２の各エミッタは互い
に接続されており、その接続点は直流電流源１３を介し
て接地されている。

【００２１】ＰＮＰトランジスタＱ４、Ｑ５の各エミッ
タは互いに接続されており、その接続点は直流電流源１
４を介して直流電圧源１２の正側端子に接続されてい
る。直流電圧源１２の負側端子は接地されている。ＰＮ
ＰトランジスタＱ４のコレクタは、抵抗器Ｒ３を介して
接地されている。またＰＮＰトランジスタＱ５のコレク
タは抵抗器Ｒ４を介して接地されている。

【００２２】ＮＰＮトランジスタＱ２と抵抗器Ｒ２との
接続点はＮＰＮトランジスタＱ３のベースに接続されて
いる。ＮＰＮトランジスタＱ３のコレクタは直流電圧源
１１の正側端子に接続されている。ＮＰＮトランジスタ
Ｑ３のエミッタは第１の抵抗器としての抵抗器Ｒ５、お
よび第２の抵抗器としての抵抗器Ｒ６の直列回路を介し
てＰＮＰトランジスタＱ６のエミッタに接続されてい
る。ＰＮＰトランジスタＱ６のベースにはＰＮＰトラン
ジスタＱ５と抵抗器Ｒ４との接続点が接続されている。
またＰＮＰトランジスタＱ６のコレクタは接地されてい
る。

【００２３】本実施例では、ＮＰＮトランジスタＱ１、
Ｑ２と、抵抗器Ｒ１、Ｒ２と、直流電流源１３とにより
第１の差動増幅器が構成されている。また、ＰＮＰトラ
ンジスタＱ４、Ｑ５と、抵抗器Ｒ３、Ｒ４とにより第２
の差動増幅器が構成されている。さらに、ＮＰＮトラン
ジスタＱ３と、抵抗器Ｒ５、Ｒ６と、ＰＮＰトランジス
タＱ６との直列回路によりプッシュプル型の出力部が構
成されている。すなわち、第１の差動増幅器の出力信号
１８と、第２の差動増幅器の出力信号１９とが、プッシ
ュプル型の出力部に供給され、この出力部から増幅信号
が出力されるようになっている。

【００２４】このような構成において、次に本実施例の
出力バッファ回路の動作を説明する。

【００２５】まず、入力信号は２つの差動増幅器の共通
の入力端子である、第１の入力端子１５および第２の入
力端子１６に差動入力として供給される。これら第１の
入力端子１５および第２の入力端子１６に入力された入
力信号は、第１の差動増幅器および第２の差動増幅器に
より増幅される。第１の差動増幅器の出力信号１８はＮ
ＰＮトランジスタＱ３のベースに供給される。一方、第
２の差動増幅器の出力信号１９はＰＮＰトランジスタＱ
６のベースに供給される。これらＮＰＮトランジスタＱ
３およびＰＮＰトランジスタＱ６に供給された信号は、
プッシュプル形式の信号として出力端子１７から出力さ
れる。

【００２６】本実施例の出力バッファ回路では、上述の
ように２つの差動増幅器を備えるとともに、プッシュプ
ル型の出力部を備えているので、プッシュプル形式の利
点である整った波形の増幅信号を出力することができ
る。また、図３の回路のようにエミッタ接地形式のトラ
ンジスタを用いることがないため、入力端子１５、１６
から入力される入力信号に対して大きな負荷がかかるこ
とはなく、消費電力も軽減される。

【００２７】なお、この回路では、出力部のトランジス
タＱ３、Ｑ６の動作点の設定が重要になる。これは以下
のように設定することにより、高能率で、かつ安定した
プッシュプル動作を実現することができる。

【００２８】ここでは、簡単のために、直流電流源１
３、１４の電流値を２ｍＡ、直流電圧源１１の電圧を５
Ｖ、抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４の各抵抗値を１．５
ＫΩに設定して説明を行う。今、入力端子１５、１６お
よび出力端子１７、差動増幅器の出力信号１８、１９の
各電圧を、それぞれＶ₁₅、Ｖ₁₆、Ｖ₁₇、Ｖ₁₈、Ｖ₁₉とす
ると、各点の電圧は以下のようになる。

【００２９】すなわち、Ｖ₁₆の値がＶ₁₅のそれに比べて
極めて小さい場合は、Ｖ₁₇＝４Ｖ、Ｖ₁₈＝５Ｖ、Ｖ₁₉＝
３Ｖとなる。また、Ｖ₁₅の値がＶ₁₆のそれに比べて極め
て小さい場合は、Ｖ₁₇＝１Ｖ、Ｖ₁₈＝２Ｖ、Ｖ₁₉＝０Ｖ
となる。さらに、Ｖ₁₅の値とＶ₁₆のそれとが殆ど等しい
場合には、Ｖ₁₇＝２．５Ｖ、Ｖ₁₈＝３．５Ｖ、Ｖ₁₉＝
１．５Ｖとなる。

【００３０】このようにＶ₁₈とＶ₁₉との電位差は、常に
２Ｖであり、安定したプッシュプル動作を実現できるこ
とが確かめられる。

【００３１】

【発明の効果】以上のように本発明の出力バッファ回路
によれば、２つの差動増幅器とプッシュプル形式の出力
部を備えるようにしたので、入力波形を劣化させること
なく、出力信号を出力することができ、また消費電力も
軽減できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる出力バッファ回路の
構成を表す回路構成図である。

【図２】従来の出力バッファ回路の構成を表す回路構成
図である。

【図３】従来の出力バッファ回路の他の構成を表す回路
構成図である。

【符号の説明】

１１、１２直流電圧源１３、１４直流電流源１５、１６入力端子１７出力端子Ｑ１〜Ｑ６トランジスタＲ１〜Ｒ６抵抗器

Claims

【特許請求の範囲】

【請求項１】第１の入力端子と、第２の入力端子と、一対のＮＰＮトランジスタにより構成され、正相入力端
子が前記第１の入力端子に接続されるとともに逆相入力
端子が前記第２の入力端子に接続された第１の差動増幅
器と、一対のＰＮＰトランジスタにより構成され、正相入力端
子が前記第１の入力端子に接続されるとともに逆相入力
端子が前記第２の入力端子に接続された第２の差動増幅
器と、ベースが前記第１の差動増幅器の出力端に接続され、コ
レクタが第１の基準電位点に接続されたＮＰＮトランジ
スタと、ベースが前記第２の差動増幅器の出力端に接続され、コ
レクタが接地されたＰＮＰトランジスタと、前記ＮＰＮトランジスタのエミッタと前記ＰＮＰトラン
ジスタのエミッタとの間に直列に接続された第１および
第２の抵抗器と、この第１の抵抗器と第２の抵抗器との接続点から取り出
された出力端子とを備えたことを特徴とする出力バッフ
ァ回路。