JP2000151304A - 出力回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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Abstract
(57)【要約】
【課題】 トランジスタのコレクタ−エミッタ間電圧に
依存することなく広いダイナミックレンジを得ることが
できる出力回路を提供する。 【解決手段】 出力段回路部２においては、出力段トラ
ンジスタＴ１及びＴ２がカスケード接続されており、出
力段トランジスタＴ１のコレクタに出力端子が接続され
ている。更に、出力段トランジスタＴ２のエミッタに
は、抵抗素子Ｒ１が接続され、出力段トランジスタＴ１
のコレクタには、抵抗素子Ｒ２が接続されている。エミ
ッタフォロワ部３には、トランジスタＴ３と抵抗素子Ｒ
３との接続点ａにベースが接続されたトランジスタＴ５
及びトランジスタＴ４と抵抗素子Ｒ４との接続点ｂにベ
ースが接続されたトランジスタＴ６が設けられている。
抵抗素子Ｒ９と定電流源Ｉ２との接続点には、出力段ト
ランジスタＴ１のベースが接続され、抵抗素子Ｒ１０と
定電流源Ｉ３との接続点には、出力段トランジスタＴ２
のベースが接続されている。
依存することなく広いダイナミックレンジを得ることが
できる出力回路を提供する。 【解決手段】 出力段回路部２においては、出力段トラ
ンジスタＴ１及びＴ２がカスケード接続されており、出
力段トランジスタＴ１のコレクタに出力端子が接続され
ている。更に、出力段トランジスタＴ２のエミッタに
は、抵抗素子Ｒ１が接続され、出力段トランジスタＴ１
のコレクタには、抵抗素子Ｒ２が接続されている。エミ
ッタフォロワ部３には、トランジスタＴ３と抵抗素子Ｒ
３との接続点ａにベースが接続されたトランジスタＴ５
及びトランジスタＴ４と抵抗素子Ｒ４との接続点ｂにベ
ースが接続されたトランジスタＴ６が設けられている。
抵抗素子Ｒ９と定電流源Ｉ２との接続点には、出力段ト
ランジスタＴ１のベースが接続され、抵抗素子Ｒ１０と
定電流源Ｉ３との接続点には、出力段トランジスタＴ２
のベースが接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は増幅器等に使用され
る出力回路に関し、特に、出力ダイナミックレンジが拡
大された出力回路に関する。
る出力回路に関し、特に、出力ダイナミックレンジが拡
大された出力回路に関する。
【０００２】
【従来の技術】一般に、増幅器には、増幅器の外部から
信号が入力される入力回路及び増幅器の外部に信号を出
力する出力回路等が組み込まれている。図４は従来の出
力回路を示す回路図である。
信号が入力される入力回路及び増幅器の外部に信号を出
力する出力回路等が組み込まれている。図４は従来の出
力回路を示す回路図である。
【０００３】従来の出力回路には、入力信号に対して同
相信号及び逆相信号を作り出す作動増幅回路が設けられ
た差動増幅回路部１１及び多段接続された出力段トラン
ジスタＴ２１及び２２が設けられた出力段回路部１２が
設けられている。
相信号及び逆相信号を作り出す作動増幅回路が設けられ
た差動増幅回路部１１及び多段接続された出力段トラン
ジスタＴ２１及び２２が設けられた出力段回路部１２が
設けられている。
【０００４】差動増幅回路部２１においては、トランジ
スタＴ２３及びＴ２４が差動接続されている。トランジ
スタＴ２３のベースには出力回路の入力端子が接続され
ている。また、トランジスタＴ２３及びＴ２４のコレク
タには、夫々抵抗素子Ｒ２３、Ｒ２４が接続されてい
る。更に、トランジスタＴ２３及びＴ２４のエミッタに
は、夫々抵抗素子Ｒ２５、Ｒ２６が接続されており、抵
抗素子Ｒ２５及びＲ２６には、定電流を発生させる定電
流源Ｉ２１が接続されている。なお、トランジスタＴ２
４のベースは、直列に接続された抵抗素子Ｒ２７及びＲ
２８の接続点に接続されている。
スタＴ２３及びＴ２４が差動接続されている。トランジ
スタＴ２３のベースには出力回路の入力端子が接続され
ている。また、トランジスタＴ２３及びＴ２４のコレク
タには、夫々抵抗素子Ｒ２３、Ｒ２４が接続されてい
る。更に、トランジスタＴ２３及びＴ２４のエミッタに
は、夫々抵抗素子Ｒ２５、Ｒ２６が接続されており、抵
抗素子Ｒ２５及びＲ２６には、定電流を発生させる定電
流源Ｉ２１が接続されている。なお、トランジスタＴ２
４のベースは、直列に接続された抵抗素子Ｒ２７及びＲ
２８の接続点に接続されている。
【０００５】また、出力段回路部１２においては、出力
段トランジスタＴ２１のエミッタに出力端子及び抵抗素
子２１が接続されており、出力段トランジスタＴ２２の
エミッタには、抵抗素子Ｒ２２が接続されている。な
お、出力段トランジスタＴ２１のベースはトランジスタ
Ｔ２３と抵抗素子Ｒ２３との接続点ｃに接続され、出力
段トランジスタＴ２２のベースはトランジスタＴ２４と
抵抗素子Ｒ２４との接続点ｄに接続されている。
段トランジスタＴ２１のエミッタに出力端子及び抵抗素
子２１が接続されており、出力段トランジスタＴ２２の
エミッタには、抵抗素子Ｒ２２が接続されている。な
お、出力段トランジスタＴ２１のベースはトランジスタ
Ｔ２３と抵抗素子Ｒ２３との接続点ｃに接続され、出力
段トランジスタＴ２２のベースはトランジスタＴ２４と
抵抗素子Ｒ２４との接続点ｄに接続されている。
【０００６】更に、抵抗素子Ｒ２３、Ｒ２４及びＲ２７
並びにトランジスタＴ２１及びＴ２２のコレクタには正
電源が供給され、定電流源Ｉ２１並びに抵抗素子Ｒ２
１、Ｒ２２及びＲ２８は接地に接続されている。
並びにトランジスタＴ２１及びＴ２２のコレクタには正
電源が供給され、定電流源Ｉ２１並びに抵抗素子Ｒ２
１、Ｒ２２及びＲ２８は接地に接続されている。
【０００７】このように構成された従来の出力回路に振
幅がＶ２１の入力信号が入力されると、この入力信号は
トランジスタＴ２３及びＴ２４の増幅効果により夫々振
幅Ｖ２２、Ｖ２２’の出力信号に増幅される。このと
き、出力信号Ｖ２２は入力信号に対して逆相となり、出
力信号Ｖ２２’は同相となり、出力段トランジスタＴ２
１のエミッタ電位は逆相となる。
幅がＶ２１の入力信号が入力されると、この入力信号は
トランジスタＴ２３及びＴ２４の増幅効果により夫々振
幅Ｖ２２、Ｖ２２’の出力信号に増幅される。このと
き、出力信号Ｖ２２は入力信号に対して逆相となり、出
力信号Ｖ２２’は同相となり、出力段トランジスタＴ２
１のエミッタ電位は逆相となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の出力回路の出力ダイナミックレンジは、差
動増幅回路部１１内のトランジスタＴ２３及びＴ２４の
コレクタ−エミッタ間電圧ＶCE1並びに出力段回路部２
内の出力段トランジスタＴ２１のコレクタ−エミッタ間
電圧ＶCE2により制約されているという問題点がある。
ような従来の出力回路の出力ダイナミックレンジは、差
動増幅回路部１１内のトランジスタＴ２３及びＴ２４の
コレクタ−エミッタ間電圧ＶCE1並びに出力段回路部２
内の出力段トランジスタＴ２１のコレクタ−エミッタ間
電圧ＶCE2により制約されているという問題点がある。
【０００９】つまり、従来の出力回路の出力ダイナミッ
クレンジは、抵抗素子Ｒ２３の抵抗値をｒ２３、定電流
源Ｉ２１の電流値をｉ２１とすると、Ｖ２２≦ｒ２３×
ｉ２１となるが、この出力ダイナミックレンジはトラン
ジスタＴ２１、Ｔ２３及びＴ２４のコレクタ−エミッタ
間電圧により下記数式１に示すように制約されている。
クレンジは、抵抗素子Ｒ２３の抵抗値をｒ２３、定電流
源Ｉ２１の電流値をｉ２１とすると、Ｖ２２≦ｒ２３×
ｉ２１となるが、この出力ダイナミックレンジはトラン
ジスタＴ２１、Ｔ２３及びＴ２４のコレクタ−エミッタ
間電圧により下記数式１に示すように制約されている。
【００１０】
【数１】Ｖ２２≦ｒ２３×ｉ２１＜ＶCE1≦ＶCE2
【００１１】このため、例えば、接続点ｃの電位がロウ
（Ｌｏｗ）となったとき、出力段トランジスタＴ２１の
エミッタ電位もロウとなり、出力段トランジスタＴ２１
のコレクタ−エミッタ間電圧VCE2のマージンが最も小さ
くなる。このように出力段トランジスタのエミッタ電位
とコレクタ電位とが逆相成分となるため、出力ダイナミ
ックレンジがトランジスタの性能（コレクタ−エミッタ
間電圧）に制約されているのである。
（Ｌｏｗ）となったとき、出力段トランジスタＴ２１の
エミッタ電位もロウとなり、出力段トランジスタＴ２１
のコレクタ−エミッタ間電圧VCE2のマージンが最も小さ
くなる。このように出力段トランジスタのエミッタ電位
とコレクタ電位とが逆相成分となるため、出力ダイナミ
ックレンジがトランジスタの性能（コレクタ−エミッタ
間電圧）に制約されているのである。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、トランジスタのコレクタ−エミッタ間電圧
に依存することなく広いダイナミックレンジを得ること
ができる出力回路を提供することを目的とする。
のであって、トランジスタのコレクタ−エミッタ間電圧
に依存することなく広いダイナミックレンジを得ること
ができる出力回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る出力回路
は、出力端子に接続された第１のトランジスタと、この
第１のトランジスタに接続された第１の抵抗素子と、前
記第１のトランジスタにカスコード接続された第２のト
ランジスタと、この第２のトランジスタと接地との間に
接続された第２の抵抗素子と、前記第１及び第２のトラ
ンジスタに接続されレベルシフト機能を有するエミッタ
フォロワを備えたエミッタフォロワ部と、このエミッタ
フォロワ部に第１の入力信号及びこの第１の入力信号の
逆相の第２の入力信号を入力する入力手段と、を有する
ことを特徴とする。
は、出力端子に接続された第１のトランジスタと、この
第１のトランジスタに接続された第１の抵抗素子と、前
記第１のトランジスタにカスコード接続された第２のト
ランジスタと、この第２のトランジスタと接地との間に
接続された第２の抵抗素子と、前記第１及び第２のトラ
ンジスタに接続されレベルシフト機能を有するエミッタ
フォロワを備えたエミッタフォロワ部と、このエミッタ
フォロワ部に第１の入力信号及びこの第１の入力信号の
逆相の第２の入力信号を入力する入力手段と、を有する
ことを特徴とする。
【００１４】本発明に係る他の出力回路は、出力端子に
コレクタ又はドレインが接続された第１のバイポーラト
ランジスタ又はＭＯＳトランジスタと、この第１のバイ
ポーラトランジスタ又はＭＯＳトランジスタのコレクタ
又はドレインに接続された第１の抵抗素子と、前記第１
のバイポーラトランジスタ又はＭＯＳトランジスタにカ
スコード接続された第２のバイポーラトランジスタ又は
ＭＯＳトランジスタと、この第２のバイポーラトランジ
スタ又はＭＯＳトランジスタのエミッタ又はソースと接
地との間に接続された第２の抵抗素子と、前記第１及び
第２のバイポーラトランジスタ又はＭＯＳトランジスタ
の各ベースに接続されレベルシフト機能を有するエミッ
タフォロワを備えたエミッタフォロワ部と、このエミッ
タフォロワ部に第１の入力信号及びこの第１の入力信号
の逆相の第２の入力信号を入力する入力手段と、を有す
ることを特徴とする。
コレクタ又はドレインが接続された第１のバイポーラト
ランジスタ又はＭＯＳトランジスタと、この第１のバイ
ポーラトランジスタ又はＭＯＳトランジスタのコレクタ
又はドレインに接続された第１の抵抗素子と、前記第１
のバイポーラトランジスタ又はＭＯＳトランジスタにカ
スコード接続された第２のバイポーラトランジスタ又は
ＭＯＳトランジスタと、この第２のバイポーラトランジ
スタ又はＭＯＳトランジスタのエミッタ又はソースと接
地との間に接続された第２の抵抗素子と、前記第１及び
第２のバイポーラトランジスタ又はＭＯＳトランジスタ
の各ベースに接続されレベルシフト機能を有するエミッ
タフォロワを備えたエミッタフォロワ部と、このエミッ
タフォロワ部に第１の入力信号及びこの第１の入力信号
の逆相の第２の入力信号を入力する入力手段と、を有す
ることを特徴とする。
【００１５】本発明においては、第１及び第２のトラン
ジスタに相互に逆位相の信号が入力され、第１及び第２
のトランジスタの駆動電流が入力信号に追従する。この
ため、これらのトランジスタの性能に依存することなく
広いダイナミックレンジを得ることが可能である。
ジスタに相互に逆位相の信号が入力され、第１及び第２
のトランジスタの駆動電流が入力信号に追従する。この
ため、これらのトランジスタの性能に依存することなく
広いダイナミックレンジを得ることが可能である。
【００１６】前記第１の抵抗素子及び前記エミッタフォ
ロワ部に接続された正電源又は負電源をを有することが
できる。
ロワ部に接続された正電源又は負電源をを有することが
できる。
【００１７】また、前記エミッタフォロワ部は、前記第
１の入力信号が入力される第３のトランジスタと、前記
第２の入力信号が入力される第４のトランジスタと、を
有することができる。
１の入力信号が入力される第３のトランジスタと、前記
第２の入力信号が入力される第４のトランジスタと、を
有することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施例に係る出力
幅回路について、添付の図面を参照して具体的に説明す
る。図１は本発明の第１の実施例に係る出力回路を示す
回路図である。
幅回路について、添付の図面を参照して具体的に説明す
る。図１は本発明の第１の実施例に係る出力回路を示す
回路図である。
【００１９】本実施例には、入力信号に対して同相信号
及び逆相信号を作り出す作動増幅回路が設けられた差動
増幅回路部１、多段接続された出力段トランジスタＴ１
及び２が設けられた出力段回路部２及び出力段回路部２
内の出力段トランジスタＴ１及びＴ２のベース電位を調
整するエミッタフォロワ部３が設けられている。
及び逆相信号を作り出す作動増幅回路が設けられた差動
増幅回路部１、多段接続された出力段トランジスタＴ１
及び２が設けられた出力段回路部２及び出力段回路部２
内の出力段トランジスタＴ１及びＴ２のベース電位を調
整するエミッタフォロワ部３が設けられている。
【００２０】差動増幅回路部１においては、トランジス
タＴ３及びＴ４が差動接続されている。トランジスタＴ
３のベースには出力回路の入力端子が接続されている。
また、トランジスタＴ３及びＴ４のコレクタには、夫々
抵抗素子Ｒ３、Ｒ４が接続されている。更に、トランジ
スタＴ３及びＴ４のエミッタには、夫々抵抗素子Ｒ５、
Ｒ６が接続されており、抵抗素子Ｒ５及びＲ６には、定
電流を発生させる定電流源Ｉ１が接続されている。な
お、トランジスタＴ４のベースは、直列に接続された抵
抗素子Ｒ７及びＲ８の接続点に接続されている。
タＴ３及びＴ４が差動接続されている。トランジスタＴ
３のベースには出力回路の入力端子が接続されている。
また、トランジスタＴ３及びＴ４のコレクタには、夫々
抵抗素子Ｒ３、Ｒ４が接続されている。更に、トランジ
スタＴ３及びＴ４のエミッタには、夫々抵抗素子Ｒ５、
Ｒ６が接続されており、抵抗素子Ｒ５及びＲ６には、定
電流を発生させる定電流源Ｉ１が接続されている。な
お、トランジスタＴ４のベースは、直列に接続された抵
抗素子Ｒ７及びＲ８の接続点に接続されている。
【００２１】また、出力段回路部２においては、出力段
トランジスタＴ１及びＴ２がカスケード接続されてお
り、出力段トランジスタＴ１のコレクタに出力端子が接
続されている。更に、出力段トランジスタＴ２のエミッ
タには、抵抗素子Ｒ１が接続され、出力段トランジスタ
Ｔ１のコレクタには、抵抗素子Ｒ２が接続されている。
トランジスタＴ１及びＴ２がカスケード接続されてお
り、出力段トランジスタＴ１のコレクタに出力端子が接
続されている。更に、出力段トランジスタＴ２のエミッ
タには、抵抗素子Ｒ１が接続され、出力段トランジスタ
Ｔ１のコレクタには、抵抗素子Ｒ２が接続されている。
【００２２】一方、エミッタフォロワ部３には、トラン
ジスタＴ３と抵抗素子Ｒ３との接続点ａにベースが接続
されたトランジスタＴ５、及びトランジスタＴ４と抵抗
素子Ｒ４との接続点ｂにベースが接続されたトランジス
タＴ６が設けられている。そして、トランジスタＴ５の
エミッタにダイオードＤ１が接続され、このダイオード
Ｄ１に抵抗素子Ｒ９が接続されている。更に、抵抗素子
Ｒ９に定電流源Ｉ２が接続されている。なお、抵抗素子
Ｒ９と定電流源Ｉ２との接続点には、出力段トランジス
タＴ１のベースが接続されている。また、トランジスタ
Ｔ６のエミッタに２個のダイオードＤ２及びＤ３が直列
に接続され、ダイオードＤ３に抵抗素子Ｒ１０が接続さ
れている。更に、抵抗素子１０に定電流源Ｉ３が接続さ
れている。なお、抵抗素子Ｒ１０と定電流源Ｉ３との接
続点には、出力段トランジスタＴ２のベースが接続され
ている。このように構成されたエミッタフォロワ部３は
レベルシフト機能を有する。
ジスタＴ３と抵抗素子Ｒ３との接続点ａにベースが接続
されたトランジスタＴ５、及びトランジスタＴ４と抵抗
素子Ｒ４との接続点ｂにベースが接続されたトランジス
タＴ６が設けられている。そして、トランジスタＴ５の
エミッタにダイオードＤ１が接続され、このダイオード
Ｄ１に抵抗素子Ｒ９が接続されている。更に、抵抗素子
Ｒ９に定電流源Ｉ２が接続されている。なお、抵抗素子
Ｒ９と定電流源Ｉ２との接続点には、出力段トランジス
タＴ１のベースが接続されている。また、トランジスタ
Ｔ６のエミッタに２個のダイオードＤ２及びＤ３が直列
に接続され、ダイオードＤ３に抵抗素子Ｒ１０が接続さ
れている。更に、抵抗素子１０に定電流源Ｉ３が接続さ
れている。なお、抵抗素子Ｒ１０と定電流源Ｉ３との接
続点には、出力段トランジスタＴ２のベースが接続され
ている。このように構成されたエミッタフォロワ部３は
レベルシフト機能を有する。
【００２３】なお、抵抗素子Ｒ２、Ｒ３、Ｒ４及びＲ７
並びにトランジスタＴ５及びＴ６のコレクタには正電源
が供給され、定電流源Ｉ１乃至Ｉ３並びに抵抗素子Ｒ１
及びＲ８は接地に接続されている。
並びにトランジスタＴ５及びＴ６のコレクタには正電源
が供給され、定電流源Ｉ１乃至Ｉ３並びに抵抗素子Ｒ１
及びＲ８は接地に接続されている。
【００２４】このように構成された本実施例の出力回路
に振幅がＶ１の入力信号が入力されると、この入力信号
は、差動増幅回路部１のトランジスタＴ３と抵抗素子Ｒ
３との接続点ａにおいて、定電流源Ｉ１及び抵抗素子Ｒ
３によって決定される出力信号Ｖ２に増幅される。この
とき、接続点ａの電位は、入力信号に対し逆相成分とな
っている。同様にして、入力信号は、差動増幅回路部１
のトランジスタＴ４と抵抗素子Ｒ４との接続点ｂにおい
て、定電流源Ｉ１及び抵抗素子Ｒ４によって決定される
出力信号Ｖ２’に増幅される。但し、出力信号Ｖ２’は
入力信号に対して同相成分として増幅出力される。
に振幅がＶ１の入力信号が入力されると、この入力信号
は、差動増幅回路部１のトランジスタＴ３と抵抗素子Ｒ
３との接続点ａにおいて、定電流源Ｉ１及び抵抗素子Ｒ
３によって決定される出力信号Ｖ２に増幅される。この
とき、接続点ａの電位は、入力信号に対し逆相成分とな
っている。同様にして、入力信号は、差動増幅回路部１
のトランジスタＴ４と抵抗素子Ｒ４との接続点ｂにおい
て、定電流源Ｉ１及び抵抗素子Ｒ４によって決定される
出力信号Ｖ２’に増幅される。但し、出力信号Ｖ２’は
入力信号に対して同相成分として増幅出力される。
【００２５】差動増幅回路部１から出力された出力信号
Ｖ２及びＶ２’は、エミッタフォロワ部２に入力され
る。そして、出力信号Ｖ２及びＶ２’が多段接続された
出力段トランジスタＴ１及びＴ２のベース電位として最
適となるなるように、ダイオードＤ１乃至Ｄ３並びに抵
抗素子Ｒ９及びＲ１０等により直流電位の調整が行われ
る。
Ｖ２及びＶ２’は、エミッタフォロワ部２に入力され
る。そして、出力信号Ｖ２及びＶ２’が多段接続された
出力段トランジスタＴ１及びＴ２のベース電位として最
適となるなるように、ダイオードＤ１乃至Ｄ３並びに抵
抗素子Ｒ９及びＲ１０等により直流電位の調整が行われ
る。
【００２６】出力段回路部２では、出力信号Ｖ２’によ
る出力段トランジスタＴ２のエミッタ電位の変動及び抵
抗素子Ｒ１により、電流ｉ２が入力信号と同相で変化す
る。そして、この電流ｉ２により、トランジスタＴ１の
コレクタ電位は、出力信号Ｖ２と同相成分となり、トラ
ンジスタＴ１のコレクターエミッタ間電圧ＶCEのマージ
ンが拡大される。
る出力段トランジスタＴ２のエミッタ電位の変動及び抵
抗素子Ｒ１により、電流ｉ２が入力信号と同相で変化す
る。そして、この電流ｉ２により、トランジスタＴ１の
コレクタ電位は、出力信号Ｖ２と同相成分となり、トラ
ンジスタＴ１のコレクターエミッタ間電圧ＶCEのマージ
ンが拡大される。
【００２７】例えば、トランジスタＴ１のＶCE耐圧がα
乃至β、ベース電位をγ、ベース部における振幅をδ、
出力振幅をε、電源電圧をＶCC、トランジスタＴ１のベ
ース−エミッタ間電位をＶBEすると、本実施例における
コレクタ−エミッタ間電圧Ｖ CEは、ロウ（Ｌｏｗ）出力
時には下記数式２で表され、ハイ（Ｈｉｇｈ）出力時に
は下記数式３で表される。
乃至β、ベース電位をγ、ベース部における振幅をδ、
出力振幅をε、電源電圧をＶCC、トランジスタＴ１のベ
ース−エミッタ間電位をＶBEすると、本実施例における
コレクタ−エミッタ間電圧Ｖ CEは、ロウ（Ｌｏｗ）出力
時には下記数式２で表され、ハイ（Ｈｉｇｈ）出力時に
は下記数式３で表される。
【００２８】
【数２】ＶCE＝ＶCC−ε−γ＋δ／２＋ＶBE
【００２９】
【数３】ＶCE＝ＶCC−ε−δ／２＋ＶBE
【００３０】一方、図４に示す従来の出力回路における
出力段トランジスタＴ２１のコレクタ−エミッタ間電圧
ＶCEは、ロウ出力時には下記数式４で表され、ハイ出力
時には下記数式５で表される。
出力段トランジスタＴ２１のコレクタ−エミッタ間電圧
ＶCEは、ロウ出力時には下記数式４で表され、ハイ出力
時には下記数式５で表される。
【００３１】
【数４】ＶCE＝ＶCC−ε−γ−δ／２＋ＶBE
【００３２】
【数５】ＶCE＝ＶCC−ε＋δ／２＋ＶBE
【００３３】従って、ロウ出力時及びハイ出力時の双方
において、本実施例によれば、従来回路に比べてベース
部の振幅分δのＶCEマージンが多く得られる。これは、
差動増幅回路部１において入力信号に対して同相となっ
た電位（出力信号Ｖ２’）及び逆相となった電位（出力
信号Ｖ２）が、出力段回路部２において多段接続された
２個のトランジスタの各ベースに印加され、出力段トラ
ンジスタＴ１及びＴ２のベース電位とコレクタ電位とが
同相電位となったからである。
において、本実施例によれば、従来回路に比べてベース
部の振幅分δのＶCEマージンが多く得られる。これは、
差動増幅回路部１において入力信号に対して同相となっ
た電位（出力信号Ｖ２’）及び逆相となった電位（出力
信号Ｖ２）が、出力段回路部２において多段接続された
２個のトランジスタの各ベースに印加され、出力段トラ
ンジスタＴ１及びＴ２のベース電位とコレクタ電位とが
同相電位となったからである。
【００３４】例えば、出力段トランジスタのＶCE耐圧を
０．３乃至２（Ｖ）、出力段トランジスタのベース電位
γを４（Ｖ）、ベース部の振幅δを０．４（Ｖ）、出力
振幅εを１（Ｖ）、電源電圧ＶCCを５（Ｖ）、出力段ト
ランジスタのベース−エミッタ間電圧ＶBEを０．６
（Ｖ）すると、本実施例におけるコレクタ−エミッタ間
電圧ＶCEは、ロウ出力時には下記数式６で表され、ハイ
出力時には下記数式７で表される。一方、図４に示す従
来の出力回路における、コレクタ−エミッタ間電圧ＶCE
は、ロウ出力時には下記数式８で表され、ハイ出力時に
は下記数式９で表される。
０．３乃至２（Ｖ）、出力段トランジスタのベース電位
γを４（Ｖ）、ベース部の振幅δを０．４（Ｖ）、出力
振幅εを１（Ｖ）、電源電圧ＶCCを５（Ｖ）、出力段ト
ランジスタのベース−エミッタ間電圧ＶBEを０．６
（Ｖ）すると、本実施例におけるコレクタ−エミッタ間
電圧ＶCEは、ロウ出力時には下記数式６で表され、ハイ
出力時には下記数式７で表される。一方、図４に示す従
来の出力回路における、コレクタ−エミッタ間電圧ＶCE
は、ロウ出力時には下記数式８で表され、ハイ出力時に
は下記数式９で表される。
【００３５】
【数６】０．３≦ＶCE＝５−１−４＋０．４／２＋０．
６＝０．８（Ｖ）
６＝０．８（Ｖ）
【００３６】
【数７】ＶCE＝５−４−０．４／２＋０．６＝１．４
（Ｖ）≦２．０
（Ｖ）≦２．０
【００３７】
【数８】０．３≦ＶCE＝５−１−４−０．４／２＋０．
６＝０．４（Ｖ）
６＝０．４（Ｖ）
【００３８】
【数９】ＶCE＝５−４＋０．４／２＋０．６＝１．８
（Ｖ）≦２．０
（Ｖ）≦２．０
【００３９】数式６及び７に示すように、本実施例にお
けるロウ出力時のＶCEマージンは０．５（Ｖ）、ハイ出
力時のＶCEマージンは０．６（Ｖ）である。一方、数式
８及び９に示すように、従来の出力回路におけるロウ出
力時のＶCEマージンは０．１（Ｖ）、ハイ出力時のＶCE
マージンは０．２（Ｖ）である。即ち、ロウ出力時及び
ハイ出力時のいずれの場合にも、本実施例におけるＶCE
マージンは、ベース部の振幅分δである０．４（Ｖ）だ
け大きくなっている。
けるロウ出力時のＶCEマージンは０．５（Ｖ）、ハイ出
力時のＶCEマージンは０．６（Ｖ）である。一方、数式
８及び９に示すように、従来の出力回路におけるロウ出
力時のＶCEマージンは０．１（Ｖ）、ハイ出力時のＶCE
マージンは０．２（Ｖ）である。即ち、ロウ出力時及び
ハイ出力時のいずれの場合にも、本実施例におけるＶCE
マージンは、ベース部の振幅分δである０．４（Ｖ）だ
け大きくなっている。
【００４０】このように、本実施例によれば、トランジ
スタ性能（ＶCE耐圧）に依存することなく広いダイナミ
ックレンジ出力を得ることができる。
スタ性能（ＶCE耐圧）に依存することなく広いダイナミ
ックレンジ出力を得ることができる。
【００４１】なお、第１の実施例においては出力段トラ
ンジスタＴ１及びＴ２等としてバイポーラトランジスタ
が使用されているが、これらにＭＯＳトランジスタが使
用されていてもよい。図２は本発明の第２の実施例に係
る出力回路を示す回路図である。なお、図２に示す第２
の実施例において、図１に示す第１の実施例と同一の構
成要素には、同一の符号を付してその詳細な説明は省略
する。
ンジスタＴ１及びＴ２等としてバイポーラトランジスタ
が使用されているが、これらにＭＯＳトランジスタが使
用されていてもよい。図２は本発明の第２の実施例に係
る出力回路を示す回路図である。なお、図２に示す第２
の実施例において、図１に示す第１の実施例と同一の構
成要素には、同一の符号を付してその詳細な説明は省略
する。
【００４２】第２の実施例においては、第１の実施例中
のバイポーラトランジスタＴ１乃至Ｔ６が、夫々ＭＯＳ
トランジスタＴ１１乃至Ｔ１６に置き換えられている。
なお、各ＭＯＳトランジスタのゲートは各バイポーラト
ランジスタのベースが接続されていた部分に接続され、
ドレインはコレクタが接続されていた部分に接続され、
ソースはエミッタが接続されていた部分に接続されてい
る。
のバイポーラトランジスタＴ１乃至Ｔ６が、夫々ＭＯＳ
トランジスタＴ１１乃至Ｔ１６に置き換えられている。
なお、各ＭＯＳトランジスタのゲートは各バイポーラト
ランジスタのベースが接続されていた部分に接続され、
ドレインはコレクタが接続されていた部分に接続され、
ソースはエミッタが接続されていた部分に接続されてい
る。
【００４３】このように構成された第２の実施例におい
ても、従来と比して出力段トランジスタのコレクタ−エ
ミッタ間電圧ＶCEのマージンが大きくなり、広いダイナ
ミックレンジ出力を得ることが可能である。
ても、従来と比して出力段トランジスタのコレクタ−エ
ミッタ間電圧ＶCEのマージンが大きくなり、広いダイナ
ミックレンジ出力を得ることが可能である。
【００４４】また、第１の実施例においては正電源が使
用されているが、負電源が使用されていてもよい。図３
は本発明の第３の実施例に係る出力回路を示す回路図で
ある。なお、図３に示す第３の実施例において、図１に
示す第１の実施例と同一の構成要素には、同一の符号を
付してその詳細な説明は省略する。
用されているが、負電源が使用されていてもよい。図３
は本発明の第３の実施例に係る出力回路を示す回路図で
ある。なお、図３に示す第３の実施例において、図１に
示す第１の実施例と同一の構成要素には、同一の符号を
付してその詳細な説明は省略する。
【００４５】第３の実施例においては、抵抗素子Ｒ２、
Ｒ３、Ｒ４及びＲ７並びにトランジスタＴ５及びＴ６の
コレクタが接地に接続され、定電流源Ｉ１、Ｉ２及びＩ
３並びに抵抗Ｒ１及びＲ８が負電源に接続されている。
Ｒ３、Ｒ４及びＲ７並びにトランジスタＴ５及びＴ６の
コレクタが接地に接続され、定電流源Ｉ１、Ｉ２及びＩ
３並びに抵抗Ｒ１及びＲ８が負電源に接続されている。
【００４６】このように構成された第３の実施例におい
ても、従来と比して出力段トランジスタのコレクタ−エ
ミッタ間電圧ＶCEのマージンが大きくなり、広いダイナ
ミックレンジ出力を得ることが可能である。また、第２
の実施例において正電源の替わりに負電源が接続されて
いてもよい。更に、出力回路中にバイポーラトランジス
タ及びＭＯＳトランジスタが混在していてもよい。
ても、従来と比して出力段トランジスタのコレクタ−エ
ミッタ間電圧ＶCEのマージンが大きくなり、広いダイナ
ミックレンジ出力を得ることが可能である。また、第２
の実施例において正電源の替わりに負電源が接続されて
いてもよい。更に、出力回路中にバイポーラトランジス
タ及びＭＯＳトランジスタが混在していてもよい。
【００４７】
【発明の効果】以上詳述したように、本発明によれば、
出力回路内のトランジスタの性能に依存することなく広
いダイナミックレンジを得ることができる。
出力回路内のトランジスタの性能に依存することなく広
いダイナミックレンジを得ることができる。
【図１】本発明の第１の実施例に係る出力回路を示す回
路図である。
路図である。
【図２】本発明の第２の実施例に係る出力回路を示す回
路図である。
路図である。
【図３】本発明の第３の実施例に係る出力回路を示す回
路図である。
路図である。
【図４】従来の出力回路を示す回路図である。
１、１１；差動増幅回路部 ２、１２；出力段回路部 ３；エミッタフォロワ部 Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ１１、Ｔ１
２、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６、Ｔ２１、Ｔ２
２、Ｔ２３、Ｔ２４；トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
９、Ｒ１０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２
５、Ｒ２６、Ｒ２７、Ｒ２８；抵抗素子 ｉ１、ｉ２、ｉ３、ｉ２１；定電流源
２、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６、Ｔ２１、Ｔ２
２、Ｔ２３、Ｔ２４；トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
９、Ｒ１０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２
５、Ｒ２６、Ｒ２７、Ｒ２８；抵抗素子 ｉ１、ｉ２、ｉ３、ｉ２１；定電流源
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J030 CB03 CC02 CC05 CC06 5J091 AA02 AA13 AA41 CA34 CA81 FA06 FA10 HA02 HA10 HA19 HA25 KA02 KA05 KA12 KA18 KA24 KA47 MA01 MA02 MA04 MA08 MA17 MA21 SA05 TA01 UW08
Claims (6)
- 【請求項１】 出力端子に接続された第１のトランジス
タと、この第１のトランジスタに接続された第１の抵抗
素子と、前記第１のトランジスタにカスコード接続され
た第２のトランジスタと、この第２のトランジスタと接
地との間に接続された第２の抵抗素子と、前記第１及び
第２のトランジスタに接続されレベルシフト機能を有す
るエミッタフォロワを備えたエミッタフォロワ部と、こ
のエミッタフォロワ部に第１の入力信号及びこの第１の
入力信号の逆相の第２の入力信号を入力する入力手段
と、を有することを特徴とする出力回路。 - 【請求項２】 出力端子にコレクタが接続された第１の
バイポーラトランジスタと、この第１のバイポーラトラ
ンジスタのコレクタに接続された第１の抵抗素子と、前
記第１のバイポーラトランジスタにカスコード接続され
た第２のバイポーラトランジスタと、この第２のバイポ
ーラトランジスタのエミッタと接地との間に接続された
第２の抵抗素子と、前記第１及び第２のバイポーラトラ
ンジスタの各ベースに接続されレベルシフト機能を有す
るエミッタフォロワを備えたエミッタフォロワ部と、こ
のエミッタフォロワ部に第１の入力信号及びこの第１の
入力信号の逆相の第２の入力信号を入力する入力手段
と、を有することを特徴とする出力回路。 - 【請求項３】 出力端子にドレインが接続された第１の
ＭＯＳトランジスタと、この第１のＭＯＳトランジスタ
のドレインに接続された第１の抵抗素子と、前記第１の
ＭＯＳトランジスタにカスコード接続された第２のＭＯ
Ｓトランジスタと、この第２のＭＯＳトランジスタのソ
ースと接地との間に接続された第２の抵抗素子と、前記
第１及び第２のＭＯＳトランジスタの各ゲートに接続さ
れレベルシフト機能を有するエミッタフォロワを備えた
エミッタフォロワ部と、このエミッタフォロワ部に第１
の入力信号及びこの第１の入力信号の逆相の第２の入力
信号を入力する入力手段と、を有することを特徴とする
出力回路。 - 【請求項４】 前記第１の抵抗素子及び前記エミッタフ
ォロワ部に接続された正電源を有することを特徴とする
請求項１乃至３のいずれか１項に記載の出力回路。 - 【請求項５】 前記第１の抵抗素子及び前記エミッタフ
ォロワ部に接続された負電源を有することを特徴とする
請求項１乃至３のいずれか１項に記載の出力回路。 - 【請求項６】 前記エミッタフォロワ部は、前記第１の
入力信号が入力される第３のトランジスタと、前記第２
の入力信号が入力される第４のトランジスタと、を有す
ることを特徴とする請求項１乃至５のいずれか１項に記
載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10314228A JP2000151304A (ja) | 1998-11-05 | 1998-11-05 | 出力回路 |
| US09/433,252 US6184728B1 (en) | 1998-11-05 | 1999-11-04 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10314228A JP2000151304A (ja) | 1998-11-05 | 1998-11-05 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000151304A true JP2000151304A (ja) | 2000-05-30 |
Family
ID=18050835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10314228A Pending JP2000151304A (ja) | 1998-11-05 | 1998-11-05 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6184728B1 (ja) |
| JP (1) | JP2000151304A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102103159A (zh) * | 2009-12-21 | 2011-06-22 | 意法半导体研发(深圳)有限公司 | 与温度无关的欠压检测器和有关方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257578A (ja) * | 2000-03-09 | 2001-09-21 | Nec Corp | ドライバ回路 |
| US6400193B1 (en) * | 2001-05-17 | 2002-06-04 | Advantest Corp. | High speed, high current and low power consumption output circuit |
| CN1287455C (zh) * | 2002-11-29 | 2006-11-29 | 株式会社东芝 | 半导体集成电路装置及使用它的电子卡 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2511399Y2 (ja) * | 1988-02-29 | 1996-09-25 | シャープ株式会社 | コンパレ―タ回路 |
| US5136183A (en) * | 1990-06-27 | 1992-08-04 | Advanced Micro Devices, Inc. | Integrated comparator circuit |
| JP3292310B2 (ja) | 1992-03-23 | 2002-06-17 | ソニー株式会社 | 広帯域増幅回路 |
| JPH05243861A (ja) | 1992-02-29 | 1993-09-21 | Sony Corp | 広帯域増幅回路 |
| JPH06177681A (ja) | 1992-12-01 | 1994-06-24 | Nippon Telegr & Teleph Corp <Ntt> | 高周波増幅装置 |
| JP3332657B2 (ja) | 1995-05-22 | 2002-10-07 | 株式会社日立製作所 | ミキサ回路 |
| DE19740108A1 (de) * | 1997-09-12 | 1999-03-18 | Alsthom Cge Alcatel | Schaltungsanordnung für eine digitale Schaltung in differentieller Logik |
-
1998
- 1998-11-05 JP JP10314228A patent/JP2000151304A/ja active Pending
-
1999
- 1999-11-04 US US09/433,252 patent/US6184728B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102103159A (zh) * | 2009-12-21 | 2011-06-22 | 意法半导体研发(深圳)有限公司 | 与温度无关的欠压检测器和有关方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6184728B1 (en) | 2001-02-06 |
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