JP3332657B2 - ミキサ回路 - Google Patents
ミキサ回路Info
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- JP3332657B2 JP3332657B2 JP12214995A JP12214995A JP3332657B2 JP 3332657 B2 JP3332657 B2 JP 3332657B2 JP 12214995 A JP12214995 A JP 12214995A JP 12214995 A JP12214995 A JP 12214995A JP 3332657 B2 JP3332657 B2 JP 3332657B2
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Description
【０００１】
【産業上の利用分野】本発明は高周波回路にかかり、集
積化に適した受信ミキサ回路を提供するものである。
積化に適した受信ミキサ回路を提供するものである。
【０００２】
【従来の技術】移動体通信の普及に伴い、高周波回路の
集積化が積極的に推進されている。高周波回路の１つと
して高周波信号を中間周波信号に変換するダウンコンバ
ータがある。ダウンコンバータには多くの回路形式があ
るが、このなかでも代表的なものの１つにデュアルゲー
トＦＥＴ（電界効果トランジスタ）を利用したシングル
ミキサがある。
集積化が積極的に推進されている。高周波回路の１つと
して高周波信号を中間周波信号に変換するダウンコンバ
ータがある。ダウンコンバータには多くの回路形式があ
るが、このなかでも代表的なものの１つにデュアルゲー
トＦＥＴ（電界効果トランジスタ）を利用したシングル
ミキサがある。
【０００３】この従来のデュアルゲートミキサを図２に
示す。デュアルゲートミキサは高周波（ＲＦ）信号入力
整合回路，局部発振（ＬＯ）信号入力整合回路，中間周
波数（ＩＦ）信号出力整合回路，デュアルゲートＦＥＴ
より構成される。デュアルゲートミキサの等価回路は２
つのＦＥＴのカスコード接続で表される。図２を用いて
デュアルゲートミキサの動作原理を説明する。下段のゲ
ートＧ１にＲＦ信号が入力される。入力端子とゲート端
子の間にはゲート電圧ＶｇをＶｇ＝ｖｇＡＣ＋ＶｇＤＣ
で与えたとすると、下段のＦＥＴのドレイン電流Ｉｄ
は、Ｉｄ＝gmvgAC＋ＩｄＤＣで与えられる。ここでｖｇ
ＡＣは交流ゲートバイアス電圧、ＶｇＤＣは直流ゲート
バイアス電圧、ｇｍはＦＥＴの小信号相互コンダクタン
ス、IdDCは直流バイアス電流とする。上段のゲートＧ２
にはＬＯ信号が印加される。ＬＯ信号は十分大きく、上
段のＦＥＴではオン状態とオフ状態の２状態が切り替わ
る動作が起こる。このスイッチング動作により周波数変
換が起こる。この時ドレイン電流は数１で表される。
示す。デュアルゲートミキサは高周波（ＲＦ）信号入力
整合回路，局部発振（ＬＯ）信号入力整合回路，中間周
波数（ＩＦ）信号出力整合回路，デュアルゲートＦＥＴ
より構成される。デュアルゲートミキサの等価回路は２
つのＦＥＴのカスコード接続で表される。図２を用いて
デュアルゲートミキサの動作原理を説明する。下段のゲ
ートＧ１にＲＦ信号が入力される。入力端子とゲート端
子の間にはゲート電圧ＶｇをＶｇ＝ｖｇＡＣ＋ＶｇＤＣ
で与えたとすると、下段のＦＥＴのドレイン電流Ｉｄ
は、Ｉｄ＝gmvgAC＋ＩｄＤＣで与えられる。ここでｖｇ
ＡＣは交流ゲートバイアス電圧、ＶｇＤＣは直流ゲート
バイアス電圧、ｇｍはＦＥＴの小信号相互コンダクタン
ス、IdDCは直流バイアス電流とする。上段のゲートＧ２
にはＬＯ信号が印加される。ＬＯ信号は十分大きく、上
段のＦＥＴではオン状態とオフ状態の２状態が切り替わ
る動作が起こる。このスイッチング動作により周波数変
換が起こる。この時ドレイン電流は数１で表される。
【０００４】
【数１】 Ｉｄ＝(ｇｍ／ｐｉ)ｖｇＡＣｓｉｎ２ｐｉ(ｆＲＦ−ｆＬＯ)ｔ ＋(ｇｍ／ｐｉ)ｖｇＡＣｓｉｎ２ｐｉ（ｆＲＦ＋ｆＬＯ）ｔ ＋ＩｄＤＣｓｉｎ２ｐｉ（ｆＬＯ）ｔ （数１） ここでｐｉは円周率を表すものとする。数１で示す電流
信号がＩＦ信号出力整合回路を介して出力される。第１
項はＩＦ信号であり目的とする出力である。第２項はイ
メージ信号、第３項はローカル信号であり取り除く必要
のある信号である。これらの信号が後段に伝わると、後
段のセカンドミキサなどの非線形回路でスプリアス信号
を発生させる。またミキサ回路自身の線形性の劣化の原
因にもなる。
信号がＩＦ信号出力整合回路を介して出力される。第１
項はＩＦ信号であり目的とする出力である。第２項はイ
メージ信号、第３項はローカル信号であり取り除く必要
のある信号である。これらの信号が後段に伝わると、後
段のセカンドミキサなどの非線形回路でスプリアス信号
を発生させる。またミキサ回路自身の線形性の劣化の原
因にもなる。
【０００５】劣化はドレイン電位が不要信号により変調
されることで引き起こされる。従来のデュアルゲートミ
キサは個別部品を組み合わせて構成されており、ＩＦ出
力回路には多くの回路形式が存在するが、基本的にはＩ
Ｆ周波数において整合を取り、イメージ，ローカル周波
数ではドレイン端子を接地するように設計されている。
一般にＲＦ周波数が高くなるに連れて、ローカル周波
数，イメージ信号周波数も高くなり、ドレイン端子を接
地インピーダンスにすることが困難になり、上記不要信
号が特性劣化を招く。
されることで引き起こされる。従来のデュアルゲートミ
キサは個別部品を組み合わせて構成されており、ＩＦ出
力回路には多くの回路形式が存在するが、基本的にはＩ
Ｆ周波数において整合を取り、イメージ，ローカル周波
数ではドレイン端子を接地するように設計されている。
一般にＲＦ周波数が高くなるに連れて、ローカル周波
数，イメージ信号周波数も高くなり、ドレイン端子を接
地インピーダンスにすることが困難になり、上記不要信
号が特性劣化を招く。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ＲＦ
周波数が高くなっても高性能なミキサ回路を実現するこ
とにある。
周波数が高くなっても高性能なミキサ回路を実現するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的はＩＦ出力端子
と接地端子の間に集積回路上で容量を接続し、ＩＦ端子
に混入するローカル信号などの不要信号を低減すること
で実現される。
と接地端子の間に集積回路上で容量を接続し、ＩＦ端子
に混入するローカル信号などの不要信号を低減すること
で実現される。
【０００８】
【作用】ＩＦ出力端子を集積回路上で容量を介して接地
することで、従来の個別部品で構成した場合に比べロー
カル周波数，イメージ周波数におけるＩＦ出力端子（ド
レイン）のインピーダンスを低くすることが出来る。
することで、従来の個別部品で構成した場合に比べロー
カル周波数，イメージ周波数におけるＩＦ出力端子（ド
レイン）のインピーダンスを低くすることが出来る。
【０００９】図３を用いて詳細を説明する。図３は個別
部品を用いた場合のＩＦ整合回路の詳細等価回路であ
る。図中の太線で囲まれた部分が集積回路であり、Ｌｐ
は実装に伴う寄生インダクタを示す。ドレイン出力に直
列に挿入される寄生インダクタの影響によりドレイン端
子のインピーダンスを十分に低減することが困難になっ
ている。容量を集積化し集積回路内の接地端子に接続す
ることにより、これらの寄生インダクタを大幅に低減す
ることが出来、不要な信号を除去することが容易にな
る。
部品を用いた場合のＩＦ整合回路の詳細等価回路であ
る。図中の太線で囲まれた部分が集積回路であり、Ｌｐ
は実装に伴う寄生インダクタを示す。ドレイン出力に直
列に挿入される寄生インダクタの影響によりドレイン端
子のインピーダンスを十分に低減することが困難になっ
ている。容量を集積化し集積回路内の接地端子に接続す
ることにより、これらの寄生インダクタを大幅に低減す
ることが出来、不要な信号を除去することが容易にな
る。
【００１０】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。前記作用の項でも述べたように容量を集積化するこ
とで寄生インダクタの低減を図り、不要信号を効率良く
除去することが本発明の要点である。図１では太線で囲
まれた部分が集積回路であり、Ｌｐは実装に伴う寄生イ
ンダクタを示す。本実施例では容量Ｃ２を集積回路上の
接地端子と、ドレイン出力端子の間に挿入することでド
レインの高周波におけるインピーダンスの低減を実現し
ている。
る。前記作用の項でも述べたように容量を集積化するこ
とで寄生インダクタの低減を図り、不要信号を効率良く
除去することが本発明の要点である。図１では太線で囲
まれた部分が集積回路であり、Ｌｐは実装に伴う寄生イ
ンダクタを示す。本実施例では容量Ｃ２を集積回路上の
接地端子と、ドレイン出力端子の間に挿入することでド
レインの高周波におけるインピーダンスの低減を実現し
ている。
【００１１】集積回路上の接地端子はリードフレームの
利用，複数のボンディングワイアの使用などの対策によ
り容易にインピーダンスを下げることができる。図１に
おいては１例として複数のボンディングワイアを使用し
た図面になっているが、本実施例はこれに限るものでは
ない。
利用，複数のボンディングワイアの使用などの対策によ
り容易にインピーダンスを下げることができる。図１に
おいては１例として複数のボンディングワイアを使用し
た図面になっているが、本実施例はこれに限るものでは
ない。
【００１２】本実施例により従来の個別部品で構成して
いたミキサ回路に比べ、容量(Ｃ２)に対して直列に挿入
される寄生インダクタの影響を軽減し、線形性を改善し
たミキサ回路を実現できる。本実施例ではＲＦ信号，ロ
ーカル信号用の整合回路も集積化しているが、これらの
整合回路が外部で構成される場合も有り得る。
いたミキサ回路に比べ、容量(Ｃ２)に対して直列に挿入
される寄生インダクタの影響を軽減し、線形性を改善し
たミキサ回路を実現できる。本実施例ではＲＦ信号，ロ
ーカル信号用の整合回路も集積化しているが、これらの
整合回路が外部で構成される場合も有り得る。
【００１３】本発明の第２の実施例を図４を用いて説明
する。本実施例ではデュアルゲートミキサのソース端子
とドレイン端子間に容量を挿入したものである。ソース
端子にはセルフバイアス用抵抗が接続されており、ＤＣ
バイアスレベルを決定している。高周波的にはバイパス
容量Ｃ１にて接地されており低インピーダンス状態にあ
る。このためソース端子を接地端子と見なし、ドレイン
端子の不要高周波信号をソース端子を介して接地電位に
短絡した。この場合も寄生インダクタＬｐの影響は受け
るが、ソースから回り込む不要信号と、ドレインより出
力される不要信号が逆相であることからＬｐのインピー
ダンスは見かけ上小さくなり、改善効果がある。本実施
例においても容量(Ｃ２)に対して直列に挿入される寄生
インダクタの影響を軽減し、線形性を改善したミキサ回
路を実現できる。
する。本実施例ではデュアルゲートミキサのソース端子
とドレイン端子間に容量を挿入したものである。ソース
端子にはセルフバイアス用抵抗が接続されており、ＤＣ
バイアスレベルを決定している。高周波的にはバイパス
容量Ｃ１にて接地されており低インピーダンス状態にあ
る。このためソース端子を接地端子と見なし、ドレイン
端子の不要高周波信号をソース端子を介して接地電位に
短絡した。この場合も寄生インダクタＬｐの影響は受け
るが、ソースから回り込む不要信号と、ドレインより出
力される不要信号が逆相であることからＬｐのインピー
ダンスは見かけ上小さくなり、改善効果がある。本実施
例においても容量(Ｃ２)に対して直列に挿入される寄生
インダクタの影響を軽減し、線形性を改善したミキサ回
路を実現できる。
【００１４】本発明の第３の実施例を図５に示す。本実
施例はミキサ回路をデュアルゲートミキサに限らず、一
般的なミキサ回路に拡張したものである。第１の実施例
でも述べたが、集積回路上の接地端子は他の信号入出力
端子に比較して、ボンディングワイア本数を増やすなど
して容易に寄生効果を低減できる。集積回路上のＩＦ出
力端子と、集積回路上の接地端子の間に容量を接続する
ことで容易に不要なローカル信号，イメージ信号の低減
を図ることができる。なお図５では容量を接地端子に接
続しているが、ミキサの電源端子を利用することも可能
である。
施例はミキサ回路をデュアルゲートミキサに限らず、一
般的なミキサ回路に拡張したものである。第１の実施例
でも述べたが、集積回路上の接地端子は他の信号入出力
端子に比較して、ボンディングワイア本数を増やすなど
して容易に寄生効果を低減できる。集積回路上のＩＦ出
力端子と、集積回路上の接地端子の間に容量を接続する
ことで容易に不要なローカル信号，イメージ信号の低減
を図ることができる。なお図５では容量を接地端子に接
続しているが、ミキサの電源端子を利用することも可能
である。
【００１５】本発明の第４の実施例を図６に示す。本実
施例は第３の実施例のミキサとして具体的にギルバート
形ミキサを適用したものである。接地端子に付随する寄
生インダクタＬｐｇがＩＦ出力端子に付随するＬｐに比
べ容易に低減できることを利用している。
施例は第３の実施例のミキサとして具体的にギルバート
形ミキサを適用したものである。接地端子に付随する寄
生インダクタＬｐｇがＩＦ出力端子に付随するＬｐに比
べ容易に低減できることを利用している。
【００１６】本発明の第５の実施例を図７に示す。本実
施例は第３の実施例のミキサとして具体的にギルバート
形ミキサを適用し、容量を集積回路上のＩＦ出力と集積
回路上の電源端子間に挿入したものである。電源端子に
付随する寄生インダクタLpdがＩＦ出力端子に付随する
Ｌｐに比べ容易に低減できることを利用している。
施例は第３の実施例のミキサとして具体的にギルバート
形ミキサを適用し、容量を集積回路上のＩＦ出力と集積
回路上の電源端子間に挿入したものである。電源端子に
付随する寄生インダクタLpdがＩＦ出力端子に付随する
Ｌｐに比べ容易に低減できることを利用している。
【００１７】本発明の第６の実施例を図８に示す。本実
施例では寄生インダクタンスとローカル周波数で共振す
る集積化容量を接続し、寄生インダクタンスを利用して
ＩＦ出力におけるローカル信号を抑圧している。通常ダ
ウンコンバータに使用されるミキサのＩＦ出力端子にお
ける最大の不要信号はローカル信号であり、本実施例で
は特にローカル信号の除去特性を強化している。勿論共
振周波数の変更によりイメージ信号の除去も可能である
し、図中の点線で示すような複数の共振器を適用するこ
とも可能である。
施例では寄生インダクタンスとローカル周波数で共振す
る集積化容量を接続し、寄生インダクタンスを利用して
ＩＦ出力におけるローカル信号を抑圧している。通常ダ
ウンコンバータに使用されるミキサのＩＦ出力端子にお
ける最大の不要信号はローカル信号であり、本実施例で
は特にローカル信号の除去特性を強化している。勿論共
振周波数の変更によりイメージ信号の除去も可能である
し、図中の点線で示すような複数の共振器を適用するこ
とも可能である。
【００１８】本発明の第７の実施例を図９に示す。本実
施例は第６の実施例の寄生インダクタを集積回路上のス
パイラルインダクタに置換したものであり、第６の実施
例に比べピン数の削減効果がある。
施例は第６の実施例の寄生インダクタを集積回路上のス
パイラルインダクタに置換したものであり、第６の実施
例に比べピン数の削減効果がある。
【００１９】
【発明の効果】以上各実施例で示したように本発明によ
りＩＦ出力部の不要信号を除去し、スプリアスの少な
い、線形性に優れたミキサ回路を実現できる。
りＩＦ出力部の不要信号を除去し、スプリアスの少な
い、線形性に優れたミキサ回路を実現できる。
【図１】本発明の第１の実施例を示す回路ブロック図。
【図２】従来のデュアルゲートミキサを示す回路ブロッ
ク図。
ク図。
【図３】ＩＦ整合回路の詳細等価回路図。
【図４】本発明の第２の実施例を示す回路ブロック図。
【図５】本発明の第３の実施例を示す回路ブロック図。
【図６】本発明の第４の実施例を示す回路ブロック図。
【図７】本発明の第５の実施例を示す回路ブロック図。
【図８】本発明の第６の実施例を示す回路ブロック図。
【図９】本発明の第７の実施例を示す回路ブロック図。
Ｌｐ，Ｌｐｇ，Ｌｐｄ…寄生インダクタ、Ｓ…ソース、
Ｄ…ドレイン、Ｇ１，Ｇ２…ゲート、Ｃ１，Ｃ２…容
量。
Ｄ…ドレイン、Ｇ１，Ｇ２…ゲート、Ｃ１，Ｃ２…容
量。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−310662（ＪＰ，Ａ) 特開 平６−90117（ＪＰ，Ａ) 特開 平３−29506（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03D 7/00 H03D 7/12 H03D 7/14
Claims (4)
- 【請求項１】 ソース電極、ドレイン電極、および、ゲー
ト電極を有する電界効果トランジスタを内蔵する集積回
路を有するミキサ回路であって、 ソース電極に接続される第１の接続点を、高周波接地に
用い、 ドレイン電極に接続される第２の接続点を、中間周波信
号出力に用い、 上記ゲート電極に接続される第３の接続点を、高周波信
号入力に用い、 上記第１の接続点と第２の接続点の間の上記集積回路中
に、容量を形成してなるミキサ回路。 - 【請求項２】上記第１の接続点が、直流接地端子である
請求項１記載のミキサ回路。 - 【請求項３】上記電界効果トランジスタとして、第１及
び第２のゲート電極を有するデュアルゲート電解効果ト
ランジスタ、もしくは、カスコード接続の複数のトラン
ジスタを用いる請求項１または２記載のミキサ回路。 - 【請求項４】上記第１の接続点は、抵抗を介して上記ソ
ース電極に接続されてなる請求項１〜３のうちのいずれ
かに記載のミキサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12214995A JP3332657B2 (ja) | 1995-05-22 | 1995-05-22 | ミキサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12214995A JP3332657B2 (ja) | 1995-05-22 | 1995-05-22 | ミキサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316737A JPH08316737A (ja) | 1996-11-29 |
| JP3332657B2 true JP3332657B2 (ja) | 2002-10-07 |
Family
ID=14828825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12214995A Expired - Fee Related JP3332657B2 (ja) | 1995-05-22 | 1995-05-22 | ミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332657B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000151304A (ja) | 1998-11-05 | 2000-05-30 | Nec Corp | 出力回路 |
| JP4138758B2 (ja) | 2004-07-23 | 2008-08-27 | シャープ株式会社 | 無線受信装置、無線通信システムおよび電子機器 |
| JP4799590B2 (ja) * | 2007-10-23 | 2011-10-26 | 株式会社東芝 | ミキサ回路 |
-
1995
- 1995-05-22 JP JP12214995A patent/JP3332657B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08316737A (ja) | 1996-11-29 |
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