JP3068000B2 - フロントエンド回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フロントエンド回
路に関しており、高周波受信回路、特に低消費電力、高
性能の通信器用高周波受信回路に用いるフロントエンド
回路に関する。

【０００２】

【従来の技術】近年、移動体通信機器の小型化が急速に
進展している。このような小型化を実現するためには部
品自体の小型化もさることながら、機器の消費電流を低
減することが極めて効果的である。これは、移動体通信
用端末機の容積の中で比較的大きな比率を占める電池の
体積を低減することにより、機器自体の小型化が可能に
なるためである。

【０００３】以下、従来技術によるフロントエンド回路
（例えば特開平２−１６８７３３号公報に記載されてい
る）について説明する。図１３は、従来技術によるフロ
ントエンド回路の回路図である。電界効果トランジスタ
（以下、ＦＥＴという）としては、ショットキーゲート
型ＦＥＴが用いられており、８００ＭＨｚ帯高周波信号
が入力される。図１３において、１１６０は局部発振信
号増幅器（以下、ＬＯ増幅器という）、１１６１は高周
波信号増幅器（以下、ＲＦ増幅器という）、１１６２は
周波数変換器（以下、ミキサという）であり、１７０１
〜１７０３は、１１６０〜１１６２の回路を構成するデ
ュアルゲートＦＥＴである。１１７０および１１７１は
入力整合回路、１１７２は出力整合回路、１１３０およ
び１１３１は段間共振回路用インダクタである。１７１
０は、半導体基板上に集積化された範囲を示す。使用周
波数は、ＬＯ信号が７９０ＭＨｚ、ＲＦ信号が８８０Ｍ
Ｈｚ、ＩＦ信号が９０ＭＨｚである。以上のように構成
された高周波受信フロントエンドＩＣ回路について、以
下その動作を説明する。

【０００４】ＬＯ増幅器１１６０およびＲＦ増幅器１１
６１は、それぞれ入力整合回路１１７０および１１７１
によりそれぞれの周波数において特性インピーダンスに
整合されている。ＬＯ増幅器の出力信号はキャパシタ１
１２３を経てミキサ１１６２を構成するデュアルゲート
ＦＥＴ１７０３の第２ゲートに入力される。ＬＯ増幅器
１１６０のドレインノードにはインダクタ１１３０が接
続されており、インダクタ１１３０と、デュアルゲート
ＦＥＴ１７０１の出力容量成分と、デュアルゲートＦＥ
Ｔ１７０３の第２ゲートの入力容量成分により、第１の
並列共振回路が形成されている。インダクタ１１３０の
値を調節して、前記第１の並列共振回路の共振周波数を
ＬＯ信号の周波数に合わせることによりＬＯ増幅器１１
６０の利得を最大化し、低消費電流で高い利得を得るこ
とができる。

【０００５】同様にしてＲＦ増幅器の出力信号はキャパ
シタ１１２４を経てミキサ１１６２を構成するデュアル
ゲートＦＥＴ１７０３の第１ゲートに入力される。ＲＦ
増幅器１１６１のドレインノードにはインダクタ１１３
１が接続されており、インダクタ１１３１と、デュアル
ゲートＦＥＴ１７０２の出力容量成分と、デュアルゲー
トＦＥＴ１７０３の第１ゲートの入力容量成分により、
第２の並列共振回路が形成されている。インダクタ１１
３１の値を調節して、前記第２の並列共振回路の共振周
波数をＲＦ信号の周波数に合わせることによりＲＦ増幅
器１１６１の利得を最大化し、低消費電流で高い利得を
得ると同時に、妨害波であるイメージ信号周波数を抑圧
する作用も有している。ミキサ１１６２に入力されたＬ
Ｏ信号とＲＦ信号は、デュアルゲートＦＥＴ１７０３に
おいて周波数変換され、ＬＯ信号周波数とＲＦ信号周波
数の差の周波数成分を有するＩＦ信号を生じる。ミキサ
のドレインノードには出力整合回路１１７２が接続され
ており、ＩＦ周波数におけるミキサ出力を最大化してい
る。この回路のバイアス条件は、電源電圧３．０Ｖ、消
費電流５．０ｍＡであり、消費電力は１５ｍＷである。
電流の内訳は、ＬＯ増幅器が１．０ｍＡ、ＲＦ増幅器が
１．５ｍＡ、ミキサが２．５ｍＡである。

【０００６】

【発明が解決しようとする課題】しかしながら上記従来
の回路構成においては、ＬＯ増幅器、ＲＦ増幅器および
ミキサの各回路ブロックの消費電流をさらに低減するこ
とは、性能の劣化を招くため困難であり、さらなる低消
費電力化が困難であった。

【０００７】本発明は上記課題を解決するためになされ
たものであり、その目的は、低消費電力化を可能とする
フロントエンド回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明によるフロントエ
ンド回路は、第１入力信号および第２入力信号を受け取
り、該第１入力信号の周波数および該第２入力信号の周
波数の差の周波数をもつ出力信号を出力するフロントエ
ンド回路であって、入力端子、電源端子および仮想グラ
ウンドを有する第１増幅器と、入力端子、電源端子およ
び仮想グラウンドを有する第２増幅器と、第１および第
２入力端子、電源端子および仮想グラウンドを有するミ
キサとを備えており、該ミキサの該仮想グラウンドは、
該第１増幅器の該電源端子に直流的に結合され、該第１
増幅器の該仮想グラウンドは、該第２増幅器の該電源端
子に直流的に結合され、該第１増幅器の該電源端子およ
び該第２増幅器の該電源端子は、それぞれ該ミキサの該
第１および該第２入力端子に交流的に結合されており、
該第１増幅器の該入力端子および該第２増幅器の該入力
端子は、それぞれ該第１および該第２入力信号を受け取
り、該ミキサの該電源端子とグラウンドとに電源電圧が
供給され、そのことにより上記目的が達成される。

【０００９】ある実施例では、前記ミキサの前記仮想グ
ラウンドは、前記第１増幅器の前記電源端子に第１イン
ダクタを介して接続され、該第１増幅器の前記仮想グラ
ウンドは、前記第２増幅器の前記電源端子に第２インダ
クタを介して接続され、該第１増幅器の該電源端子は、
該ミキサの前記第１入力端子に第１キャパシタを介して
接続され、該第２増幅器の該電源端子は、該ミキサの前
記第２入力端子に第２キャパシタを介して接続されてい
る。

【００１０】ある実施例では、前記第１増幅器は、直列
接続された第１電界効果トランジスタおよび第２電界効
果トランジスタを有しており、該第１電界効果トランジ
スタのピンチオフ電圧の絶対値は、該第２電界効果トラ
ンジスタのピンチオフ電圧の絶対値よりも小さく、該第
１電界効果トランジスタのゲートは前記第１入力信号を
受け取り、前記第２増幅器は、直列接続された第３電界
効果トランジスタおよび第４電界効果トランジスタを有
しており、該第３電界効果トランジスタのピンチオフ電
圧の絶対値は、該第４電界効果トランジスタのピンチオ
フ電圧の絶対値よりも小さく、該第３電界効果トランジ
スタのゲートは前記第２入力信号を受け取る。

【００１１】ある実施例では、前記ミキサは、直列接続
された第５電界効果トランジスタおよび第６電界効果ト
ランジスタを有しており、該第５電界効果トランジスタ
のゲートおよび該第６電界効果トランジスタのゲート
は、それぞれ該ミキサの前記第１入力端子および前記第
２入力端子である。

【００１２】ある実施例では、前記ミキサは、直列接続
された第５電界効果トランジスタおよび第６電界効果ト
ランジスタを有しており、該第５電界効果トランジスタ
のゲートおよびソースは、それぞれ該ミキサの前記第１
入力端子および前記第２入力端子である。

【００１３】ある実施例では、前記第１入力信号の周波
数をｆ１、前記第１インダクタのインダクタンスをＬ
１、前記第２電界効果トランジスタのゲート−ドレイン
間容量をＣ２、前記第６電界効果トランジスタのゲート
−ソース間容量をＣ６とするとき、ｆ１＝１／（２π√
（Ｌ１（Ｃ２＋Ｃ６）））が満たされる。

【００１４】ある実施例では、前記第１増幅器、前記第
２増幅器および前記ミキサは、半導体基板上に集積され
て形成されている。

【００１５】本発明によるフロントエンド回路は、第１
入力信号および第２入力信号を受け取り、該第１入力信
号の周波数および該第２入力信号の周波数の差の周波数
をもつ出力信号を出力するフロントエンド回路であっ
て、入力端子、電源端子およびグラウンドを有する第１
増幅器と、入力端子、電源端子およびグラウンドを有す
る第２増幅器と、第１および第２入力端子、電源端子お
よび仮想グラウンドを有するミキサとを備えており、該
ミキサの該仮想グラウンドは、該第１および該第２増幅
器の該電源端子に直流的に結合され、該第１増幅器の該
電源端子および該第２増幅器の該電源端子は、それぞれ
該ミキサの該第１および該第２入力端子に交流的に結合
されており、該第１増幅器の該入力端子および該第２増
幅器の該入力端子は、それぞれ該第１および該第２入力
信号を受け取り、該ミキサの該電源端子とグラウンドと
に電源電圧が供給され、そのことにより上記目的が達成
される。

【００１６】ある実施例では、前記ミキサの前記仮想グ
ラウンドは、前記第１増幅器の前記電源端子および前記
第２増幅器の前記電源端子にそれぞれ第１および第２イ
ンダクタを介して接続され、該第１増幅器の該電源端子
および該第２増幅器の該電源端子は、それぞれ該ミキサ
の前記第１および前記第２入力端子にキャパシタを介し
て接続されている。

【００１７】ある実施例では、前記第１増幅器は、直列
接続された第１電界効果トランジスタおよび第２電界効
果トランジスタを有しており、該第１電界効果トランジ
スタのピンチオフ電圧の絶対値は、該第２電界効果トラ
ンジスタのピンチオフ電圧の絶対値よりも小さく、該第
１電界効果トランジスタのゲートは前記第１入力信号を
受け取り、前記第２増幅器は、直列接続された第３電界
効果トランジスタおよび第４電界効果トランジスタを有
しており、該第３電界効果トランジスタのピンチオフ電
圧の絶対値は、該第４電界効果トランジスタのピンチオ
フ電圧の絶対値よりも小さく、該第３電界効果トランジ
スタのゲートは前記第２入力信号を受け取る。

【００１８】ある実施例では、前記ミキサは、直列接続
された第５電界効果トランジスタおよび第６電界効果ト
ランジスタを有しており、該第５電界効果トランジスタ
のゲートおよび該第６電界効果トランジスタのゲート
は、それぞれ該ミキサの前記第１入力端子および前記第
２入力端子である。

【００１９】ある実施例では、前記ミキサは、直列接続
された第５電界効果トランジスタおよび第６電界効果ト
ランジスタを有しており、該第５電界効果トランジスタ
のゲートおよびソースは、それぞれ該ミキサの前記第１
入力端子および前記第２入力端子である。

【００２０】ある実施例では、前記第１入力信号の周波
数をｆ１、前記第１インダクタのインダクタンスをＬ
１、前記第２電界効果トランジスタのゲート−ドレイン
間容量をＣ２、前記第６電界効果トランジスタのゲート
−ソース間容量をＣ６とするとき、ｆ１＝１／（２π√
（Ｌ１（Ｃ２＋Ｃ６）））が満たされる。

【００２１】ある実施例では、前記第１増幅器、前記第
２増幅器および前記ミキサは、半導体基板上に集積され
て形成されている。

【００２２】本発明によるフロントエンド回路は、第１
入力信号および第２入力信号を受け取り、該第１入力信
号の周波数および該第２入力信号の周波数の差の周波数
をもつ出力信号を出力するフロントエンド回路であっ
て、入力端子、電源端子および仮想グラウンドを有する
第１増幅器と、入力端子、電源端子および仮想グラウン
ドを有する第２増幅器と、第１および第２入力端子、電
源端子および仮想グラウンドを有するミキサとを備えて
おり、該第１増幅器の該電源端子および該第２増幅器の
該電源端子は、それぞれ該ミキサの該第１および該第２
入力端子に交流的に結合されており、該第１増幅器の該
入力端子および該第２増幅器の該入力端子は、それぞれ
該第１および該第２入力信号を受け取り、該第１増幅
器、該第２増幅器および該ミキサは、該第１増幅器、該
第２増幅器および該ミキサの該電源端子に流れる電流が
同じになるように直列に接続されており、そのことによ
り上記目的が達成される。

【００２３】本発明によるフロントエンド回路は、第１
入力信号および第２入力信号を受け取り、該第１入力信
号の周波数および該第２入力信号の周波数の差の周波数
をもつ出力信号を出力するフロントエンド回路であっ
て、入力端子、電源端子および仮想グラウンドを有する
第１増幅器と、入力端子、電源端子および仮想グラウン
ドを有する第２増幅器と、第１および第２入力端子、電
源端子および仮想グラウンドを有するミキサとを備えて
おり、該第１増幅器の該電源端子および該第２増幅器の
該電源端子は、それぞれ該ミキサの該第１および該第２
入力端子に交流的に結合されており、該第１増幅器の該
入力端子および該第２増幅器の該入力端子は、それぞれ
該第１および該第２入力信号を受け取り、該第１増幅
器、該第２増幅器および該ミキサは、該第１増幅器の該
電源端子に流れる電流および該第２増幅器の該電源端子
に流れる電流の和が、該ミキサの該電源端子に流れる電
流に等しくなるように、接続されており、そのことによ
り上記目的が達成される。

【００２４】

【発明の実施の形態】以下、本発明によるフロントエン
ド回路を図面を参照しながら説明する。同じ参照符号
は、同じ構成要素を表す。

【００２５】（実施例１）図１は、本発明によるフロン
トエンド回路の第１の実施例の回路図である。第１の実
施例のフロントエンド回路１０００のうち、破線で囲ま
れた部分１００はＧａＡｓ基板上に集積化されている。

【００２６】ＬＯ（局部発振器）信号は、ノード１５０
に与えられ、入力整合回路１７０を介してフロントエン
ド回路１０００のノード１４４に与えられる。ＬＯ信号
の周波数は、ほぼ７９０ＭＨｚである。入力整合回路１
７０は、インダクタ１３２および１３３を有しており、
ＬＯ信号の周波数におけるノード１５０での入力インピ
ーダンスを整合する。

【００２７】ＲＦ（高周波）信号は、ノード１５１に与
えられ、入力整合回路１７１を介してフロントエンド回
路１００のノード１４５に与えられる。ＲＦ信号の周波
数は、ほぼ８８０ＭＨｚである。入力整合回路１７１
は、インダクタ１３４および１３５を有しており、ＲＦ
信号の周波数におけるノード１５１での入力インピーダ
ンスを整合する。

【００２８】フロントエンド回路１０００は、ノード１
５０に入力されたＬＯ信号とノード１５１に入力された
ＲＦ信号とを混合することによって、ＩＦ（中間周波）
信号をノード１４６に出力する。ＩＦ信号の周波数は、
ほぼ９０ＭＨｚである。ノード１４６に出力されたＩＦ
信号は、出力整合回路１７２を介してノード１５３に出
力される。出力整合回路１７２は、インダクタ１３６お
よび１３７とキャパシタ１２９とを有する。インダクタ
１３７およびキャパシタ１２９は、ＩＦ信号の周波数に
おけるノード１５３での出力インピーダンスを整合する
ことによって、出力されるＩＦ信号の電圧レベルを最大
化する。

【００２９】グラウンド１８０に対して＋３．０Ｖの電
源電圧は、ノード１５２およびグラウンド１８０に供給
される。出力整合回路１７２は、ノード１５２に供給さ
れた直流電圧をフロントエンド回路１０００のノード１
４６に与える。インダクタ１３６は、ＩＦ信号が電源に
漏れないようにアイソレーションをする。なお以下では
グラウンド１８０を参照するときは、単にグラウンドと
する。

【００３０】フロントエンド回路１０００は、ＬＯ増幅
器１６０、ＲＦ増幅器１６１およびミキサ１６２を備え
ている。ＬＯ増幅器１６０は、キャパシタ１２７を介し
てＬＯ信号を受け取り、増幅したのちキャパシタ１２５
を介してミキサ１６２に出力する。ＲＦ増幅器１６１
は、キャパシタ１２８を介してＲＦ信号を受け取り、増
幅したのちキャパシタ１２６を介してミキサ１６２に出
力する。ミキサ１６２は、それぞれＬＯ増幅器１６０お
よびＲＦ増幅器１６１から出力されたＬＯ信号およびＲ
Ｆ信号を混合することによって、ＬＯ信号の周波数とＲ
Ｆ信号の周波数との差の周波数をもつＩＦ信号を発生
し、ノード１４６に出力する。

【００３１】ノード１４６に供給された直流電圧によっ
て、電流（すなわちフロントエンド回路１０００の消費
電流）は、ミキサ１６２、インダクタ１３０、ＬＯ増幅
器１６０、インダクタ１３１およびＲＦ増幅器１６１を
この順に通り、グラウンドに至る。インダクタ１３０お
よび１３１は、段間整合用のインダクタである。インダ
クタ１３０および１３１のインダクタンスは、好ましく
は１０ｎＨ〜２０ｎＨの範囲にある。インダクタンス１
３０は、ミキサ１６２およびＬＯ増幅器１６０をＤＣ的
に結合する。同様にインダクタンス１３１は、ＬＯ増幅
器１６０およびＲＦ増幅器１６１をＤＣ的に結合する。

【００３２】ＬＯ増幅器１６０において、ノード１４１
とグラウンドとの間には、ＦＥＴ１０１および１０２、
抵抗１１０およびキャパシタ１２１が直列に接続されて
いる。ＦＥＴ１０２のソースは、ＦＥＴ１０１のドレイ
ンに接続され、ＦＥＴ１０２のゲートは、ＦＥＴ１０１
のソースに接続されている。キャパシタ１２７を介して
受け取られたＬＯ信号は、ＦＥＴ１０１のゲートに入力
される。ＦＥＴ１０１のソースは、キャパシタ１２０に
よってグラウンドに接続されている。ＦＥＴ１０１のゲ
ートは、抵抗１１３によって、抵抗１１０およびキャパ
シタ１２１が接続されているノードに接続されている。

【００３３】ＬＯ増幅器１６０は、その動作のために必
要な電力をノード１４１において受け取る。ノード１４
１は、ＬＯ増幅器１６０の出力端子としても機能する。
ノード１４２は、キャパシタ１２１によってグラウンド
に接続されている。したがってノード１４２は、ＡＣ的
にグラウンドされている（つまり、グラウンドにＡＣ的
に結合されている）。言い換えれば、ＡＣ信号（ここで
は周波数がほぼ数Ｈｚ以上の信号）については、ノード
１４２は、グラウンドされており、ＤＣ信号（ここでは
周波数がほぼ数Ｈｚ以下の信号）については、グラウン
ドから浮いている。ノード１４１のようなノードを本明
細書においては、「電源端子」とよぶことにする。ノー
ド１４２のようなノードを本明細書においては、「仮想
グラウンド」とよぶことにする。

【００３４】ＲＦ増幅器１６１において、ノード１４３
とグラウンドとの間には、ＦＥＴ１０３および１０４、
抵抗１１１が直列に接続されている。ＦＥＴ１０４のソ
ースは、ＦＥＴ１０３のドレインに接続され、ＦＥＴ１
０４のゲートは、ＦＥＴ１０３のソースに接続されてい
る。キャパシタ１２８を介して受け取られたＲＦ信号
は、ＦＥＴ１０３のゲートに入力される。ＦＥＴ１０３
のソースは、キャパシタ１２２によってグラウンドに接
続されている。ＦＥＴ１０３のゲートは、抵抗１１４に
よってグラウンドに接続されている。

【００３５】ＲＦ増幅器１６１は、その動作のために必
要な電力をノード１４３において受け取る。ノード１４
３は、ＲＦ増幅器１６１の出力端子としても機能する。
ＲＦ増幅器１６１においては、ノード１４３が電源端子
であり、ＦＥＴ１０３のソースが仮想グラウンドであ
る。

【００３６】ミキサ１６２において、ノード１４６とグ
ラウンドとの間には、ＦＥＴ１０５および１０６、抵抗
１１２およびキャパシタ１２４が直列に接続されてい
る。ＦＥＴ１０６のソースは、ＦＥＴ１０５のドレイン
に接続されている。ＦＥＴ１０５のゲートは、キャパシ
タ１２５を介してノード１４１に接続され、ＬＯ信号を
受け取る。ＦＥＴ１０６のゲートは、キャパシタ１２６
を介してノード１４３に接続され、ＲＦ信号を受け取
る。ＦＥＴ１０５のソースは、キャパシタ１２３によっ
てグラウンドに接続されている。ＦＥＴ１０５および１
０６のゲートは、それぞれ抵抗１１５および１１６によ
って、抵抗１１２およびキャパシタ１２４が接続されて
いるノードに接続されている。

【００３７】ミキサ１６２のＦＥＴ１０５および１０６
は、ＬＯ信号およびＲＦ信号を混合し、周波数変換され
た信号をＩＦ信号としてノード１４６に出力する。ミキ
サ１６２は、その動作のために必要な電力を、ミキサ１
６２の電源端子であるノード１４６において受け取る。
ノード１４６は、ミキサ１６２の出力端子としても機能
する。ノード１４０は、キャパシタ１２４によってグラ
ウンドに接続されている。したがってミキサ１６２にお
いて、ノード１４０は仮想グラウンドである。

【００３８】高周波信号バイパス用のキャパシタ１２
１、１２２および１２４は、半導体基板上に半導体プロ
セスを用いて形成されたＭＩＭ（Metal-Insulator-Meta
l）構造として実現される。絶縁体としては、高い誘電
率をもつ薄膜が用いられる。第１の実施例においてキャ
パシタ１２１、１２２および１２４の容量は、好ましく
は１００ｐＦ〜１０００ｐＦの範囲にある。

【００３９】第１の実施例のフロントエンド回路１００
０の消費電流は、電源が接続されるノード１５２、ノー
ド１４６、ミキサ１６２、インダクタ１３０、ＬＯ増幅
器１６０、インダクタ１３１、ＲＦ増幅器１６１および
グラウンドを、この順に流れる。その結果、ミキサ１６
２、ＬＯ増幅器１６０およびＲＦ増幅器１６１の消費電
流は、共通に用いられる。ミキサ１６２、ＬＯ増幅器１
６０およびＲＦ増幅器１６１は、それぞれキャパシタ１
２１、１２２および１２４によって高周波的に分離され
ており、独立した高周波動作をおこなうことができる。
ノード１５２に供給される電源電圧３．０Ｖは、ミキサ
１６２、ＬＯ増幅器１６０およびＲＦ増幅器１６１に均
等に分圧されるように、バイアス抵抗１１０〜１１２の
値が設定される。

【００４０】具体的には、フロントエンド回路１０００
の消費電流は、１．８ｍＡであり、ミキサ１６２、ＬＯ
増幅器１６０およびＲＦ増幅器１６１には、それぞれ
１．０Ｖの電圧が印加される。その結果、フロントエン
ド回路１０００の消費電力は、５．４ｍＷである。フロ
ントエンド回路１０００の消費電流および消費電力は、
いずれも従来技術によるフロントエンド回路の約１／３
である。

【００４１】以下に第１の実施例のフロントエンド回路
１０００の動作を、ＬＯ増幅器１６０、ＲＦ増幅器１６
１およびミキサ１６２の各部分について、詳細に説明す
る。

【００４２】まずＬＯ増幅器１６０の動作について説明
する。ＦＥＴ１０１は、入力されたＬＯ信号を増幅す
る。ＦＥＴ１０２は、ミキサ１６２およびＬＯ増幅器１
６０のアイソレーションをおこなう。具体的には、ＦＥ
Ｔ１０２のドレインにあらわれた不要な信号は、ＦＥＴ
１０２のゲートおよびキャパシタ１２０を介してグラウ
ンドにバイパスされる。その結果、不要な信号が、ＦＥ
Ｔ１０１のゲートへ混入することが防止される。

【００４３】ＦＥＴ１０１の主な目的はＬＯ信号の増幅
であるため、高い「Ｋ値」と十分なドレイン−ソース間
電圧とが要求される。ここで「Ｋ値」とは、ＦＥＴの相
互コンダクタンスｇｍ（ドレイン電流をＩＤ、ゲート−
ソース間電圧をＶＧＳとすると、ｇｍ＝∂ＩＤ／∂ＶＧ
Ｓ）を、ゲート−ソース間電圧ＶＧＳで偏微分したもの
であり、Ｋ＝∂²ＩＤ／∂ＶＧＳ²である。

【００４４】いっぽう、ＦＥＴ１０２の目的はアイソレ
ーションであるため、低いオン抵抗が要求される。これ
は、ＦＥＴ１０２のオン抵抗値が大きければ、ＦＥＴ１
０１の利得が低減されるからである。ここで「オン抵
抗」とは、ゲートに正電圧を印加することによってＦＥ
Ｔがオン状態であるときのドレイン−ソース間のチャネ
ル抵抗である。

【００４５】フロントエンド回路１０００においては、
ＦＥＴ１０１のピンチオフ電圧は、−０．２Ｖであり、
ＦＥＴ１０２のピンチオフ電圧は、−０．８Ｖである。
ここでそのゲートがＬＯ信号を受け取るＦＥＴ（例えば
ＦＥＴ１０１）のピンチオフ電圧をＶＰＯ１とし、その
ゲートが他方のＦＥＴのソースに接続されているＦＥＴ
（例えばＦＥＴ１０２）のピンチオフ電圧をＶＰＯ２と
すれば、｜ＶＰＯ１｜＜｜ＶＰＯ２｜であることが好ま
しい。さらに好ましくは、｜ＶＰＯ２／ＶＰＯ１｜≧
２．０である。なお本発明においてはＦＥＴ１０１およ
び１０２として、デプレッション型のＦＥＴを用いてい
る。

【００４６】ＦＥＴ１０１および１０２のピンチオフ電
圧を｜ＶＰＯ１｜＜｜ＶＰＯ２｜が満たされるように設
定することによって、以下の効果が得られる。ＦＥＴ１
０１のＫ値は大きいので、ＬＯ信号を高い増幅率で増幅
することができる。いっぽう、ＦＥＴ１０２のピンチオ
フ電圧は大きいので、十分なアイソレーションが得られ
る。したがって上述の式が満たされれば、フロントエン
ド回路１０００は、高い増幅率および高いアイソレーシ
ョンをともに実現できる。

【００４７】ピンチオフ電圧を以下に詳述する。一般に
イオン注入法により形成されたＦＥＴのピンチオフ電圧
は、Ｋ値と逆比例の関係にある。すなわち、大きいピン
チオフ電圧をもつＦＥＴは、小さいＫ値をもち、逆に小
さいピンチオフ電圧をもつＦＥＴは、大きいＫ値をも
つ。Ｋ値が大きいほど、信号増幅率も大きい。したがっ
て高い増幅率を得るには、小さいピンチオフ電圧をもつ
ＦＥＴを用いることが効果的である。

【００４８】また、ピンチオフ電圧は、オン抵抗と逆比
例の関係にある。すなわち、大きいピンチオフ電圧をも
つＦＥＴは、小さいオン抵抗をもつ。したがって小さい
オン抵抗を得るには、大きいピンチオフ電圧をもつＦＥ
Ｔを用いることが効果的である。

【００４９】フロントエンド回路１０００においては、
ＬＯ増幅器１６０に供給される電圧（すなわちノード１
４１とノード１４２との間に供給される電圧）のほぼ７
０％（すなわち約０．７Ｖ）が小さいピンチオフ電圧を
もつＦＥＴ１０１に印加され、ほぼ３０％（すなわち約
０．３Ｖ）が大きいピンチオフ電圧をもつＦＥＴ１０２
に印加される。ＦＥＴ１０１は、−０．２Ｖの小さいピ
ンチオフ電圧をもつため、ドレイン−ソース間電圧は、
０．５Ｖ以上あれば動作する。

【００５０】ＬＯ増幅器１６０およびミキサ１６２間の
整合について説明する。ＦＥＴ１０２のドレインに接続
されたインダクタ１３０、ＦＥＴ１０２のゲート−ドレ
イン間容量Ｃgd、ＦＥＴ１０５のゲート−ソース間容量
Ｃgsは、並列共振回路を形成しており、その共振周波数
ｆ１は、次式で表される。

【００５１】 ｆ１＝１／（２π√（Ｌ（Ｃgd＋Ｃgs））） ここで、ｆ１：共振周波数、Ｌ：インダクタ１３０のイ
ンダクタンスである。共振周波数ｆ１をＬＯ信号の周波
数に合わせることによって、ＬＯ増幅器１６０の負荷イ
ンピーダンスが最大になる。その結果、ＦＥＴ１０１の
利得を最大にすることができる。上の式がどのように導
かれるかを以下に説明する。

【００５２】図２は、ＬＯ増幅器１６０およびミキサ１
６２間の整合を説明するための図である。図２には、Ｌ
Ｏ増幅器１６０およびミキサ１６２の段間部分が示され
る。図２において破線によって囲まれた部分２５０は、
ＬＯ増幅器１６０およびミキサ１６２の段間における共
振回路を構成する。図３の(a)〜(c)は、本発明によるフ
ロントエンド回路における段間の共振回路を表す等価回
路である。図３の(a)に示すように、共振回路は、イン
ダクタＬ（インダクタ１３０）と、キャパシタＣbyp、
Ｃgd、ＣcupおよびＣgsとから構成される。ここでキャ
パシタＣbypおよびＣcupの容量は、いずれもＣgdおよび
Ｃgsのそれよりも大きい。よってキャパシタＣbypおよ
びＣcupは、高周波信号に対してはショートされている
とみなされる。したがって図３の(a)の等価回路は、図
３の(b)のように表せる。図３の(b)の等価回路は、さら
に図３の(c)のように表現できる。上述のｆ１を表す式
は、図３の(c)に示す回路の共振周波数を示す。よっ
て、もし上式の周波数ｆ１がＬＯ信号の周波数に等しけ
れば、図３の(c)の回路のインピーダンスは最大にな
り、その結果、ＦＥＴ１０１の利得も最大になる。

【００５３】次に、ＲＦ増幅器１６１について説明す
る。ＲＦ増幅器１６１のＦＥＴ１０３および１０４のピ
ンチオフ電圧の関係についても、ＬＯ増幅器１６０につ
いて説明したことがあてはまる。ＦＥＴ１０３は、ＲＦ
信号を増幅し、いっぽうＦＥＴ１０４は、アイソレーシ
ョンを確保する。第１の実施例においては、ＦＥＴ１０
３のピンチオフ電圧は−０．２Ｖであり、ＦＥＴ１０４
のピンチオフ電圧は−０．８Ｖである。ここでそのゲー
トがＲＦ信号を受け取るＦＥＴ（例えばＦＥＴ１０３）
のピンチオフ電圧をＶＰＯ１とし、そのゲートが他方の
ＦＥＴのソースに接続されているＦＥＴ（例えばＦＥＴ
１０４）のピンチオフ電圧をＶＰＯ２とすれば、｜ＶＰ
Ｏ１｜＜｜ＶＰＯ２｜であることが好ましい。さらに好
ましくは、｜ＶＰＯ２／ＶＰＯ１｜≧２．０である。な
お本発明においてはＦＥＴ１０３および１０４として、
デプレッション型のＦＥＴを用いている。

【００５４】ＲＦ増幅器１６１に印加される電圧、すな
わちノード１４３とグラウンドとの間に印加される電圧
は、１．０Ｖである。この１．０Ｖのうち約０．７Ｖ
は、小さいピンチオフ電圧を有するＦＥＴ１０３に印加
され、残りの約０．３Ｖが大きいピンチオフ電圧を有す
るＦＥＴ１０４に印加されている。

【００５５】アイソレーションを確保するために大きい
ピンチオフ電圧のＦＥＴ１０４を用いる。このＦＥＴ１
０４によって、ＬＯ信号がＲＦ増幅器１６１を通り、ノ
ード１５１から外部に漏れるのを防止できる。ＬＯ信号
はＬＯ増幅器１６０によって増幅され、ミキサ１６２へ
供給される。この増幅されたＬＯ信号がミキサ１６２を
介してＲＦ増幅器１６１へ漏れるのは好ましくない。本
発明によれば、ＲＦ増幅器１６１のアイソレーションの
ためのＦＥＴ１０４によってＬＯ信号がＲＦ増幅器１６
１へ漏れることを防止できる。これは、ＬＯ信号がＦＥ
Ｔ１０４を通してグラウンドへバイパスされるからであ
る。この構成の結果、不要なＬＯ信号が、ＲＦ増幅器１
６１を通して外部に漏れることがない。

【００５６】上述のように、ＬＯ増幅器１６０と同様に
ＲＦ増幅器１６１においても、アイソレーションのため
のＦＥＴ１０４と、増幅のためのＦＥＴ１０３とを直列
に接続する。ＦＥＴ１０３および１０４の機能を最適化
するため、ＦＥＴ１０３としてはピンチオフ電圧の小さ
いＦＥＴを用いて、ＦＥＴ１０４としてはピンチオフ電
圧の大きいＦＥＴを用いる。

【００５７】ＲＦ増幅器１６１およびミキサ１６２間の
整合について説明する。ＦＥＴ１０４のドレインに接続
されたインダクタ１３１、ＦＥＴ１０４のゲート−ドレ
イン間容量Ｃgd'、ＦＥＴ１０６のゲート−ソース間容
量Ｃgs'は、並列共振回路を形成しており、その共振周
波数ｆ２は、次式で表される。

【００５８】 ｆ２＝１／（２π√（Ｌ’（Ｃgd'＋Ｃgs'））） ここで、ｆ２：共振周波数、Ｌ’：インダクタ１３１の
インダクタンスである。共振周波数ｆ２をＲＦ信号の周
波数に合わせることによって、ＲＦ増幅器１６１の負荷
インピーダンスが最大になる。その結果、ＦＥＴ１０３
の利得を最大にすることができる。

【００５９】ＲＦ増幅器のイメージ信号抑圧機能につい
て説明する。一般に受信機のフロントエンド回路におい
ては、入力されたＲＦ信号に対してイメージ信号と呼ば
れる妨害波が発生する。ＲＦ信号が周波数ｆＲＦをも
ち、イメージ信号が周波数ｆＩＭをもち、ＩＦ信号が周
波数ｆＩＦをもつとすると、以下の式が成り立つ。

【００６０】 ｆＲＦ＝ｆＬＯ＋ｆＩＦかつｆＩＭ＝ｆＬＯ−ｆＩＦ 第１の実施例においては、ｆＲＦ＝８８０ＭＨｚ、ｆＬ
Ｏ＝７９０ＭＨｚ、ｆＩＦ＝９０ＭＨｚである。

【００６１】このイメージ信号を取り除くため、通常は
ＲＦ増幅器の後段にイメージ信号除去フィルタを設ける
必要がある。ところが第１の実施例の構成によれば、Ｒ
Ｆ増幅器１６１およびミキサ１６２の段間における共振
回路によってＲＦ信号の利得が高められると同時に、イ
メージ信号の利得は低く抑えられる。その結果、イメー
ジ信号が抑圧されるという効果も同時に得られる。言い
換えれば、従来は必要だったイメージ信号除去フィルタ
が不要になるという利点をも有する。第１の実施例にお
いては、７００ＭＨｚのイメージ信号に対して、２０ｄ
Ｂ以上の抑圧比が得られる。

【００６２】最後にミキサ１６２について説明する。ミ
キサ１６２のＦＥＴ１０５は−０．８Ｖのピンチオフ電
圧をもち、ＦＥＴ１０６は−０．２Ｖのピンチオフ電圧
をもつ。 ここでそのゲートがＲＦ信号を受け取るＦＥ
Ｔ（例えばＦＥＴ１０６）のピンチオフ電圧をＶＰＯ１
とし、そのゲートがＬＯ信号を受け取るＦＥＴ（例えば
ＦＥＴ１０５）のピンチオフ電圧をＶＰＯ２とすれば、
｜ＶＰＯ１｜＜｜ＶＰＯ２｜であることが好ましい。さ
らに好ましくは、｜ＶＰＯ２／ＶＰＯ１｜≧２．０であ
る。なお本発明においてはＦＥＴ１０５および１０６と
して、デプレッション型のＦＥＴを用いている。

【００６３】上述のピンチオフ電圧の関係が好ましい理
由を以下に述べる。ミキサ１６２においては、ＦＥＴ１
０６がＲＦ信号を増幅し、ＦＥＴ１０５がＬＯ信号に応
じてＦＥＴ１０６の導通状態をスイッチングし、それに
より周波数変換がおこなわれる。すなわち、ＦＥＴ１０
５のゲートに入力されるＬＯ信号（つまりＬＯ増幅器１
６０の出力）が正の半サイクルのとき、ＦＥＴ１０６は
通常の増幅をおこなう。いっぽうＬＯ信号が負の半サイ
クルのとき、ＦＥＴ１０５はカットオフされ、これによ
ってＦＥＴ１０６の増幅動作は停止する。この動作の繰
り返しにより、ＦＥＴ１０６のドレイン（つまりノード
１４６）には、ＬＯ信号の周波数とＲＦ信号の周波数と
の差の周波数をもつＩＦ信号が出力される。

【００６４】上述の動作を効率的におこなうため、増幅
作用に寄与するＦＥＴ１０６としては、高いＫ値を有す
る、すなわち小さいピンチオフ電圧を有するＦＥＴを用
いる。いっぽうＦＥＴ１０５は、スイッチング動作をお
こなうが、ＦＥＴ１０５のオン抵抗は、ＦＥＴ１０６の
増幅作用を抑制するようにはたらく。そのため、ＦＥＴ
１０５としては、大きなピンチオフ電圧のＦＥＴを用い
ることにより、ＦＥＴ１０５のオン抵抗を低減する。

【００６５】第１の実施例のミキサ１６２においては、
ＦＥＴ１０５のスイッチング動作を利用する。そのた
め、周波数変換の効率が高く、その結果、高い変換利得
を低い消費電力で得ることができるという特徴を有す
る。

【００６６】図４は、第１の実施例のフロントエンド回
路１０００のうち、破線で囲まれた部分（つまりＩＣと
して形成されている部分）１００のマスクレイアウト図
である。図４における参照符号は、図１の回路図におけ
る参照符号に対応する。ＦＥＴ１０１〜１０６は、Ｇａ
Ａｓ基板上に形成されたゲート長１．０μｍのショット
キーゲート型ＦＥＴである。ＦＥＴ１０１〜１０４のゲ
ート幅は２００μｍであり、ＦＥＴ１０５および１０６
のゲート幅は４００μｍである。２０１および２０２は
サージ保護用ダイオードである。２１０、２１１および
２１２は、それぞれＦＥＴ１０１、１０３および１０５
のソース電圧測定用のパッドである。ＩＣのチップサイ
ズは０．８ｍｍ×０．８ｍｍであり、小型１０ピンの樹
脂パッケージに封止される。

【００６７】図５は、第１の実施例における変換利得Ｃ
Ｇおよび消費電流Ｉｄｄを電源電圧Ｖｄｄの関数として
表した図である。図５において「■」および「□」は、
それぞれ本発明および従来技術によるフロントエンド回
路の変換利得ＣＧを表し、「●」および「○」は、それ
ぞれ本発明および従来技術によるフロントエンド回路の
消費電流Ｉｄｄを表す。測定条件は以下のとおりであ
る。ＲＦ周波数８８０ＭＨｚ、ＬＯ周波数７９０ＭＨ
ｚ、ＩＦ周波数９０ＭＨｚ、ＲＦ入力レベル−３５ｄＢ
ｍ、ＬＯ入力レベル−１５ｄＢｍである。図５に示すよ
うに本発明によるフロントエンドＩＣの消費電流Ｉｄｄ
は、電源電圧Ｖｄｄが２．５Ｖ〜５．０Ｖの範囲におい
て、従来技術によるフロントエンドＩＣの消費電流Ｉｄ
ｄのほぼ１／３であるが、変換利得ＣＧは、従来技術に
よるフロントエンドＩＣとほぼ同じである。すなわち第
１の実施例のフロントエンド回路１０００は、従来技術
によるフロントエンド回路と同等の性能を得ながらも、
消費電力を従来のほぼ１／３に抑えることができる。こ
れは、第１の実施例において、ＬＯ増幅器１６０、ＲＦ
増幅器１６１およびミキサ１６２のそれぞれの部分に流
れる電流を共通化することによる。

【００６８】また第１の実施例によれば、フロントエン
ド回路１０００を半導体基板上に集積化することによ
り、小型パッケージの使用が可能になる。その結果、小
型かつ高性能なフロントエンドＩＣを実現できる。

【００６９】（実施例２）図６は、本発明によるフロン
トエンド回路の第２の実施例の回路図である。第２の実
施例のフロントエンド回路２０００は、ミキサ２６２の
構成を除けば、第１の実施例のフロントエンド回路１０
００と同じである。図６の破線で囲まれた部分２００
は、ＧａＡｓ基板上に形成されている。第２の実施例に
おいては、ＬＯ信号はＦＥＴ１０６のゲートに入力さ
れ、ＲＦ信号はソースに入力される。一般に、ＦＥＴの
ような能動素子の入力電圧は低いほうが、その能動素子
の出力において発生する歪みも小さい。これは基本波の
歪みが入力電圧に比例するのに対し、ｎ次歪みは入力電
圧のｎ乗に反比例するためである。ＦＥＴの入力インピ
ーダンスは、ゲート入力の場合はｇｍに比例し、ソース
入力の場合は、（１／ｇｍ）に比例する。したがってソ
ース入力構成を採用することによって、優れた歪み特性
を実現できる。なおＦＥＴ２０５は、アクティブロード
として機能し、低電圧動作化に寄与する。

【００７０】図７は、第２の実施例における、３次イン
ターセプトポイントＩＰ３および消費電流Ｉｄｄを電源
電圧Ｖｄｄの関数として表した図である。本明細書で
は、「３次インターセプトポイントＩＰ３」とは、３次
歪の量を示す３次相互変調歪出力インターセプトポイン
トのことをさす。図７において「■」および「□」は、
それぞれ本発明および従来技術によるフロントエンド回
路の３次インターセプトポイントＩＰ３を表し、「●」
および「○」は、それぞれ本発明および従来技術による
フロントエンド回路の消費電流Ｉｄｄを表す。３次イン
ターセプトポイントは、周波数ＲＦ１およびＲＦ２をも
つ２つの高周波信号を混合して入力し、そのときの出力
端子（つまりノード１５３）における３次歪のレベルを
測定することによって求めた。測定条件は、周波数ＲＦ
１：８８０．０ＭＨｚ、周波数ＲＦ２：８８０．３ＭＨ
ｚ、ＬＯ周波数：７９０ＭＨｚ、ＩＦ周波数：９０ＭＨ
ｚ、３次歪周波数：８９．７ＭＨｚ、ＲＦ入力レベル：
−３５ｄＢｍ、ＬＯ入力レベル：−１５ｄＢｍである。
以下の実施例における３次インターセプトポイントＩＰ
３の測定条件も、上と同じである。

【００７１】第２の実施例のフロントエンド回路２００
０は、従来技術によるフロントエンド回路の消費電力の
ほぼ１／３の消費電力で、従来技術による回路より３ｄ
Ｂ優れた３次インターセプトポイントＩＰ３を実現でき
る。

【００７２】上述のように第２の実施例によれば、ＬＯ
増幅器１６０、ＲＦ増幅器１６１およびミキサ２６２の
それぞれの部分に流れる電流を共通化することにより消
費電流を従来の１／３に削減できる（すなわち消費電力
が１／３になる）。またそれと同時に、優れた歪み特性
を有する高性能なフロントエンドＩＣを実現できる。

【００７３】（実施例３）図８は、本発明によるフロン
トエンド回路の第３の実施例の回路図である。第３の実
施例のフロントエンド回路３０００は、ミキサ１６２の
仮想グラウンドであるノード１４０がインダクタ１３０
を介してＬＯ増幅器３６０の電源端子であるノード１４
１に接続され、ノード１４０がインダクタ１３１を介し
てＲＦ増幅器１６１の電源端子であるノード１４３に接
続されている点を除いて、第１の実施例のフロントエン
ド回路１０００と同じ構成である。図８の破線で囲まれ
た部分３００は、ＧａＡｓ基板上に形成されている。第
３の実施例においては、この回路構成により、ミキサ１
６２によって消費された電流をＬＯ増幅器３６０とＲＦ
増幅器１６１とに分配して流すことができる。

【００７４】一般に多段接続回路においては、後段ほど
消費電流を増やし、デバイスサイズを大きくする必要が
ある。これは各段で信号が増幅されるため、歪レベルを
劣化させないために、入力される信号電力に応じてデバ
イスのダイナミックレンジを大きくする必要があること
による。この原理は、第３の実施例のフロントエンド回
路においてもあてはまる。すなわち、ＲＦ増幅器１６１
の消費電流よりもミキサ１６２の消費電流を大きくする
ことが良好な高周波特性に大きく寄与する。フロントエ
ンド回路３０００の構成を用いることにより、それぞれ
の回路の消費電流を最適化することができ、それによっ
てさらに優れた高周波特性（特に歪み特性）を得ること
ができる。

【００７５】また、フロントエンド回路１０００と同様
に、インダクタ１３０および１３１により段間において
共振回路が形成されている。その結果、ＬＯ増幅器３６
０においては小さい消費電力で高い利得を得ることがで
き、またＲＦ増幅器１６１においては高い利得と同時に
優れたイメージ抑圧比を得ることができる。フロントエ
ンド回路３０００のバイアス条件は、電源電圧３．０
Ｖ、消費電流２．５ｍＡであり、消費電力は７．５ｍＷ
である。電流の内訳は、ＬＯ増幅器が１．０ｍＡ、ＲＦ
増幅器が１．５ｍＡ、ミキサが２．５ｍＡである。

【００７６】図９は、第３の実施例のフロントエンド回
路３０００のうち破線で囲まれた部分（つまりＩＣとし
て形成されている部分）３００のマスクレイアウト図で
ある。図９における参照符号は、図８における参照符号
に対応する。ＦＥＴ１０１〜１０６として、ＧａＡｓ基
板上に形成されたゲート長１．０μｍのショットキーゲ
ート型ＦＥＴが用いられる。ＦＥＴ１０１〜１０４のゲ
ート幅は２００μｍ、ＦＥＴ１０５および１０６のゲー
ト幅は４００μｍである。２０１および２０２はサージ
保護用ダイオードであり、２１０、２１１および２１２
は、それぞれＦＥＴ１０１、１０３および１０５のソー
ス電圧測定用のパッドである。チップサイズは、０．８
ｍｍ×０．８ｍｍであり、小型１０ピンの樹脂パッケー
ジに封止される。

【００７７】図１０は、フロントエンド回路３０００に
おける３次インターセプトポイントＩＰ３および消費電
流Ｉｄｄを電源電圧Ｖｄｄの関数として表した図であ
る。図１０において「■」および「□」は、それぞれ本
発明および従来技術によるフロントエンド回路の３次イ
ンターセプトポイントＩＰ３を表し、「●」および
「○」は、それぞれ本発明および従来技術によるフロン
トエンド回路の消費電流Ｉｄｄを表す。

【００７８】図１０からわかるように、フロントエンド
回路３０００は、従来技術によるフロントエンド回路の
３次インターセプトポイントよりも高い３次インターセ
プトポイントを通常使用される電源電圧３．０Ｖにおい
て得ることができ、しかも消費電流は、従来技術の場合
のほぼ１／２である（すなわち消費電力もほぼ１／２で
ある）。

【００７９】フロントエンド回路３０００のうち破線で
囲まれた部分３００を半導体基板上に集積化することに
より小型パッケージの使用が可能になる。その結果、小
型・高性能なフロントエンドＩＣを実現できる。

【００８０】（実施例４）図１１は、本発明によるフロ
ントエンド回路の第４の実施例の回路図である。第４の
実施例のフロントエンド回路４０００は、ミキサ２６２
の構成を除けば、第３の実施例のフロントエンド回路３
０００と同じである。図１１の破線で囲まれた部分４０
０は、ＧａＡｓ基板上に形成されている。

【００８１】フロントエンド回路４０００においては、
フロントエンド回路２０００と同様に、ＬＯ信号は、Ｆ
ＥＴ１０６のゲートに入力され、ＲＦ信号はＦＥＴ１０
６のソースに入力される。これによって歪みを少なくす
ることが可能になる。またフロントエンド回路４０００
においては、フロントエンド回路３０００と同様に、ミ
キサ２６２によって消費された電流をＬＯ増幅器３６０
およびＲＦ増幅器１６１に分配して流す。この構成によ
ってミキサ２６２の消費電流を増加させ、それによりさ
らに優れた歪特性が実現される。

【００８２】図１２は、フロントエンド回路４０００に
おける３次インターセプトポイントＩＰ３および消費電
流Ｉｄｄを電源電圧Ｖｄｄの関数として表した図であ
る。図１２において「■」および「□」は、それぞれ本
発明および従来技術によるフロントエンド回路の３次イ
ンターセプトポイントＩＰ３を表し、「●」および
「○」は、それぞれ本発明および従来技術によるフロン
トエンド回路の消費電流Ｉｄｄを表す。図１２からわか
るように、フロントエンド回路４０００は、従来技術に
よるフロントエンド回路よりもほぼ５ｄＢ優れた３次イ
ンターセプトポイントを通常の電源電圧３．０Ｖにおい
て得ることができ、しかもこのときの消費電流Ｉｄｄ
は、従来技術の場合のほぼ１／２である（すなわち消費
電力もほぼ１／２である）。

【００８３】第１〜第４の実施例において、ミキサ、Ｌ
Ｏ増幅器およびＲＦ増幅器のうち、直列に接続された２
つのセクションを入れ替えても、本発明の効果は得られ
る。例えば、第１の実施例においては、ミキサ１６２、
ＬＯ増幅器１６０およびＲＦ増幅器１６１は、電源端子
からグラウンドへこの順に直列に接続されているが、こ
れには限られない。具体的には、ミキサ１６２、ＲＦ増
幅器１６１およびＬＯ増幅器１６０がこの順に直列に接
続されていてもよい。

【００８４】

【発明の効果】本発明によれば、ミキサの仮想グラウン
ドおよびＬＯ増幅器の電源端子がＤＣ的に結合され、Ｌ
Ｏ増幅器の仮想グラウンドおよびＲＦ増幅器の電源端子
がＤＣ的に結合されており、ミキサの電源端子およびグ
ラウンドに外部から電力が供給される。この回路構成に
より、ミキサ、ＬＯ増幅器およびＲＦ増幅器の消費電流
を共通に利用でき、従来の１／３の消費電流での動作が
可能になる。その結果、低消費電力のフロントエンド回
路が実現できる。

【００８５】本発明によれば、ミキサの仮想グラウンド
がＬＯ増幅器およびＲＦ増幅器の電源端子とＤＣ的に結
合されており、ミキサの電源端子とグラウンドとに外部
から電力が供給される。この回路構成により、ＬＯ増幅
器の消費電流およびＲＦ増幅器の消費電流の和の電流が
ミキサに流れる。その結果、従来の１／２の消費電流で
の動作が可能になると同時に、ミキサにおける歪み特性
が改善される。

【００８６】本発明によれば、ミキサ、ＬＯ増幅器およ
びＲＦ増幅器を集積化することによって、高周波フロン
トエンド部を小型化できる。

【００８７】本発明によるフロントエンド回路のＬＯ増
幅器およびＲＦ増幅器においては、ＬＯ信号およびＲＦ
信号を受け取るＦＥＴは、そのゲートがＡＣ的にグラウ
ンドに接続されたＦＥＴのピンチオフ電圧よりも小さい
ピンチオフ電圧をもつ。これにより、ＬＯ増幅器および
ＲＦ増幅器における高いアイソレーションと高い利得と
を実現できる。

【００８８】本発明によるフロントエンド回路において
は、ＬＯ増幅器およびミキサの段間において形成される
共振回路がＬＯ信号の周波数において共振するように、
ＬＯ増幅器およびミキサをＤＣ的に結合するインダクタ
のインダクタンスが設定される。これにより、ＬＯ増幅
器の利得を改善できるとともに、イメージ信号も抑圧で
きる。

【図面の簡単な説明】

【図１】本発明によるフロントエンド回路の第１の実施
例の回路図である。

【図２】ＬＯ増幅器１６０およびミキサ１６２間の整合
を説明するための図である。

【図３】本発明によるフロントエンド回路における段間
の共振回路を表す等価回路である。

【図４】第１の実施例のフロントエンド回路１０００の
うち、破線で囲まれた部分（つまりＩＣとして形成され
ている部分）１００のマスクレイアウト図である。

【図５】第１の実施例における変換利得ＣＧおよび消費
電流Ｉｄｄを電源電圧Ｖｄｄの関数として表した図であ
る。

【図６】本発明によるフロントエンド回路の第２の実施
例の回路図である。

【図７】第２の実施例における、３次インターセプトポ
イントＩＰ３および消費電流Ｉｄｄを電源電圧Ｖｄｄの
関数として表した図である。

【図８】本発明によるフロントエンド回路の第３の実施
例の回路図である。

【図９】第３の実施例のフロントエンド回路３０００の
うち破線で囲まれた部分（つまりＩＣとして形成されて
いる部分）３００のマスクレイアウト図である。

【図１０】フロントエンド回路３０００における３次イ
ンターセプトポイントＩＰ３および消費電流Ｉｄｄを電
源電圧Ｖｄｄの関数として表した図である。

【図１１】本発明によるフロントエンド回路の第４の実
施例の回路図である。

【図１２】フロントエンド回路４０００における３次イ
ンターセプトポイントＩＰ３および消費電流Ｉｄｄを電
源電圧Ｖｄｄの関数として表した図である。

【図１３】従来技術によるフロントエンド回路の回路図
である。

【符号の説明】

１０１〜１０６ ＦＥＴ １１０〜１１６ 抵抗 １２０〜１２９ キャパシタ １３０〜１３７ インダクタ １４０〜１４６，１５０〜１５３ ノード １６０ ＬＯ増幅器 １６１ ＲＦ増幅器 １６２ ミキサ １７０ ＬＯ入力整合回路 １７１ ＲＦ入力整合回路 １７２ ＩＦ出力整合回路 １８０ グラウンド

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/26 H03D 7/12 - 7/18

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 第１入力信号および第２入力信号を受け
   取り、該第１入力信号の周波数および該第２入力信号の
   周波数の差の周波数をもつ出力信号を出力するフロント
   エンド回路であって、 入力端子、電源端子および仮想グラウンドを有する第１
   増幅器と、入力端子、電源端子および仮想グラウンドを
   有する第２増幅器と、第１および第２入力端子、電源端
   子および仮想グラウンドを有するミキサとを備えてお
   り、 該ミキサの該仮想グラウンドは、該第１増幅器の該電源
   端子に直流的に結合され、該第１増幅器の該仮想グラウ
   ンドは、該第２増幅器の該電源端子に直流的に結合さ
   れ、該第１増幅器の該電源端子および該第２増幅器の該
   電源端子は、それぞれ該ミキサの該第１および該第２入
   力端子に交流的に結合されており、 該第１増幅器の該入力端子および該第２増幅器の該入力
   端子は、それぞれ該第１および該第２入力信号を受け取
   り、該ミキサの該電源端子とグラウンドとに電源電圧が
   供給されるフロントエンド回路。
2. 【請求項２】 前記ミキサの前記仮想グラウンドは、前
   記第１増幅器の前記電源端子に第１インダクタを介して
   接続され、該第１増幅器の前記仮想グラウンドは、前記
   第２増幅器の前記電源端子に第２インダクタを介して接
   続され、該第１増幅器の該電源端子は、該ミキサの前記
   第１入力端子に第１キャパシタを介して接続され、該第
   ２増幅器の該電源端子は、該ミキサの前記第２入力端子
   に第２キャパシタを介して接続されている、請求項１に
   記載のフロントエンド回路。
3. 【請求項３】 前記第１増幅器は、直列接続された第１
   電界効果トランジスタおよび第２電界効果トランジスタ
   を有しており、該第１電界効果トランジスタのピンチオ
   フ電圧の絶対値は、該第２電界効果トランジスタのピン
   チオフ電圧の絶対値よりも小さく、該第１電界効果トラ
   ンジスタのゲートは前記第１入力信号を受け取り、 前記第２増幅器は、直列接続された第３電界効果トラン
   ジスタおよび第４電界効果トランジスタを有しており、
   該第３電界効果トランジスタのピンチオフ電圧の絶対値
   は、該第４電界効果トランジスタのピンチオフ電圧の絶
   対値よりも小さく、該第３電界効果トランジスタのゲー
   トは前記第２入力信号を受け取る、請求項２に記載のフ
   ロントエンド回路。
4. 【請求項４】 前記ミキサは、直列接続された第５電界
   効果トランジスタおよび第６電界効果トランジスタを有
   しており、該第５電界効果トランジスタのゲートおよび
   該第６電界効果トランジスタのゲートは、それぞれ該ミ
   キサの前記第１入力端子および前記第２入力端子であ
   る、請求項３に記載のフロントエンド回路。
5. 【請求項５】 前記ミキサは、直列接続された第５電界
   効果トランジスタおよび第６電界効果トランジスタを有
   しており、該第５電界効果トランジスタのゲートおよび
   ソースは、それぞれ該ミキサの前記第１入力端子および
   前記第２入力端子である、請求項３に記載のフロントエ
   ンド回路。
6. 【請求項６】 前記第１入力信号の周波数をｆ１、前記
   第１インダクタのインダクタンスをＬ１、前記第２電界
   効果トランジスタのゲート−ドレイン間容量をＣ２、前
   記第６電界効果トランジスタのゲート−ソース間容量を
   Ｃ６とするとき、ｆ１＝１／（２π√（Ｌ１（Ｃ２＋Ｃ
   ６）））が満たされる請求項５に記載のフロントエンド
   回路。
7. 【請求項７】 前記第１増幅器、前記第２増幅器および
   前記ミキサは、半導体基板上に集積されて形成されてい
   る請求項６に記載のフロントエンド回路。
8. 【請求項８】 第１入力信号および第２入力信号を受け
   取り、該第１入力信号の周波数および該第２入力信号の
   周波数の差の周波数をもつ出力信号を出力するフロント
   エンド回路であって、 入力端子、電源端子およびグラウンドを有する第１増幅
   器と、入力端子、電源端子およびグラウンドを有する第
   ２増幅器と、第１および第２入力端子、電源端子および
   仮想グラウンドを有するミキサとを備えており、 該ミキサの該仮想グラウンドは、該第１および該第２増
   幅器の該電源端子に直流的に結合され、該第１増幅器の
   該電源端子および該第２増幅器の該電源端子は、それぞ
   れ該ミキサの該第１および該第２入力端子に交流的に結
   合されており、 該第１増幅器の該入力端子および該第２増幅器の該入力
   端子は、それぞれ該第１および該第２入力信号を受け取
   り、該ミキサの該電源端子とグラウンドとに電源電圧が
   供給されるフロントエンド回路。
9. 【請求項９】 前記ミキサの前記仮想グラウンドは、前
   記第１増幅器の前記電源端子および前記第２増幅器の前
   記電源端子にそれぞれ第１および第２インダクタを介し
   て接続され、該第１増幅器の該電源端子および該第２増
   幅器の該電源端子は、それぞれ該ミキサの前記第１およ
   び前記第２入力端子にキャパシタを介して接続されてい
   る、請求項８に記載のフロントエンド回路。
10. 【請求項１０】 前記第１増幅器は、直列接続された第
    １電界効果トランジスタおよび第２電界効果トランジス
    タを有しており、該第１電界効果トランジスタのピンチ
    オフ電圧の絶対値は、該第２電界効果トランジスタのピ
    ンチオフ電圧の絶対値よりも小さく、該第１電界効果ト
    ランジスタのゲートは前記第１入力信号を受け取り、 前記第２増幅器は、直列接続された第３電界効果トラン
    ジスタおよび第４電界効果トランジスタを有しており、
    該第３電界効果トランジスタのピンチオフ電圧の絶対値
    は、該第４電界効果トランジスタのピンチオフ電圧の絶
    対値よりも小さく、該第３電界効果トランジスタのゲー
    トは前記第２入力信号を受け取る、請求項９に記載のフ
    ロントエンド回路。
11. 【請求項１１】 前記ミキサは、直列接続された第５電
    界効果トランジスタおよび第６電界効果トランジスタを
    有しており、該第５電界効果トランジスタのゲートおよ
    び該第６電界効果トランジスタのゲートは、それぞれ該
    ミキサの前記第１入力端子および前記第２入力端子であ
    る、請求項１０に記載のフロントエンド回路。
12. 【請求項１２】 前記ミキサは、直列接続された第５電
    界効果トランジスタおよび第６電界効果トランジスタを
    有しており、該第５電界効果トランジスタのゲートおよ
    びソースは、それぞれ該ミキサの前記第１入力端子およ
    び前記第２入力端子である、請求項１０に記載のフロン
    トエンド回路。
13. 【請求項１３】 前記第１入力信号の周波数をｆ１、前
    記第１インダクタのインダクタンスをＬ１、前記第２電
    界効果トランジスタのゲート−ドレイン間容量をＣ２、
    前記第６電界効果トランジスタのゲート−ソース間容量
    をＣ６とするとき、ｆ１＝１／（２π√（Ｌ１（Ｃ２＋
    Ｃ６）））が満たされる請求項１２に記載のフロントエ
    ンド回路。
14. 【請求項１４】 前記第１増幅器、前記第２増幅器およ
    び前記ミキサは、半導体基板上に集積されて形成されて
    いる請求項１３に記載のフロントエンド回路。
15. 【請求項１５】 第１入力信号および第２入力信号を受
    け取り、該第１入力信号の周波数および該第２入力信号
    の周波数の差の周波数をもつ出力信号を出力するフロン
    トエンド回路であって、 入力端子、電源端子および仮想グラウンドを有する第１
    増幅器と、入力端子、電源端子および仮想グラウンドを
    有する第２増幅器と、第１および第２入力端子、電源端
    子および仮想グラウンドを有するミキサとを備えてお
    り、 該第１増幅器の該電源端子および該第２増幅器の該電源
    端子は、それぞれ該ミキサの該第１および該第２入力端
    子に交流的に結合されており、 該第１増幅器の該入力端子および該第２増幅器の該入力
    端子は、それぞれ該第１および該第２入力信号を受け取
    り、 該第１増幅器、該第２増幅器および該ミキサは、該第１
    増幅器、該第２増幅器および該ミキサの該電源端子に流
    れる電流が同じになるように直列に接続されているフロ
    ントエンド回路。
16. 【請求項１６】 第１入力信号および第２入力信号を受
    け取り、該第１入力信号の周波数および該第２入力信号
    の周波数の差の周波数をもつ出力信号を出力するフロン
    トエンド回路であって、 入力端子、電源端子および仮想グラウンドを有する第１
    増幅器と、入力端子、電源端子および仮想グラウンドを
    有する第２増幅器と、第１および第２入力端子、電源端
    子および仮想グラウンドを有するミキサとを備えてお
    り、 該第１増幅器の該電源端子および該第２増幅器の該電源
    端子は、それぞれ該ミキサの該第１および該第２入力端
    子に交流的に結合されており、 該第１増幅器の該入力端子および該第２増幅器の該入力
    端子は、それぞれ該第１および該第２入力信号を受け取
    り、 該第１増幅器、該第２増幅器および該ミキサは、該第１
    増幅器の該電源端子に流れる電流および該第２増幅器の
    該電源端子に流れる電流の和が、該ミキサの該電源端子
    に流れる電流に等しくなるように、接続されているフロ
    ントエンド回路。