JP3442619B2 - 高周波ミキサおよび高周波ミキサ集積回路 - Google Patents
高周波ミキサおよび高周波ミキサ集積回路Info
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Description
【0001】
【発明の属する技術分野】この発明は、移動体通信機
器、マイクロ波通信機器、衛星通信機器などにおいて高
周波信号の周波数を変換するために使用される高周波ミ
キサおよび高周波ミキサ集積回路に係り、詳しくは、高
周波信号とローカル信号とが入力されて、上記高周波信
号を当該ローカル信号で周波数変換して中間周波数信号
を生成して出力する高周波ミキサおよび高周波ミキサ集
積回路に関するものである。
器、マイクロ波通信機器、衛星通信機器などにおいて高
周波信号の周波数を変換するために使用される高周波ミ
キサおよび高周波ミキサ集積回路に係り、詳しくは、高
周波信号とローカル信号とが入力されて、上記高周波信
号を当該ローカル信号で周波数変換して中間周波数信号
を生成して出力する高周波ミキサおよび高周波ミキサ集
積回路に関するものである。
【0002】
【従来の技術】図9は、「1.0V ガリ砒素 レシー
バ フロントエンド アイシー フォー モバイル コ
ミュニケーション イクイップメント("A 1.0V GaAs R
eceiver Front-end IC for Mobile Communication Equi
pment")」(アイ・イー・イー・イー1996マイクロ
波およびミリメータ波用モノリシック集積回路シンポジ
ウム会報(IEEE 1996 Microwave and Millimeter-Wave
Monolithic Circuits Symposium Proceeding )、第7
7頁)に開示された従来の高周波ミキサを示す回路図で
ある。
バ フロントエンド アイシー フォー モバイル コ
ミュニケーション イクイップメント("A 1.0V GaAs R
eceiver Front-end IC for Mobile Communication Equi
pment")」(アイ・イー・イー・イー1996マイクロ
波およびミリメータ波用モノリシック集積回路シンポジ
ウム会報(IEEE 1996 Microwave and Millimeter-Wave
Monolithic Circuits Symposium Proceeding )、第7
7頁)に開示された従来の高周波ミキサを示す回路図で
ある。
【0003】図において、40は上記高周波信号の高周
波ミキサへの入力端子であり、41は上記ローカル信号
の高周波ミキサへの入力端子であり、42は上記中間周
波数信号の出力端子であり、この出力端子42に図示外
の電源の高圧端子が接続される。102はドレイン端子
が上記出力端子に接続された高圧側の電界効果トランジ
スタ(以下、高圧側FETと略記する)であり、101
は当該高圧側FET102のソース端子にドレイン端子
が接続された低圧側の電界効果トランジスタ(以下、低
圧側FETと略記する)であり、9は当該低圧側FET
101のソース端子と電源の低圧端子(グランドプレー
ン)とを接続する自己バイアス用の抵抗9であり、10
は当該自己バイアス用抵抗9と並列に配設されたバイパ
スキャパシタである。
波ミキサへの入力端子であり、41は上記ローカル信号
の高周波ミキサへの入力端子であり、42は上記中間周
波数信号の出力端子であり、この出力端子42に図示外
の電源の高圧端子が接続される。102はドレイン端子
が上記出力端子に接続された高圧側の電界効果トランジ
スタ(以下、高圧側FETと略記する)であり、101
は当該高圧側FET102のソース端子にドレイン端子
が接続された低圧側の電界効果トランジスタ(以下、低
圧側FETと略記する)であり、9は当該低圧側FET
101のソース端子と電源の低圧端子(グランドプレー
ン)とを接続する自己バイアス用の抵抗9であり、10
は当該自己バイアス用抵抗9と並列に配設されたバイパ
スキャパシタである。
【0004】そして、上記文献の高周波ミキサでは、上
記高圧側FET102のゲート端子に対しては、高抵抗
4を介して上記グランドプレーンに接地するとともに上
記高周波信号端子40を接続し、上記低圧側FET10
1のゲート端子に対しては、高抵抗3を介して上記グラ
ンドプレーンに接地するとともに上記ローカル信号端子
41を接続している。
記高圧側FET102のゲート端子に対しては、高抵抗
4を介して上記グランドプレーンに接地するとともに上
記高周波信号端子40を接続し、上記低圧側FET10
1のゲート端子に対しては、高抵抗3を介して上記グラ
ンドプレーンに接地するとともに上記ローカル信号端子
41を接続している。
【0005】次に動作について説明する。まず、各電界
効果トランジスタのバイアス状態について述べると、高
圧側FET102のゲート端子および低圧側FET10
1のゲート端子はそれぞれ高抵抗3,4を介して0Vに
接地されている。従って、上記高周波信号もローカル信
号も入力されない状態では、上記低圧側FET101は
ゲート端子およびソース端子が共に接地された状態とな
り、上記高圧側FET102はゲート端子が接地された
状態となる。また、上記高圧側FET102のドレイン
端子には上記電源から電圧が印加されているので、上記
2つのFET101,102のドレイン−ソース間には
上記2つのFETの特性に応じた一定のバイアス電流
(Ids=Ids1=Ids2)が流れる。
効果トランジスタのバイアス状態について述べると、高
圧側FET102のゲート端子および低圧側FET10
1のゲート端子はそれぞれ高抵抗3,4を介して0Vに
接地されている。従って、上記高周波信号もローカル信
号も入力されない状態では、上記低圧側FET101は
ゲート端子およびソース端子が共に接地された状態とな
り、上記高圧側FET102はゲート端子が接地された
状態となる。また、上記高圧側FET102のドレイン
端子には上記電源から電圧が印加されているので、上記
2つのFET101,102のドレイン−ソース間には
上記2つのFETの特性に応じた一定のバイアス電流
(Ids=Ids1=Ids2)が流れる。
【0006】そして、このようなバイアス状態の下で上
記各入力端子40,41から上記高周波信号および上記
ローカル信号を入力する。すると、各FET101,1
02のゲート端子はそれぞれ高抵抗3,4を介して接地
されているので、上記各入力信号に応じて電位が変動す
る。そして、各FET101,102はゲート電圧が変
動すると、それに応じたチャネルをソース端子とドレイ
ン端子との間に形成し、これにより上記バイアス電流
(Ids=Ids1=Ids2)の大きさが変動する。
記各入力端子40,41から上記高周波信号および上記
ローカル信号を入力する。すると、各FET101,1
02のゲート端子はそれぞれ高抵抗3,4を介して接地
されているので、上記各入力信号に応じて電位が変動す
る。そして、各FET101,102はゲート電圧が変
動すると、それに応じたチャネルをソース端子とドレイ
ン端子との間に形成し、これにより上記バイアス電流
(Ids=Ids1=Ids2)の大きさが変動する。
【0007】このようにして上記中間周波数信号の出力
端子に流れる電流は、高周波信号の電圧変動に応じた成
分と、ローカル信号の電圧変動に応じた成分とが含まれ
た交流電流となる。そして、上記高周波ミキサでは、例
えば上記電源と当該出力端子との間に所定の抵抗を挿入
することによって、当該交流電流を所定の電圧変動を有
する中間周波数信号として出力することができる。
端子に流れる電流は、高周波信号の電圧変動に応じた成
分と、ローカル信号の電圧変動に応じた成分とが含まれ
た交流電流となる。そして、上記高周波ミキサでは、例
えば上記電源と当該出力端子との間に所定の抵抗を挿入
することによって、当該交流電流を所定の電圧変動を有
する中間周波数信号として出力することができる。
【0008】
【発明が解決しようとする課題】従来の高周波ミキサは
以上のように構成されているので、ローカル信号によっ
て高周波信号を効率よく周波数変換することができない
という課題があった。
以上のように構成されているので、ローカル信号によっ
て高周波信号を効率よく周波数変換することができない
という課題があった。
【0009】以下、上記文献に記載された高周波ミキサ
を例として詳細に説明する。当該高周波ミキサにおい
て、上記低圧側FET101の特性は、スレッショルド
電圧Vth1が−1.0Vと深いデプレッションモード
であるとともに、ニー電圧Vknee1が0.25Vに
設定されている。上記高圧側FET102の特性は、ス
レッショルド電圧Vth2が−0.15Vと浅いエンハ
ンスメントモードであるとともに、ニー電圧Vknee
2が0.3Vに設定されている。
を例として詳細に説明する。当該高周波ミキサにおい
て、上記低圧側FET101の特性は、スレッショルド
電圧Vth1が−1.0Vと深いデプレッションモード
であるとともに、ニー電圧Vknee1が0.25Vに
設定されている。上記高圧側FET102の特性は、ス
レッショルド電圧Vth2が−0.15Vと浅いエンハ
ンスメントモードであるとともに、ニー電圧Vknee
2が0.3Vに設定されている。
【0010】従って、上記高周波ミキサにおける2つの
電界効果トランジスタの特性の組み合わせは図10に示
すようになる。図において、横軸は低圧側FET101
のドレイン端子と高圧側FET102のソース端子との
間の段間電圧VFであり、縦軸はドレイン−ソース間に
流れる電流Idsである。103(実線)はそれぞれ低
圧側FET101のゲート−ソース間電圧を一定電圧に
制御した状態で上記段間電圧VF(つまりソース−ドレ
イン間電圧Vds1)を増加させた時の特性線であり、
当該段間電圧VFを大きくしていった場合、所定のニー
電圧まではほぼリニアにドレイン−ソース間電流Ids
が増加し、当該ニー電圧以上においてはほぼ一定のドレ
イン−ソース間電流Idsとなる特性を示す。また、上
記ドレイン−ソース間電流Idsは上記ゲート−ソース
間電圧Vgs1の大きさにも応じて変化し、当該ゲート
−ソース間電圧Vgs1を大きくすると上記ドレイン−
ソース間電流Idsも増加する傾向にある。104(点
線)は高圧側FET102のバイアス状態における特性
線であり、上記段間電圧VFが0Vから増加すると上記
ドレイン−ソース間電流Idsが飽和電流Idss2か
ら急激に減少する特性を示し、当該段間電圧VFが上記
スレッショルド電圧Vth2となった時点で電流が全く
流れなくなる。なお、同図に示す特性は、電源の電圧が
上記2つのFET101,102のスレッショルド電圧
Vthやニー電圧Vkneeに比べ充分高い場合のもの
である。
電界効果トランジスタの特性の組み合わせは図10に示
すようになる。図において、横軸は低圧側FET101
のドレイン端子と高圧側FET102のソース端子との
間の段間電圧VFであり、縦軸はドレイン−ソース間に
流れる電流Idsである。103(実線)はそれぞれ低
圧側FET101のゲート−ソース間電圧を一定電圧に
制御した状態で上記段間電圧VF(つまりソース−ドレ
イン間電圧Vds1)を増加させた時の特性線であり、
当該段間電圧VFを大きくしていった場合、所定のニー
電圧まではほぼリニアにドレイン−ソース間電流Ids
が増加し、当該ニー電圧以上においてはほぼ一定のドレ
イン−ソース間電流Idsとなる特性を示す。また、上
記ドレイン−ソース間電流Idsは上記ゲート−ソース
間電圧Vgs1の大きさにも応じて変化し、当該ゲート
−ソース間電圧Vgs1を大きくすると上記ドレイン−
ソース間電流Idsも増加する傾向にある。104(点
線)は高圧側FET102のバイアス状態における特性
線であり、上記段間電圧VFが0Vから増加すると上記
ドレイン−ソース間電流Idsが飽和電流Idss2か
ら急激に減少する特性を示し、当該段間電圧VFが上記
スレッショルド電圧Vth2となった時点で電流が全く
流れなくなる。なお、同図に示す特性は、電源の電圧が
上記2つのFET101,102のスレッショルド電圧
Vthやニー電圧Vkneeに比べ充分高い場合のもの
である。
【0011】そして、当該特性図から明らかなように、
従来の高周波ミキサでは、低圧側FET101のニー電
圧Vknee1よりも高圧側のスレッショルド電圧Vt
h2が小さくなるように2つのFET101,102の
特性が設定されており、そのため、これら2つのFET
のバイアス状態における動作点105は、当該低圧側F
ET101のニー電圧Vknee1よりもずっと低い電
圧となってしまう。従って、従来の高周波ミキサでは、
ローカル信号が低圧側FET101のゲート端子に入力
された場合、それによる上記動作点の移動範囲は、同図
106の矢線に示す範囲となり、低圧側FET101の
ニー電圧Vknee1よりもずっと低い狭い範囲内で移
動することになる。
従来の高周波ミキサでは、低圧側FET101のニー電
圧Vknee1よりも高圧側のスレッショルド電圧Vt
h2が小さくなるように2つのFET101,102の
特性が設定されており、そのため、これら2つのFET
のバイアス状態における動作点105は、当該低圧側F
ET101のニー電圧Vknee1よりもずっと低い電
圧となってしまう。従って、従来の高周波ミキサでは、
ローカル信号が低圧側FET101のゲート端子に入力
された場合、それによる上記動作点の移動範囲は、同図
106の矢線に示す範囲となり、低圧側FET101の
ニー電圧Vknee1よりもずっと低い狭い範囲内で移
動することになる。
【0012】その結果、従来の高周波ミキサでは、上記
段間電圧VFが当該動作点の移動範囲内となる振幅でし
かローカル信号を入力させることができない。その一方
で、その動作点の移動範囲内は低圧側FET101のニ
ー電圧Vknee1よりも低く、上記動作点が移動して
もドレイン−ソース間電流Idsは大きく変動すること
もない。従って、従来の高周波ミキサでは、小さな振幅
のローカル信号を入力しなければならず、しかも、当該
ローカル信号で効率良くドレイン−ソース間電流Ids
を変化させることができないので、当該ローカル信号に
よって高周波信号を効率よく周波数変換することができ
ない。
段間電圧VFが当該動作点の移動範囲内となる振幅でし
かローカル信号を入力させることができない。その一方
で、その動作点の移動範囲内は低圧側FET101のニ
ー電圧Vknee1よりも低く、上記動作点が移動して
もドレイン−ソース間電流Idsは大きく変動すること
もない。従って、従来の高周波ミキサでは、小さな振幅
のローカル信号を入力しなければならず、しかも、当該
ローカル信号で効率良くドレイン−ソース間電流Ids
を変化させることができないので、当該ローカル信号に
よって高周波信号を効率よく周波数変換することができ
ない。
【0013】なお、このような周波数変換効率を改善す
るために、低圧側FET101のニー電圧Vknee1
を小さくするように設計することが考えられるが、一般
的にFETのニー電圧を非常に小さくすることは困難で
あり、効率良く変換させるに至らない。また、十分なド
レイン−ソース間電圧Vds2が加わっている高圧側F
ET102にローカル信号を入力するとともに、低圧側
FET101に高周波信号を入力することも考えられる
が、このようにした場合には、低圧側のFETの動作電
圧が低いため、高周波信号に対する相互変調歪み(3次
歪み)特性が悪化してしまうという別の問題が生じてし
まう。
るために、低圧側FET101のニー電圧Vknee1
を小さくするように設計することが考えられるが、一般
的にFETのニー電圧を非常に小さくすることは困難で
あり、効率良く変換させるに至らない。また、十分なド
レイン−ソース間電圧Vds2が加わっている高圧側F
ET102にローカル信号を入力するとともに、低圧側
FET101に高周波信号を入力することも考えられる
が、このようにした場合には、低圧側のFETの動作電
圧が低いため、高周波信号に対する相互変調歪み(3次
歪み)特性が悪化してしまうという別の問題が生じてし
まう。
【0014】この発明は上記のような課題を解決するた
めになされたものであり、ローカル信号によって高周波
信号を効率よく周波数変換することができ、しかも、高
周波信号に対する相互変調歪み(3次歪み)特性が良好
な高周波ミキサを実現することを目的とする。
めになされたものであり、ローカル信号によって高周波
信号を効率よく周波数変換することができ、しかも、高
周波信号に対する相互変調歪み(3次歪み)特性が良好
な高周波ミキサを実現することを目的とする。
【0015】
【課題を解決するための手段】請求項1記載の発明に係
る高周波ミキサは、高圧側FETのスレッショルド電圧
の絶対値が、少なくとも上記低圧側FETのニー電圧以
上となるように当該2つのFETの特性を設定するとと
もに、当該高圧側FETのゲート端子に高周波信号を入
力し、上記低圧側FETのゲート端子にローカル信号を
入力するものである。
る高周波ミキサは、高圧側FETのスレッショルド電圧
の絶対値が、少なくとも上記低圧側FETのニー電圧以
上となるように当該2つのFETの特性を設定するとと
もに、当該高圧側FETのゲート端子に高周波信号を入
力し、上記低圧側FETのゲート端子にローカル信号を
入力するものである。
【0016】請求項2記載の発明に係る高周波ミキサ
は、高圧側のFETのゲート端子に対しては、バイアス
回路により0Vよりも大きい直流バイアス電圧を印加す
るとともに、高周波信号を入力し、上記低圧側の電界効
果トランジスタのゲート端子は接地するとともに、ロー
カル信号を入力するものである。
は、高圧側のFETのゲート端子に対しては、バイアス
回路により0Vよりも大きい直流バイアス電圧を印加す
るとともに、高周波信号を入力し、上記低圧側の電界効
果トランジスタのゲート端子は接地するとともに、ロー
カル信号を入力するものである。
【0017】請求項3記載の発明に係る高周波ミキサ
は、低圧側FETのドレイン端子と高圧側FETのソー
ス端子との間の段間電圧の設定値を出力する設定回路
と、当該段間電圧を検出するとともに上記段間電圧の設
定値と比較して、それら段間電圧の検出値と設定値との
電圧差が無くなるように、高圧側FETのゲート端子へ
0Vよりも大きい直流バイアス電圧を出力する出力調整
回路とからなるバイアス回路を設けたものである。
は、低圧側FETのドレイン端子と高圧側FETのソー
ス端子との間の段間電圧の設定値を出力する設定回路
と、当該段間電圧を検出するとともに上記段間電圧の設
定値と比較して、それら段間電圧の検出値と設定値との
電圧差が無くなるように、高圧側FETのゲート端子へ
0Vよりも大きい直流バイアス電圧を出力する出力調整
回路とからなるバイアス回路を設けたものである。
【0018】請求項4記載の発明に係る高周波ミキサ
は、高圧側のFETと同一の半導体プロセスで同時に作
成され、ソース端子およびゲート端子が電源の低圧端子
に接続された設定用FETと、当該電源の高圧端子と当
該設定用FETのドレイン端子との間に接続された設定
用抵抗とを有し、当該設定用FETのドレイン端子と上
記設定用抵抗との接続点の電圧を高圧側FETのゲート
端子への直流バイアス電圧として出力するバイアス回路
を設けたものである。
は、高圧側のFETと同一の半導体プロセスで同時に作
成され、ソース端子およびゲート端子が電源の低圧端子
に接続された設定用FETと、当該電源の高圧端子と当
該設定用FETのドレイン端子との間に接続された設定
用抵抗とを有し、当該設定用FETのドレイン端子と上
記設定用抵抗との接続点の電圧を高圧側FETのゲート
端子への直流バイアス電圧として出力するバイアス回路
を設けたものである。
【0019】請求項5記載の発明に係る高周波ミキサ
は、高圧側FETのゲート端子および/または低圧側F
ETのゲート端子に、ハイパスフィルタ特性を有する整
合回路を接続し、高周波信号および/またはローカル信
号はこのハイパスフィルタを介して所定のゲート端子に
入力されるものである。
は、高圧側FETのゲート端子および/または低圧側F
ETのゲート端子に、ハイパスフィルタ特性を有する整
合回路を接続し、高周波信号および/またはローカル信
号はこのハイパスフィルタを介して所定のゲート端子に
入力されるものである。
【0020】請求項6記載の発明に係る高周波ミキサ集
積回路は、整合回路が整合用インダクタを用いて構成さ
れるとともに、当該整合用インダクタの全部あるいは一
部がボンディングワイヤおよび/またはリードで構成さ
れているものである。
積回路は、整合回路が整合用インダクタを用いて構成さ
れるとともに、当該整合用インダクタの全部あるいは一
部がボンディングワイヤおよび/またはリードで構成さ
れているものである。
【0021】請求項7記載の発明に係る高周波ミキサ
は、高圧側FETのドレイン端子にローパスフィルタ特
性を有する安定化回路を設けたものである。
は、高圧側FETのドレイン端子にローパスフィルタ特
性を有する安定化回路を設けたものである。
【0022】請求項8記載の発明に係る高周波ミキサ集
積回路は、安定化回路が、高圧側FETのドレイン端子
に一端が接続された安定化抵抗と、当該安定化抵抗の他
端と電源の低圧端子あるいはグランドブレーンとの間に
接続された安定化コンデンサと、上記安定化抵抗と当該
安定化コンデンサとの接続点に一端が接続されるととも
に他端から中間周波数信号を出力する安定化インダクタ
とからなり、当該安定化インダクタの全部あるいは一部
がボンディングワイヤおよび/またはリードで構成され
ているものである。
積回路は、安定化回路が、高圧側FETのドレイン端子
に一端が接続された安定化抵抗と、当該安定化抵抗の他
端と電源の低圧端子あるいはグランドブレーンとの間に
接続された安定化コンデンサと、上記安定化抵抗と当該
安定化コンデンサとの接続点に一端が接続されるととも
に他端から中間周波数信号を出力する安定化インダクタ
とからなり、当該安定化インダクタの全部あるいは一部
がボンディングワイヤおよび/またはリードで構成され
ているものである。
【0023】請求項9記載の発明に係る高周波ミキサ集
積回路は、ローカル信号を入力するためのローカル信号
用リードと高周波信号を入力するための高周波信号用リ
ードとが、パッケージの相反する向きのリードに割り付
けられているものである。
積回路は、ローカル信号を入力するためのローカル信号
用リードと高周波信号を入力するための高周波信号用リ
ードとが、パッケージの相反する向きのリードに割り付
けられているものである。
【0024】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1はこの発明の実施の形態1に係る高
周波ミキサの構成を示す回路図である。図において、4
0は上記高周波信号の高周波ミキサへの入力端子であ
り、41は上記ローカル信号の高周波ミキサへの入力端
子であり、42は上記中間周波数信号の出力端子であ
る。2はドレイン端子が上記出力端子に接続された高圧
側FETであり、1は当該高圧側FET2のソース端子
にドレイン端子が接続された低圧側FETであり、9は
当該低圧側FET1のソース端子とグランドプレーンと
を接続する自己バイアス用の抵抗9であり、10は当該
自己バイアス用抵抗9と並列に配設されてローカル信
号、高周波信号、中間周波数信号をバイパスするバイパ
スキャパシタである。
説明する。 実施の形態1.図1はこの発明の実施の形態1に係る高
周波ミキサの構成を示す回路図である。図において、4
0は上記高周波信号の高周波ミキサへの入力端子であ
り、41は上記ローカル信号の高周波ミキサへの入力端
子であり、42は上記中間周波数信号の出力端子であ
る。2はドレイン端子が上記出力端子に接続された高圧
側FETであり、1は当該高圧側FET2のソース端子
にドレイン端子が接続された低圧側FETであり、9は
当該低圧側FET1のソース端子とグランドプレーンと
を接続する自己バイアス用の抵抗9であり、10は当該
自己バイアス用抵抗9と並列に配設されてローカル信
号、高周波信号、中間周波数信号をバイパスするバイパ
スキャパシタである。
【0025】また、3は一端が上記低圧側FET1のゲ
ート端子に接続されるとともに他端が電源の低圧端子
(グランドプレーン)に接地された高抵抗であり、4は
一端が上記高圧側FET2のゲート端子に接続されると
ともに他端がグランドプレーンに接地された高抵抗であ
り、5は上記ローカル信号の入力端子41と上記低圧側
FET1のゲート端子との間に設けられてハイパスフィ
ルタ特性を有するローカル信号用整合回路(整合回路)
であり、6は上記高周波信号の入力端子40と上記高圧
側FET2のゲート端子との間に設けられてハイパスフ
ィルタ特性を有する高周波信号用整合回路(整合回路)
である。他方、7は上記高圧側FET2のドレイン端子
と上記中間周波数信号の出力端子との間に設けられた中
間周波数帯における中間周波数信号用整合回路であり、
8は当該中間周波数信号用整合回路を介して上記高圧側
FET2のドレイン端子に電源の高圧端子の電圧を印加
するとともに低圧端子がグランドプレーンに接続された
電源装置である。なお、当該高周波ミキサは当該電源装
置8の電力のみで動作している。
ート端子に接続されるとともに他端が電源の低圧端子
(グランドプレーン)に接地された高抵抗であり、4は
一端が上記高圧側FET2のゲート端子に接続されると
ともに他端がグランドプレーンに接地された高抵抗であ
り、5は上記ローカル信号の入力端子41と上記低圧側
FET1のゲート端子との間に設けられてハイパスフィ
ルタ特性を有するローカル信号用整合回路(整合回路)
であり、6は上記高周波信号の入力端子40と上記高圧
側FET2のゲート端子との間に設けられてハイパスフ
ィルタ特性を有する高周波信号用整合回路(整合回路)
である。他方、7は上記高圧側FET2のドレイン端子
と上記中間周波数信号の出力端子との間に設けられた中
間周波数帯における中間周波数信号用整合回路であり、
8は当該中間周波数信号用整合回路を介して上記高圧側
FET2のドレイン端子に電源の高圧端子の電圧を印加
するとともに低圧端子がグランドプレーンに接続された
電源装置である。なお、当該高周波ミキサは当該電源装
置8の電力のみで動作している。
【0026】そして、本実施の形態1では特に、高圧側
FET2のスレッショルド電圧Vth2は、低圧側FE
T1のニー電圧Vknee1よりも大きな値となるよう
に、これら2つのFET1,2の特性を設計した。従っ
て、この特性は図2に示すようになる。図において、1
07は高圧側FET2のI−V特性であり、103は低
圧側FET1のI−V特性である。なお、上記ニー電圧
は、ゲート−ソース間電圧を一定にしてソース−ドレイ
ン間電圧を変化させた時に生じるドレイン−ソース間電
流Idsの特性図において、電圧に応じて電流がリニア
に増加する電圧線を延長し、電圧に拘らず一定の電流と
なる電圧変化線を延長し、それらの交点に対応する電圧
とする。
FET2のスレッショルド電圧Vth2は、低圧側FE
T1のニー電圧Vknee1よりも大きな値となるよう
に、これら2つのFET1,2の特性を設計した。従っ
て、この特性は図2に示すようになる。図において、1
07は高圧側FET2のI−V特性であり、103は低
圧側FET1のI−V特性である。なお、上記ニー電圧
は、ゲート−ソース間電圧を一定にしてソース−ドレイ
ン間電圧を変化させた時に生じるドレイン−ソース間電
流Idsの特性図において、電圧に応じて電流がリニア
に増加する電圧線を延長し、電圧に拘らず一定の電流と
なる電圧変化線を延長し、それらの交点に対応する電圧
とする。
【0027】また、高圧側FET2のゲート端子および
低圧側FET1のゲート端子はそれぞれ高抵抗3,4を
介して0Vに接地されている。従って、上記高周波信号
もローカル信号も入力されないバイアス状態では、上記
低圧側FET1はゲート端子およびソース端子が共に接
地された状態となり、上記高圧側FET2はゲート端子
が接地された状態となって、上記2つのFET1,2の
ドレイン−ソース間Idsには上記2つのFETの特性
に応じた一定のバイアス電流(Ids=Ids1=Id
s2)が流れる。このときの動作点を図2の108に示
す。
低圧側FET1のゲート端子はそれぞれ高抵抗3,4を
介して0Vに接地されている。従って、上記高周波信号
もローカル信号も入力されないバイアス状態では、上記
低圧側FET1はゲート端子およびソース端子が共に接
地された状態となり、上記高圧側FET2はゲート端子
が接地された状態となって、上記2つのFET1,2の
ドレイン−ソース間Idsには上記2つのFETの特性
に応じた一定のバイアス電流(Ids=Ids1=Id
s2)が流れる。このときの動作点を図2の108に示
す。
【0028】次に動作について説明する。このようなバ
イアス状態にある高周波ミキサに対して上記各入力端子
40,41から上記高周波信号および上記ローカル信号
を入力する。すると、各FET1,2のゲート端子はそ
れぞれ高抵抗3,4を介して接地されているので、上記
各入力信号に応じて電位が変動する。そして、各FET
1,2はゲート電圧が変動すると、それに応じたチャネ
ルをソース端子とドレイン端子との間に形成し、これに
より上記バイアス電流Idsの大きさが変動する。
イアス状態にある高周波ミキサに対して上記各入力端子
40,41から上記高周波信号および上記ローカル信号
を入力する。すると、各FET1,2のゲート端子はそ
れぞれ高抵抗3,4を介して接地されているので、上記
各入力信号に応じて電位が変動する。そして、各FET
1,2はゲート電圧が変動すると、それに応じたチャネ
ルをソース端子とドレイン端子との間に形成し、これに
より上記バイアス電流Idsの大きさが変動する。
【0029】このようにして上記中間周波数信号の出力
端子に流れる電流は、高周波信号の電圧変動に応じた成
分と、ローカル信号の電圧変動に応じた成分とが含まれ
た交流電流となる。そして、上記高周波ミキサは、例え
ば電源と当該出力端子との間に所定の抵抗が挿入される
ことによって、当該交流電流を所定の電圧変動を有する
中間周波数信号として出力することができる。例えば、
ローカル信号を入力した場合の動作点の変動を上記図2
の109に示す。
端子に流れる電流は、高周波信号の電圧変動に応じた成
分と、ローカル信号の電圧変動に応じた成分とが含まれ
た交流電流となる。そして、上記高周波ミキサは、例え
ば電源と当該出力端子との間に所定の抵抗が挿入される
ことによって、当該交流電流を所定の電圧変動を有する
中間周波数信号として出力することができる。例えば、
ローカル信号を入力した場合の動作点の変動を上記図2
の109に示す。
【0030】以上のように、この実施の形態1によれ
ば、図2からも明らかなように、低圧側FET1に入力
するローカル信号は、段間電圧VFが低圧側FET1の
ニー電圧Vknee1よりも大きくなるような大きな振
幅で入力することができる。しかも、上記バイアス時の
動作点がニー電圧と同程度の電圧とすることができ、こ
のローカル信号の変動に追従してドレイン−ソース間電
流Idsは大きく変動する。従って、本実施の形態1で
は、大きな振幅のローカル信号を入力することができ、
しかも、当該ローカル信号で効率良くドレイン−ソース
間電流Idsを変化させることができるので、当該ロー
カル信号によって高周波信号を効率よく周波数変換する
ことができ、ミキサとしての変換利得は格段に改善され
る。
ば、図2からも明らかなように、低圧側FET1に入力
するローカル信号は、段間電圧VFが低圧側FET1の
ニー電圧Vknee1よりも大きくなるような大きな振
幅で入力することができる。しかも、上記バイアス時の
動作点がニー電圧と同程度の電圧とすることができ、こ
のローカル信号の変動に追従してドレイン−ソース間電
流Idsは大きく変動する。従って、本実施の形態1で
は、大きな振幅のローカル信号を入力することができ、
しかも、当該ローカル信号で効率良くドレイン−ソース
間電流Idsを変化させることができるので、当該ロー
カル信号によって高周波信号を効率よく周波数変換する
ことができ、ミキサとしての変換利得は格段に改善され
る。
【0031】また、高周波信号は高圧側FET2に入力
しているので、十分なドレイン−ソース電圧が加わった
FETにて増幅変調を行なうことができるので、相互変
調歪は良好なものとなる。
しているので、十分なドレイン−ソース電圧が加わった
FETにて増幅変調を行なうことができるので、相互変
調歪は良好なものとなる。
【0032】実施の形態2.図3はこの発明の実施の形
態2に係る高周波ミキサの構成を示す回路図である。図
において、14は高圧側FET2のゲート端子に正のバ
イアス電圧を印加するバイアス回路であり、11は高周
波信号の当該バイアス回路14への流入を防止するキャ
パシタであり、8は所定の電圧を発生する電源装置、1
2および13は当該電源装置の電圧を所定の分割比で分
割して上記正のバイアス電圧を発生する2つの分圧用抵
抗である。そして、本実施の形態2では、上記実施の形
態1の図2に示す動作状態となるように、上記正のバイ
アス電圧を調整した。これ以外の構成については実施の
形態1と同様なので説明を省略する。
態2に係る高周波ミキサの構成を示す回路図である。図
において、14は高圧側FET2のゲート端子に正のバ
イアス電圧を印加するバイアス回路であり、11は高周
波信号の当該バイアス回路14への流入を防止するキャ
パシタであり、8は所定の電圧を発生する電源装置、1
2および13は当該電源装置の電圧を所定の分割比で分
割して上記正のバイアス電圧を発生する2つの分圧用抵
抗である。そして、本実施の形態2では、上記実施の形
態1の図2に示す動作状態となるように、上記正のバイ
アス電圧を調整した。これ以外の構成については実施の
形態1と同様なので説明を省略する。
【0033】そして、本実施の形態2では、2つのFE
T1,2の設計を変更する換わりに高圧側FET2に正
のバイアス電圧を印加し、2つのFET1,2による動
作点を実施の形態1と同様となるようにしている。その
結果、実施の形態1と同様に、ローカル信号によって高
周波信号を効率よく周波数変換してミキサとしての変換
利得を格段に改善しつつ、十分なドレイン−ソース電圧
が加わったFETにて高周波信号を増幅変調して相互変
調歪を良好なものとすることができる。
T1,2の設計を変更する換わりに高圧側FET2に正
のバイアス電圧を印加し、2つのFET1,2による動
作点を実施の形態1と同様となるようにしている。その
結果、実施の形態1と同様に、ローカル信号によって高
周波信号を効率よく周波数変換してミキサとしての変換
利得を格段に改善しつつ、十分なドレイン−ソース電圧
が加わったFETにて高周波信号を増幅変調して相互変
調歪を良好なものとすることができる。
【0034】実施の形態3.図4はこの発明の実施の形
態3に係る高周波ミキサの構成を示す回路図である。図
において、18は低圧側FET1のドレイン端子と高圧
側FET2のソース端子との間の段間電圧VFの設定値
を出力する設定回路であり、16および17は電源装置
の電圧を分割して所定の段間電圧VFの設定値を生成す
るための分割抵抗であり、15はオペアンプなどからな
り、当該段間電圧VFを検出するとともに上記段間電圧
VFの設定値と比較して、それら段間電圧VFの検出値
と設定値との電圧差が無くなるように、高圧側FET2
のゲート端子へ0Vよりも大きい直流バイアス電圧を出
力する出力調整回路である。これ以外の構成については
実施の形態2と同様なので説明を省略する。
態3に係る高周波ミキサの構成を示す回路図である。図
において、18は低圧側FET1のドレイン端子と高圧
側FET2のソース端子との間の段間電圧VFの設定値
を出力する設定回路であり、16および17は電源装置
の電圧を分割して所定の段間電圧VFの設定値を生成す
るための分割抵抗であり、15はオペアンプなどからな
り、当該段間電圧VFを検出するとともに上記段間電圧
VFの設定値と比較して、それら段間電圧VFの検出値
と設定値との電圧差が無くなるように、高圧側FET2
のゲート端子へ0Vよりも大きい直流バイアス電圧を出
力する出力調整回路である。これ以外の構成については
実施の形態2と同様なので説明を省略する。
【0035】そして、本実施の形態3では、高圧側FE
T2に正のバイアス電圧を印加しているので実施の形態
2と同様の作用効果を奏する。また、本実施の形態3で
は、高圧側FET2などのプロセスばらつきや、高圧側
FET2などの温度変化などによって段間電圧VFが所
定の設定値から変動したり、ずれて設定されてしまった
場合には、上記出力調整回路がその変化を抑制するよう
に出力電圧を変動させる。従って、実施の形態2では半
導体プロセスのばらつきなどで高圧側FET2のスレッ
ショルド電圧Vth2が小さくなると、低圧側FET1
に加わる電圧VFが小さくなり、ローカル信号に頼って
高周波信号の変換を行わなければならなくなるが、本実
施の形態4ではそのような場合であっても一定の変換効
率を維持し、効率よく変換を行なうことができる。な
お、以上の説明では実施の形態2との組み合わせで説明
したが実施の形態1との組み合わせでも同様の作用効果
を奏する。
T2に正のバイアス電圧を印加しているので実施の形態
2と同様の作用効果を奏する。また、本実施の形態3で
は、高圧側FET2などのプロセスばらつきや、高圧側
FET2などの温度変化などによって段間電圧VFが所
定の設定値から変動したり、ずれて設定されてしまった
場合には、上記出力調整回路がその変化を抑制するよう
に出力電圧を変動させる。従って、実施の形態2では半
導体プロセスのばらつきなどで高圧側FET2のスレッ
ショルド電圧Vth2が小さくなると、低圧側FET1
に加わる電圧VFが小さくなり、ローカル信号に頼って
高周波信号の変換を行わなければならなくなるが、本実
施の形態4ではそのような場合であっても一定の変換効
率を維持し、効率よく変換を行なうことができる。な
お、以上の説明では実施の形態2との組み合わせで説明
したが実施の形態1との組み合わせでも同様の作用効果
を奏する。
【0036】実施の形態4.図5はこの発明の実施の形
態4に係る高周波ミキサの構成を示す回路図である。図
において、21は高圧側FET2のゲート端子に正のバ
イアス電圧を印加するバイアス回路であり、8は所定の
電圧を発生する電源装置、19は高圧側FET2と同一
のプロセスで同時に成形された高圧側FETと同一の半
導体プロセスで同時に作成された設定用FETであり、
20は電流の大きさに応じた電圧を発生する抵抗(電圧
発生部材)である。また、上記設定用FET19はその
ソース端子およびゲート端子が接地されており、これに
より上記抵抗に所定の電流が流れる。これ以外の構成に
ついては実施の形態2と同様なので説明を省略する。こ
のバイアス回路21による消費電流は、低圧側FET1
と高圧側FET2に流れるドレイン電流Idsとは異な
るはるかに小さい電流を流している。
態4に係る高周波ミキサの構成を示す回路図である。図
において、21は高圧側FET2のゲート端子に正のバ
イアス電圧を印加するバイアス回路であり、8は所定の
電圧を発生する電源装置、19は高圧側FET2と同一
のプロセスで同時に成形された高圧側FETと同一の半
導体プロセスで同時に作成された設定用FETであり、
20は電流の大きさに応じた電圧を発生する抵抗(電圧
発生部材)である。また、上記設定用FET19はその
ソース端子およびゲート端子が接地されており、これに
より上記抵抗に所定の電流が流れる。これ以外の構成に
ついては実施の形態2と同様なので説明を省略する。こ
のバイアス回路21による消費電流は、低圧側FET1
と高圧側FET2に流れるドレイン電流Idsとは異な
るはるかに小さい電流を流している。
【0037】従って、本実施の形態4では、高圧側FE
T2に正のバイアス電圧を印加しているので実施の形態
2と同様の作用効果を奏する。また、本実施の形態4で
は、高圧側FET2などのプロセスばらつきや、高圧側
FET2などの温度変化などによって段間電圧VFが所
定の設定値から変動したり、ずれて設定されてしまった
場合には、同一プロセスで成形された設定用FET19
も同様に変化するので、段間電圧VFを所定の設定値に
安定させることができる。従って、実施の形態2では半
導体プロセスのばらつきなどで高圧側FET2のスレッ
ショルド電圧Vth2が小さくなると、低圧側FET1
に加わる電圧VFが小さくなり、ローカル信号に頼って
高周波信号の変換を行わなければならなくなるが、本実
施の形態4ではそのような場合であっても一定の変換効
率を維持し、効率よく変換を行なうことができる。更
に、バイアス電圧を生成するにあたって特定の設定用F
ET19を使用するようにしたので、実施の形態3に示
す回路構成よりもより小規模な回路で同等の機能を実現
することができている。なお、以上の説明では実施の形
態2との組み合わせで説明したが実施の形態1との組み
合わせでも同様の作用効果を奏する。
T2に正のバイアス電圧を印加しているので実施の形態
2と同様の作用効果を奏する。また、本実施の形態4で
は、高圧側FET2などのプロセスばらつきや、高圧側
FET2などの温度変化などによって段間電圧VFが所
定の設定値から変動したり、ずれて設定されてしまった
場合には、同一プロセスで成形された設定用FET19
も同様に変化するので、段間電圧VFを所定の設定値に
安定させることができる。従って、実施の形態2では半
導体プロセスのばらつきなどで高圧側FET2のスレッ
ショルド電圧Vth2が小さくなると、低圧側FET1
に加わる電圧VFが小さくなり、ローカル信号に頼って
高周波信号の変換を行わなければならなくなるが、本実
施の形態4ではそのような場合であっても一定の変換効
率を維持し、効率よく変換を行なうことができる。更
に、バイアス電圧を生成するにあたって特定の設定用F
ET19を使用するようにしたので、実施の形態3に示
す回路構成よりもより小規模な回路で同等の機能を実現
することができている。なお、以上の説明では実施の形
態2との組み合わせで説明したが実施の形態1との組み
合わせでも同様の作用効果を奏する。
【0038】実施の形態5.図6はこの発明の実施の形
態5に係る高周波ミキサの構成を示す回路図である。図
において、23および25は高周波信号に含まれる低周
波成分をカットする整合用インダクタであり、これらに
より高周波信号用の整合回路6は構成されている。ま
た、22および24はローカル信号に含まれる低周波成
分をカットする整合用インダクタであり、これらにより
ローカル信号用の整合回路5は構成されている。これ以
外の構成については実施の形態1と同様なので説明を省
略する。
態5に係る高周波ミキサの構成を示す回路図である。図
において、23および25は高周波信号に含まれる低周
波成分をカットする整合用インダクタであり、これらに
より高周波信号用の整合回路6は構成されている。ま
た、22および24はローカル信号に含まれる低周波成
分をカットする整合用インダクタであり、これらにより
ローカル信号用の整合回路5は構成されている。これ以
外の構成については実施の形態1と同様なので説明を省
略する。
【0039】従って、これらの入力信号(高周波信号、
ローカル信号)に中間周波数信号に近い比較的低い周波
数成分の雑音が含まれていたとしても、それらは整合回
路5,6により減衰されて各FET1,2に入力されて
しまうことはない。それ故、本実施の形態5では、実施
の形態1の作用効果と共に、上記ローカル端子41に接
続される図示外のローカル信号源や、上記高周波信号端
子40に接続される図示外の高周波信号源から中間周波
数帯の雑音信号が出力されてしまったとしても、当該中
間周波数帯の雑音が中間周波数信号に混ざってしまうこ
とはく、低雑音なミキサとなる。なお、以上の説明では
実施の形態1との組み合わせで説明したが実施の形態2
との組み合わせでも同様の作用効果を奏する。
ローカル信号)に中間周波数信号に近い比較的低い周波
数成分の雑音が含まれていたとしても、それらは整合回
路5,6により減衰されて各FET1,2に入力されて
しまうことはない。それ故、本実施の形態5では、実施
の形態1の作用効果と共に、上記ローカル端子41に接
続される図示外のローカル信号源や、上記高周波信号端
子40に接続される図示外の高周波信号源から中間周波
数帯の雑音信号が出力されてしまったとしても、当該中
間周波数帯の雑音が中間周波数信号に混ざってしまうこ
とはく、低雑音なミキサとなる。なお、以上の説明では
実施の形態1との組み合わせで説明したが実施の形態2
との組み合わせでも同様の作用効果を奏する。
【0040】実施の形態6.図7はこの発明の実施の形
態6に係る高周波ミキサの構成を示す回路図である。図
において、26は高圧側FET2のドレイン端子に接続
された安定化抵抗であり、27はこの安定化抵抗26の
他端とグランドプレーンとの間に接続された安定化コン
デンサ27であり、28はこの安定化抵抗26と安定化
コンデンサ27との接続点と中間周波数整合回路7との
間に接続された安定化インダクタであり、これらにより
ローパスフィルタ特性を有する安定化回路44は構成さ
れている。また、上記安定化キャパシタ27は、ローカ
ル周波数、高周波信号周波数ならびに中間周波数におい
て、インピーダンスが十分に高く無視しうる容量値に設
定され、上記安定化インダクタ28は、中間周波数より
高い周波数では、インピーダンスが高い値を持つように
設定されている。
態6に係る高周波ミキサの構成を示す回路図である。図
において、26は高圧側FET2のドレイン端子に接続
された安定化抵抗であり、27はこの安定化抵抗26の
他端とグランドプレーンとの間に接続された安定化コン
デンサ27であり、28はこの安定化抵抗26と安定化
コンデンサ27との接続点と中間周波数整合回路7との
間に接続された安定化インダクタであり、これらにより
ローパスフィルタ特性を有する安定化回路44は構成さ
れている。また、上記安定化キャパシタ27は、ローカ
ル周波数、高周波信号周波数ならびに中間周波数におい
て、インピーダンスが十分に高く無視しうる容量値に設
定され、上記安定化インダクタ28は、中間周波数より
高い周波数では、インピーダンスが高い値を持つように
設定されている。
【0041】そのため、高周波信号周波数あるいはロー
カル周波数より高い周波数の雑音や不用信号などは、安
定化抵抗26と安定化キャパシタ27によって減衰され
て、発振などの不安定性が防止される。また、この安定
化回路44は、ローカル周波数、高周波信号周波数、中
間周波数における損失は小さいので、この回路による変
換利得の低下は必要最小限に抑えられている。なお、中
間周波数整合回路7に直列に接続されたインダクタ28
は中間周波数整合回路7の入力部として兼用してもよ
い。
カル周波数より高い周波数の雑音や不用信号などは、安
定化抵抗26と安定化キャパシタ27によって減衰され
て、発振などの不安定性が防止される。また、この安定
化回路44は、ローカル周波数、高周波信号周波数、中
間周波数における損失は小さいので、この回路による変
換利得の低下は必要最小限に抑えられている。なお、中
間周波数整合回路7に直列に接続されたインダクタ28
は中間周波数整合回路7の入力部として兼用してもよ
い。
【0042】以上のように、本実施の形態6では、実施
の形態1の作用効果と共に、高圧側FET2のドレイン
端子と中間周波数整合回路7との間に安定化回路を設け
たので、出力が発振してしまったりするということがな
く、安定した動作をする。なお、以上の説明では実施の
形態1との組み合わせで説明したが実施の形態2との組
み合わせでも同様の作用効果を奏する。
の形態1の作用効果と共に、高圧側FET2のドレイン
端子と中間周波数整合回路7との間に安定化回路を設け
たので、出力が発振してしまったりするということがな
く、安定した動作をする。なお、以上の説明では実施の
形態1との組み合わせで説明したが実施の形態2との組
み合わせでも同様の作用効果を奏する。
【0043】実施の形態7.図8はこの発明の実施の形
態7に係る高周波ミキサ集積回路の構成を示す回路図で
ある。図において、5はローカル信号用整合回路であ
り、6は高周波信号用整合回路であり、7は中間周波数
信号用整合回路であり、34は高周波ミキサ集積回路で
ある。また、この高周波ミキサ集積回路34は、ミキサ
本体回路29および信号接続用の複数のパッド31,3
2,33が成形された半導体チップ30と、この半導体
チップ30を被覆するパッケージ43と、このパッケー
ジの周囲に配列された複数のリード35,36,37
と、各リード35,36,37と上記各パッド31,3
2,33とを接続するボンディングワイヤ38とからな
る。
態7に係る高周波ミキサ集積回路の構成を示す回路図で
ある。図において、5はローカル信号用整合回路であ
り、6は高周波信号用整合回路であり、7は中間周波数
信号用整合回路であり、34は高周波ミキサ集積回路で
ある。また、この高周波ミキサ集積回路34は、ミキサ
本体回路29および信号接続用の複数のパッド31,3
2,33が成形された半導体チップ30と、この半導体
チップ30を被覆するパッケージ43と、このパッケー
ジの周囲に配列された複数のリード35,36,37
と、各リード35,36,37と上記各パッド31,3
2,33とを接続するボンディングワイヤ38とからな
る。
【0044】そして、本実施の形態7では、上記ボンデ
ィングワイヤ38とリード35,36,37のみで実施
の形態5の整合用インダクタ23、22および実施の形
態6の安定化インダクタ28を構成した。
ィングワイヤ38とリード35,36,37のみで実施
の形態5の整合用インダクタ23、22および実施の形
態6の安定化インダクタ28を構成した。
【0045】従って、本実施の形態7の高周波ミキサ集
積回路では、半導体チップ30の上や集積回路34の外
側に上記インダクタ23、22、28を構成するための
素子を別途設ける必要がなく、その分小型化を図ること
ができた。なお、以上の説明では実施の形態1との組み
合わせで説明したが実施の形態2との組み合わせでも同
様の作用効果を奏する。
積回路では、半導体チップ30の上や集積回路34の外
側に上記インダクタ23、22、28を構成するための
素子を別途設ける必要がなく、その分小型化を図ること
ができた。なお、以上の説明では実施の形態1との組み
合わせで説明したが実施の形態2との組み合わせでも同
様の作用効果を奏する。
【0046】実施の形態8.図8はこの発明の実施の形
態8に係る高周波ミキサ集積回路の構成を示す回路図で
ある。各番号は実施の形態7において説明したので省略
する。そして、本実施の形態8では、ローカル信号用リ
ード35を、高周波信号用リード36および中間周波数
信号用リード37とはパッケージ43の反対側に配設
し、これらが相反する向きに割り付けた。
態8に係る高周波ミキサ集積回路の構成を示す回路図で
ある。各番号は実施の形態7において説明したので省略
する。そして、本実施の形態8では、ローカル信号用リ
ード35を、高周波信号用リード36および中間周波数
信号用リード37とはパッケージ43の反対側に配設
し、これらが相反する向きに割り付けた。
【0047】従って、本実施の形態8では、高周波ミキ
サで問題となるローカル信号の高周波信号系の回路や中
間周波数信号系の回路へのもれ込みを低減することがで
きる。
サで問題となるローカル信号の高周波信号系の回路や中
間周波数信号系の回路へのもれ込みを低減することがで
きる。
【0048】なお、上記半導体チップ上のミキサ本体回
路29は、実施の形態1から実施の形態6までのいずれ
の回路構成であってもかまわない。
路29は、実施の形態1から実施の形態6までのいずれ
の回路構成であってもかまわない。
【0049】
【発明の効果】以上のように、この発明によれば、高圧
側FETのスレッショルド電圧の絶対値が、少なくとも
低圧側FETのニー電圧以上となるように当該2つのF
ETの特性を設定しているので、バイアス状態における
動作点をほぼ低圧側FETのニー電圧Vknee1の近
傍に設定することができる。従って、当該動作点を広い
電圧範囲で変動させる振幅のローカル信号を入力させる
ことができ、しかも、当該ローカル信号で効率良くドレ
イン−ソース間電流Idsを変化させることができ、そ
の結果、当該ローカル信号によって高周波信号を効率よ
く周波数変換することができる。また、高周波信号は高
圧側FETに入力しているので、十分な動作電圧を確保
して相互変調歪み(3次歪み)特性を良好なものとする
ことができる効果がある。
側FETのスレッショルド電圧の絶対値が、少なくとも
低圧側FETのニー電圧以上となるように当該2つのF
ETの特性を設定しているので、バイアス状態における
動作点をほぼ低圧側FETのニー電圧Vknee1の近
傍に設定することができる。従って、当該動作点を広い
電圧範囲で変動させる振幅のローカル信号を入力させる
ことができ、しかも、当該ローカル信号で効率良くドレ
イン−ソース間電流Idsを変化させることができ、そ
の結果、当該ローカル信号によって高周波信号を効率よ
く周波数変換することができる。また、高周波信号は高
圧側FETに入力しているので、十分な動作電圧を確保
して相互変調歪み(3次歪み)特性を良好なものとする
ことができる効果がある。
【0050】この発明によれば、高圧側FETのゲート
端子には0Vよりも大きい直流バイアス電圧を印加して
いるので、当該高圧側FETのスレッショルド電圧Vt
h2が高くなり、バイアス状態における動作点をほぼ低
圧側FETのニー電圧Vknee1の近傍に設定するこ
とができる。従って、当該動作点を広い電圧範囲で変動
させる振幅のローカル信号を入力させることができ、し
かも、当該ローカル信号で効率良くドレイン−ソース間
電流Idsを変化させることができ、その結果、当該ロ
ーカル信号によって高周波信号を効率よく周波数変換す
ることができる。また、高周波信号は高圧側FETに入
力しているので、十分な動作電圧を確保して相互変調歪
み(3次歪み)特性を良好なものとすることができる。
更に、高圧側FETおよび低圧側FETのスレッショル
ド電圧などに対して何の制限も加えていないのでFET
の選択自由度が広がり、雑音特性などの他の特性を重視
したFETを用いて高周波ミキサを構成することがで
き、結果的に高性能化や多機能化を図ることができる効
果がある。
端子には0Vよりも大きい直流バイアス電圧を印加して
いるので、当該高圧側FETのスレッショルド電圧Vt
h2が高くなり、バイアス状態における動作点をほぼ低
圧側FETのニー電圧Vknee1の近傍に設定するこ
とができる。従って、当該動作点を広い電圧範囲で変動
させる振幅のローカル信号を入力させることができ、し
かも、当該ローカル信号で効率良くドレイン−ソース間
電流Idsを変化させることができ、その結果、当該ロ
ーカル信号によって高周波信号を効率よく周波数変換す
ることができる。また、高周波信号は高圧側FETに入
力しているので、十分な動作電圧を確保して相互変調歪
み(3次歪み)特性を良好なものとすることができる。
更に、高圧側FETおよび低圧側FETのスレッショル
ド電圧などに対して何の制限も加えていないのでFET
の選択自由度が広がり、雑音特性などの他の特性を重視
したFETを用いて高周波ミキサを構成することがで
き、結果的に高性能化や多機能化を図ることができる効
果がある。
【0051】この発明によれば、低圧側FETのドレイ
ン端子と高圧側FETのソース端子との間の段間電圧の
設定値を出力する設定回路と、当該段間電圧を検出する
とともに上記段間電圧の設定値と比較して、それら段間
電圧の検出値と設定値との電圧差が無くなるように、高
圧側のFETのゲート端子へ0Vよりも大きい直流バイ
アス電圧を出力する出力調整回路とからなるバイアス回
路を設けたので、プロセスのばらつきや温度変化などに
よって段間電圧VFが低圧側FETのニー電圧Vkne
e1よりも小さくなってしまうことを防止することがで
き、プロセスのばらつきや温度変化によらず安定した動
作点とすることができる効果がある。
ン端子と高圧側FETのソース端子との間の段間電圧の
設定値を出力する設定回路と、当該段間電圧を検出する
とともに上記段間電圧の設定値と比較して、それら段間
電圧の検出値と設定値との電圧差が無くなるように、高
圧側のFETのゲート端子へ0Vよりも大きい直流バイ
アス電圧を出力する出力調整回路とからなるバイアス回
路を設けたので、プロセスのばらつきや温度変化などに
よって段間電圧VFが低圧側FETのニー電圧Vkne
e1よりも小さくなってしまうことを防止することがで
き、プロセスのばらつきや温度変化によらず安定した動
作点とすることができる効果がある。
【0052】この発明によれば、高圧側のFETと同一
の半導体プロセスで同時に作成され、ソース端子および
ゲート端子が電源の低圧端子に接続された設定用FET
と、当該電源の高圧端子と当該設定用FETのドレイン
端子との間に接続された設定用抵抗とを有し、当該設定
用FETのドレイン端子と上記設定用抵抗との接続点の
電圧を高圧側FETのゲート端子への直流バイアス電圧
として出力するバイアス回路を設けたので、プロセスの
ばらつきなどによって段間電圧VFが低圧側FETのニ
ー電圧よりも小さくなったバイアス状態となることを防
止することができ、プロセスのばらつきによらず安定し
た動作をすることができる。また、設定回路と出力調整
回路とでバイアス回路を構成した場合に比べて小規模な
回路で実現することができるという効果を有する。
の半導体プロセスで同時に作成され、ソース端子および
ゲート端子が電源の低圧端子に接続された設定用FET
と、当該電源の高圧端子と当該設定用FETのドレイン
端子との間に接続された設定用抵抗とを有し、当該設定
用FETのドレイン端子と上記設定用抵抗との接続点の
電圧を高圧側FETのゲート端子への直流バイアス電圧
として出力するバイアス回路を設けたので、プロセスの
ばらつきなどによって段間電圧VFが低圧側FETのニ
ー電圧よりも小さくなったバイアス状態となることを防
止することができ、プロセスのばらつきによらず安定し
た動作をすることができる。また、設定回路と出力調整
回路とでバイアス回路を構成した場合に比べて小規模な
回路で実現することができるという効果を有する。
【0053】この発明によれば、高圧側FETのゲート
端子および/または低圧側FETのゲート端子に、ハイ
パスフィルタ特性を有する整合回路を接続し、高周波信
号および/またはローカル信号はこのハイパスフィルタ
を介して所定のゲート端子に入力されるので、ローカル
信号用入力端子ならびに高周波信号用入力端子から入力
された中間周波数に近い周波数を有する雑音信号は当該
ハイパスフィルタにより減衰されてしまうので、当該雑
音信号がそのまま中間周波数信号に畳重されて出力端子
から出力されてしまうことはない。従って、高周波信号
やローカル信号から中間周波数信号を生成する動作を妨
げることなく、低雑音な高周波ミキサとなる効果があ
る。
端子および/または低圧側FETのゲート端子に、ハイ
パスフィルタ特性を有する整合回路を接続し、高周波信
号および/またはローカル信号はこのハイパスフィルタ
を介して所定のゲート端子に入力されるので、ローカル
信号用入力端子ならびに高周波信号用入力端子から入力
された中間周波数に近い周波数を有する雑音信号は当該
ハイパスフィルタにより減衰されてしまうので、当該雑
音信号がそのまま中間周波数信号に畳重されて出力端子
から出力されてしまうことはない。従って、高周波信号
やローカル信号から中間周波数信号を生成する動作を妨
げることなく、低雑音な高周波ミキサとなる効果があ
る。
【0054】この発明によれば、整合回路は整合用イン
ダクタを用いて構成されるとともに、当該整合用インダ
クタの全部あるいは一部がボンディングワイヤおよび/
またはリードで構成されているので、チップやパッケー
ジ外部における当該インダクタ(の大きさ)を削減する
ことができ、その分高性能化あるいは小型化することが
できる効果がある。
ダクタを用いて構成されるとともに、当該整合用インダ
クタの全部あるいは一部がボンディングワイヤおよび/
またはリードで構成されているので、チップやパッケー
ジ外部における当該インダクタ(の大きさ)を削減する
ことができ、その分高性能化あるいは小型化することが
できる効果がある。
【0055】この発明によれば、高圧側FETのドレイ
ン端子にローパスフィルタ特性を有する安定化回路を設
けたので、中間周波数信号よりも高周波であるローカル
信号や高周波信号を減衰させつつ、当該中間周波数信号
を効率良く出力させることができる。従って、高い周波
数の信号などにより出力が発振してしまうことはなく、
安定した動作をさせることができる。
ン端子にローパスフィルタ特性を有する安定化回路を設
けたので、中間周波数信号よりも高周波であるローカル
信号や高周波信号を減衰させつつ、当該中間周波数信号
を効率良く出力させることができる。従って、高い周波
数の信号などにより出力が発振してしまうことはなく、
安定した動作をさせることができる。
【0056】この発明によれば、安定化回路は、高圧側
FETのドレイン端子に一端が接続された安定化抵抗
と、当該安定化抵抗の他端と電源の低圧端子あるいはグ
ランドブレーンとの間に接続された安定化コンデンサ
と、上記安定化抵抗と当該安定化コンデンサとの接続点
に一端が接続されるとともに他端から中間周波数信号を
出力する安定化インダクタとからなり、当該安定化イン
ダクタの全部あるいは一部がボンディングワイヤおよび
/またはリードで構成したので、チップやパッケージ外
部における当該インダクタ(の大きさ)を削減すること
ができ、その分高性能化あるいは小型化することができ
る効果がある。
FETのドレイン端子に一端が接続された安定化抵抗
と、当該安定化抵抗の他端と電源の低圧端子あるいはグ
ランドブレーンとの間に接続された安定化コンデンサ
と、上記安定化抵抗と当該安定化コンデンサとの接続点
に一端が接続されるとともに他端から中間周波数信号を
出力する安定化インダクタとからなり、当該安定化イン
ダクタの全部あるいは一部がボンディングワイヤおよび
/またはリードで構成したので、チップやパッケージ外
部における当該インダクタ(の大きさ)を削減すること
ができ、その分高性能化あるいは小型化することができ
る効果がある。
【0057】この発明によれば、ローカル信号を入力す
るためのローカル信号用リードと高周波信号を入力する
ための高周波信号用リードとが、パッケージの相反する
向きのリードに割り付けられているので、所謂クロスト
ークなどにより一方の信号が他方の信号と混信したりす
ることはなく、ローカル信号が高周波信号回路や中間周
波数回路に対してもれ込みを低減することができる効果
がある。
るためのローカル信号用リードと高周波信号を入力する
ための高周波信号用リードとが、パッケージの相反する
向きのリードに割り付けられているので、所謂クロスト
ークなどにより一方の信号が他方の信号と混信したりす
ることはなく、ローカル信号が高周波信号回路や中間周
波数回路に対してもれ込みを低減することができる効果
がある。
【図1】 この発明の実施の形態1による高周波ミキサ
の回路図である。
の回路図である。
【図2】 図1の高周波ミキサの特性図である。
【図3】 この発明の実施の形態2による高周波ミキサ
の回路図である。
の回路図である。
【図4】 この発明の実施の形態3による高周波ミキサ
の回路図である。
の回路図である。
【図5】 この発明の実施の形態4による高周波ミキサ
の回路図である。
の回路図である。
【図6】 この発明の実施の形態5による高周波ミキサ
の回路図である。
の回路図である。
【図7】 この発明の実施の形態6による高周波ミキサ
の回路図である。
の回路図である。
【図8】 この発明の実施の形態7および実施の形態8
による高周波ミキサ集積回路の回路図である。
による高周波ミキサ集積回路の回路図である。
【図9】 従来の高周波ミキサの回路図である。
【図10】 図9の高周波ミキサの特性図である。
1 低圧側の電界効果トランジスタ、2 高圧側の電界
効果トランジスタ、5,6 整合回路、8 電源、14
バイアス回路、15 出力調整回路、18設定回路、
19 設定用電界効果トランジスタ、20 設定用抵
抗、22,23,24,25 整合用インダクタ、26
安定化抵抗、27 安定化コンデンサ、28 安定化
インダクタ、35,36,37 リード、38 ボンデ
ィングワイヤ、44 安定化回路。
効果トランジスタ、5,6 整合回路、8 電源、14
バイアス回路、15 出力調整回路、18設定回路、
19 設定用電界効果トランジスタ、20 設定用抵
抗、22,23,24,25 整合用インダクタ、26
安定化抵抗、27 安定化コンデンサ、28 安定化
インダクタ、35,36,37 リード、38 ボンデ
ィングワイヤ、44 安定化回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小方 規子
東京都千代田区丸の内二丁目2番3号
三菱電機株式会社内
(72)発明者 小野 政好
東京都千代田区丸の内二丁目2番3号
三菱電機株式会社内
(72)発明者 伊山 義忠
東京都千代田区丸の内二丁目2番3号
三菱電機株式会社内
(72)発明者 吉井 泰
東京都千代田区丸の内二丁目2番3号
三菱電機株式会社内
(72)発明者 宮崎 行雄
東京都千代田区丸の内二丁目2番3号
三菱電機株式会社内
(56)参考文献 特開 昭59−17708(JP,A)
特開 平1−289304(JP,A)
特開 平8−222977(JP,A)
特開 平7−336149(JP,A)
特開 平8−162852(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H03D 7/00
H03D 7/12
Claims (9)
- 【請求項1】 電源の高圧端子と低圧端子との間にカス
ケード接続にて接続される2つの電界効果トランジスタ
を有し、高周波信号をローカル信号にて周波数変換して
上記高圧側の電界効果トランジスタのドレイン端子から
中間周波数信号を出力する高周波ミキサにおいて、 上記高圧側の電界効果トランジスタのスレッショルド電
圧の絶対値が、少なくとも上記低圧側の電界効果トラン
ジスタのニー電圧以上となるように当該2つの電界効果
トランジスタの特性を設定するとともに、当該高圧側の
電界効果トランジスタのゲート端子に高周波信号を入力
し、上記低圧側の電界効果トランジスタのゲート端子に
ローカル信号を入力することを特徴とする高周波ミキ
サ。 - 【請求項2】 電源の高圧端子と低圧端子との間にカス
ケード接続にて接続される2つの電界効果トランジスタ
を有し、高周波信号をローカル信号にて周波数変換して
上記高圧側の電界効果トランジスタのドレイン端子から
中間周波数信号を出力する高周波ミキサにおいて、 上記高圧側の電界効果トランジスタのゲート端子に対し
ては、バイアス回路により0Vよりも大きい直流バイア
ス電圧を印加するとともに、高周波信号を入力し、上記
低圧側の電界効果トランジスタのゲート端子は接地する
とともに、ローカル信号を入力することを特徴とする高
周波ミキサ。 - 【請求項3】 低圧側の電界効果トランジスタのドレイ
ン端子と高圧側の電界効果トランジスタのソース端子と
の間の段間電圧の設定値を出力する設定回路と、当該段
間電圧を検出するとともに上記段間電圧の設定値と比較
して、それら段間電圧の検出値と設定値との電圧差が無
くなるように、高圧側の電界効果トランジスタのゲート
端子へ0Vよりも大きい直流バイアス電圧を出力する出
力調整回路とからなるバイアス回路を設けたことを特徴
とする請求項1または請求項2記載の高周波ミキサ。 - 【請求項4】 高圧側の電界効果トランジスタと同一の
半導体プロセスで同時に作成され、ソース端子およびゲ
ート端子が電源の低圧端子に接続された設定用電界効果
トランジスタと、当該電源の高圧端子と当該設定用電界
効果トランジスタのドレイン端子との間に接続された設
定用抵抗とを有し、当該設定用電界効果トランジスタの
ドレイン端子と上記設定用抵抗との接続点の電圧を高圧
側の電界効果トランジスタのゲート端子への直流バイア
ス電圧として出力するバイアス回路を設けたことを特徴
とする請求項1または請求項2記載の高周波ミキサ。 - 【請求項5】 高圧側の電界効果トランジスタのゲート
端子および/または低圧側電界効果トランジスタのゲー
ト端子に、ハイパスフィルタ特性を有する整合回路を接
続し、高周波信号および/またはローカル信号はこのハ
イパスフィルタを介して所定のゲート端子に入力される
ことを特徴とする請求項1または請求項2記載の高周波
ミキサ。 - 【請求項6】 整合回路が整合用インダクタを用いて構
成された請求項5記載の高周波ミキサと、当該高周波ミ
キサを被覆するパッゲージと、当該パッケージの周囲に
配設された複数のリードと、各リードを上記高周波ミキ
サに接続するボンディングワイヤとを有し、上記整合用
インダクタはその全部あるいは一部がボンディングワイ
ヤおよび/またはリードで構成されていることを特徴と
する高周波ミキサ集積回路。 - 【請求項7】 高圧側電界効果トランジスタのドレイン
端子にローパスフィルタ特性を有する安定化回路を設け
たことを特徴とする請求項1または請求項2記載の高周
波ミキサ。 - 【請求項8】 安定化回路が、高圧側の電界効果トラン
ジスタのドレイン端子に一端が接続された安定化抵抗、
当該安定化抵抗の他端と電源の低圧端子あるいはグラン
ドプレーンとの間に接続された安定化コンデンサおよび
上記安定化抵抗と当該安定化コンデンサとの接続点に一
端が接続されるとともに他端から中間周波数信号を出力
する安定化インダクタからなる請求項7記載の高周波ミ
キサと、当該高周波ミキサを被覆するパッゲージと、当
該パッケージの周囲に配設された複数のリードと、各リ
ードを上記高周波ミキサに接続するボンディングワイヤ
とを有し、上記安定化インダクタはその全部あるいは一
部がボンディングワイヤおよび/またはリードで構成さ
れていることを特徴とする高周波ミキサ集積回路。 - 【請求項9】 請求項1または請求項2記載の高周波ミ
キサと、当該高周波ミキサを被覆するパッゲージと、当
該パッケージの周囲に配設されて上記高周波ミキサへの
ローカル信号が入力されるローカル信号用リードと、当
該ローカル信号用リードとは相反する向きに上記パッケ
ージの周囲に配設されて上記高周波ミキサへの高周波信
号が入力される高周波信号用リードとを有することを特
徴とする高周波ミキサ集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18417497A JP3442619B2 (ja) | 1997-07-09 | 1997-07-09 | 高周波ミキサおよび高周波ミキサ集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18417497A JP3442619B2 (ja) | 1997-07-09 | 1997-07-09 | 高周波ミキサおよび高周波ミキサ集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1131925A JPH1131925A (ja) | 1999-02-02 |
JP3442619B2 true JP3442619B2 (ja) | 2003-09-02 |
Family
ID=16148667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18417497A Expired - Fee Related JP3442619B2 (ja) | 1997-07-09 | 1997-07-09 | 高周波ミキサおよび高周波ミキサ集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3442619B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003078355A (ja) | 2001-09-05 | 2003-03-14 | Mitsubishi Electric Corp | ミキサ回路 |
-
1997
- 1997-07-09 JP JP18417497A patent/JP3442619B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1131925A (ja) | 1999-02-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |