JPH0734526B2

JPH0734526B2 - 発振装置

Info

Publication number: JPH0734526B2
Application number: JP62329605A
Authority: JP
Inventors: 博之水上; 肇杉田; 健作田; 敏夫長嶋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1995-04-12
Anticipated expiration: 2010-04-12
Also published as: JPH01173908A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、テレビ・チューナ等において用いられる局部
発振装置、即ちUHF帯の局部発振周波数とVHF帯の局部発
振周波数を選択的に切り換えて発振することのできるよ
うな局部発振装置、の如き発振装置に関するものであ
り、特にGaAs（ガリウム砒素）FET（電界効果トランジ
スタ）を回路素子として用いたかかる発振装置に関する
ものである。

〔従来の技術〕

一般に、テレビ・チューナ等において局部発振回路とし
て用いる周波数可変発振回路は、広帯域の入力信号（VH
F,UHF等）に対応するため、広い発振周波数範囲が必要
となる。しかしながら、発振回路を構成する共振回路に
用いる可変容量ダイオードの容量変化範囲の限界や、可
変同調フィルタ（入力フィルタや段間フィルタ等）との
トラッキング特性（同調電圧に対するフィルタの通過帯
域と発振周波数の追随性）による制限から、単一の発振
回路で入力信号の全帯域に対応した周波数範囲の発振を
行なうことはできない。そこで従来は特開昭60−137104
号公報にも記載されているように、発振周波数範囲の異
なる複数個の発振回路を設け、それらを適宜切換えて用
いる方法が行なわれている。

しかし、かかる従来例では、Si（シリコン）バイポーラ
トランジスタを発振回路素子として用いるものであった
から、広帯域とは云っても高周波帯域まで（たとえばUH
F帯域）の可変発振は困難であった。これに対し、GaAsF
ETを発振回路素子として構成した発振回路では、マイク
ロ波帯までの動作が可能であり、特開昭61−90502号公
報等にも見られるように、差動形の発振回路をGaAsFET
により構成し、これによって、より高い周波数帯での発
振を行なうことが可能になっている。

〔発明が解決しようとする問題点〕

GaAsFETは、Siバイポーラトランジスタに比べ、上述の
ような利点をもつ反面、1/f雑音（低周波域ほど増加す
る雑音）が大きく、発振回路の発振素子として用いた場
合には、その発振信号が低周波雑音で変調をうけ、発振
雑音が増加することが知られている。そこで上記の従来
技術では、発振回路の中の共振回路に誘電体共振器を用
い、共振回路のＱを高くすることで発振雑音の低減を図
っている。

しかし、可変容量ダイオード等を用い発振周波数を変化
させる電圧制御形可変発振回路では、共振回路のＱが低
下し、その結果発振雑音が増すという問題がある。

また、前述したようにテレビ・チューナ等における広帯
域受信用の局部発振回路では、発振周波数範囲の異なる
複数個の発振回路を使用するが、これらの切換回路につ
いては充分な考慮が払われていなかった。

本発明の目的は、GaAsFETを用いることにより周波数の
高い範囲まで発振可能でありながら低雑音でもある発振
回路部を少なくとも２個用い、それぞれに異なる周波数
範囲を分担させて広帯域とし、かつ両発振回路部間の動
作切換をたくみに行う切換回路を有し、集積回路化にも
適した発振装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、GaAsFETのゲートを交流的のみならず直流
的にも接地することにより構成した低雑音のゲート接地
形発振回路を発振周波数帯域に応じて少なくとも２個用
意し、その動作切換は、各ゲート接地形発振回路を構成
する各FETのドレインに加える電源電圧を一方から他方
へ切り換えることにより行ない、発振出力の取り出し
は、前記各FETのソース或いはドレインから行なうこと
により達せられる。

〔作用〕

本発明による発振装置では、発振用GaAsFETのゲートを
交流的・直流的に接地することにより、ゲートに誘起す
る1/f雑音を減少させるので発振雑音を低下させること
ができる。

また、周波数帯域に応じて少なくとも２個の発振回路部
を設け、発振回路部を構成するGaAsFETのドレインに加
える電源電圧を一方から他方へ切り換えることにより、
発振回路部を切り換えて発振させることで、各々の発振
回路部で発振周波数帯域対発振出力電力特性等の高性能
化が図れるとともに、低消費電力化が達成される。

さらに、発振信号を各FETのソース或いはドレインから
取り出すため、次段との回路接続が容易で、集積回路化
に適した構成となる。

〔実施例〕

本発明は、発振装置を提供するものであるが、先ずそこ
に用いる発振回路について説明する。

第２図は発振回路の一例を示す回路図である。同例は、
テレビ・チューナ等に用いられるUHF、VHF帯を切換えて
発振することの出来る発振回路の例である。

同図において、1,2は発振用FET、3,4はチョークコイ
ル、5,6,7,8は発振用FETのバイアス用抵抗、9,10は発振
信号出力端子、11,12,21,22は帰還容量、13,23は結合容
量、14,19,26,30,33は発振用容量、15,24は同調電圧用
抵抗、16,25は同調電圧印加端子、17,27は可変容量ダイ
オード、18,31,32は発振用インダクタ、28,35はバンド
切換電圧印加端子、29はスイッチングダイオード、34は
バンド切換電圧用抵抗、20はUHF用共振回路、40はVHF用
共振回路、50は電源切換回路、51は電源供給端子、Rhは
高抵抗、である。

発振用FET1,2は、ゲート（Ｇ）を交流的・直流的に接地
し、発振雑音の原因となる低周波数の1/f雑音の低減を
図っている。このFET1,2にはデプレッション形FETを用
いて、チョークコイル３あるいは４、抵抗５あるいは６
を通して電源を印加し、抵抗７あるいは８と発振用FET1
あるいは２のバイアスを設定している。電源電圧は供給
端子51に供給し、電源切換回路50により発振用FET1ある
いは２に電源を印加し、UHF,VHF帯の発振切換を行な
う。

なお高抵抗Rhは、発振用FET1または２が電源切換回路50
によって電源を供給されていないときに、つまり動作し
ていないとき、そのドレイン（Ｄ）にアース電位を供給
して電位を固定するためのもので、その必要がなければ
省略することができる。

発振回路は、帰還容量11,12,21,22で各々クラップ形発
振回路を構成している。まず共振回路20は、UHF帯用
で、発振周波数が高く可変範囲が広くとれるためバンド
分割は必要なく、同調電圧印加端子16に印加した同調電
圧で制御された可変容量ダイオード17の容量と、インダ
クタ18ではほぼ発振周波数を決定している。

また、共振回路40はVHF帯用でバンド分割を必要とし、
バンド切換電圧印加端子28,35に印加した電圧により、
スイッチングダイオード29が導通・非導通の二状態をと
り、その状態に応じ発振用インダクタをインダクタ31の
み（ダイオード29導通）、あるいはインダクタ31,32の
組合せ（ダイオード29非導通）となる。このインダクタ
と同調電圧印加端子25に印加した同調電圧で制御された
可変容量ダイオード27の容量でほぼ発振周波数を決定し
ている。

UHF帯とVHF帯の切換、すなわち発振用FET1を用いた発振
回路と、発振用FET2を用いた発振回路の切換は、発振用
FETのドレインに加える電源を、電源切換回路50で切換
えて電源供給端子51から供給することで行なう。発振用
FETの電源を切換えることで、消費電力が発振回路一つ
分で動作可能であること、UHF帯とVHF帯での干渉がな
く、異常発振等のない安定な発振が可能であること、等
の効果がある他、発振用FETのソース・ドレイン間電圧
を任意の値に設定できるため、発振出力電力，発振雑音
等、特性の最適化が可能である。

また、発振回路を集積化する場合に、発振用FET1,2は集
積化できるが、共振回路20,40は集積化が困難なため外
部回路となる。したがって、本例に示したように、発振
信号を発振用FET1および２のソース電極（Ｓ）から出力
すると、次段の集積化された周波数変換回路やバッファ
増幅回路に接続可能となり、集積化に適する。

なお、電源切換回路50で、発振用FET1および２のドレイ
ンに接続する切換端子のうち電源を供給しない時の端子
は、先にも述べたが、高抵抗Rhを使って接地しておくこ
とが電位変動を起こすことがないという意味で、望まし
い。

次に本発明にかかる発振回路の他の例を第３図により説
明する。同図において、第２図におけるのと同一の部分
には同一の記号を付し説明を略す。

第３図において、52,53は定電圧源である。発振回路の
動作は第２図に示した例のそれと同様であるが、発振用
FET1と２のドレインに印加する電源電圧を異ならせてい
る。UHF帯とVHF帯では負性コンダクタンス等発振条件が
異なるため、発振用FET1および２に印加するドレイン電
圧の最適値が異なる場合があるが、その場合について
は、本実施例に示したように、定電圧源52および53を電
源切換回路50に付加することにより、それぞれの発振用
FETに最適の電源電圧を供給できるため、発振出力電
力，発振雑音等の特性において高性能な発振回路を実現
できる。また、発振用FETのドレインから出力するので
ソースから出力する場合に比べ、大きな発振信号を出力
できる。

なお、本例においては、発振信号を発振用FET1,2のドレ
インから出力したが、第２図に示した例と同様に集積回
路化に適するとともに、電源電圧を集積回路内の他の回
路ブロックに使用することもできる。

本発明にかかる発振装置の実施例を第１図により説明す
る。同図において、第２図におけるのと同一の部分には
同一の記号を付し説明を略す。第１図において54は電源
端子、70,71はFET、72は抵抗である。

FET70,71はそれぞれ抵抗72とソースフォロワ回路を構成
し、そのソース（Ｓ）同士を接続して共通（出力端子9
0）とし、そこから発振信号を出力する回路であり、発
振用FET1あるいは２に電源を印加することにより現れる
発振用FET1あるいは２のソース電位で、FET70あるいは7
1のいずれか一方が動作状態、他方が非動作状態とな
る。

FET70,71は発振信号を該FET70,71のゲートでピックアッ
プするため、発振回路に対し高インピーダンスの負荷と
なり、発振回路に与える影響は少ない。また、ソースフ
ォロワ回路を用いることにより複数の出力端子（ソー
ス）を合成することができるとともに、発振信号出力端
子90に接続する次段以降に対し、低い出力インピーダン
スを有するため広帯域の信号源が実現できる。

さらにFET70および71はいずれか一方のみが動作状態で
あるため消費電力が少ない。

本発明にかかる発振装置の他の実施例を第４図により説
明する。同図において、第１図におけるのと同一の部分
には同一の記号を付し説明を略す。同図において、60,6
1は抵抗、90は発振信号出力端子である。

本実施例は、UHF帯用,VHF帯用の発振信号を簡便な方法
で１つの出力端子から出力する構成を示したものであ
り、UHF帯およびVHF帯の発振信号を、それぞれの発振用
FET1および２のソースから抵抗60,61を介して、発振信
号出力端子90に出力する構成である。

発振信号をピックアップするための抵抗60,61は数ＫΩ
以上の高抵抗を使用するため、UHF帯,VHF帯のアイソレ
ーションは確保され、さらに、発振用FETのソースにか
かる電位が発振信号出力端子90に現われるため、次段の
バッファ増加回路や周波数変換回路のバイアス電圧（ゲ
ートバイアス等）に使用できる。また、どちらの発振回
路を使用する場合にも発振信号出力端子90には同一の直
流電位が得られる。さらに抵抗60,61のみで接続するた
め、部品点数が少なく、集積回路化に適している。

本発明にかかる発振装置の更に他の実施例を第５図によ
り説明する。同図において、第４図におけるのと同一の
部分には同一の記号を付し説明を略す。

第５図において、62,63は容量である。本実施例は第４
図に示した実施例の抵抗60,61の代わりに容量62,63で発
振信号を取り出し出力する構成である。発振信号をピッ
クアップするため容量62,63は数pF以下の小容量を使用
するため、UHF帯,VHF帯のアイソレーションは確保さ
れ、さらに集積回路内では小容量の実現性（チップ面積
等の制限を考慮した場合の）が高いため、有効な構成で
ある。

また、第３図に示した発振回路の例のように、発振用FE
T1あるいあ２に印加するバイアス電圧が異なる場合にお
いても、ソースの直流電位が発振信号出力端子90には現
われないため、次段以降の直流電位に影響を与えること
はない。本実施例も第４図に示した実施例と同様に、小
容量62,63のみで接続するため、部品点数が少なく集積
回路化に適している。

発振信号を発振用FET1,2のドレインからピックアップす
る場合の実施例を第６図に示した。容量62,63で直流成
分が遮断できるため発振用FETの一方のドレインに印加
した直流電圧が他方のドレンに印加されることはない。
そのため、発振用FET1,2のドレイン同士から発振信号を
出力することが可能となる。また、第５図に示した実施
例と同様、次段以降の直流電位に影響を与えることはな
い。

さらに、発振信号はソースから出力する場合に比べ、ド
レインから出力することで、より大きな出力電力が得ら
れるため、容量62,63は第５図のそれに比べさらに小容
量が使用できるので、集積回路化に適している。

続いて、発振信号を発振用FET1のドレインと発振用FET2
のソースからピックアップする場合の実施例を第７図に
示した。容量62,63の直流成分遮断により、発振用FET同
士および次段以降に直流的影響は与えない。また、UHF
帯の発振出力をドレインから、VHF帯の発振出力をソー
スから出力することにより、負性コンダクタンスの低下
等により発振出力電力が低下するUHF帯で、その低下を
補ない、VHF帯,UHF帯を通して良好な発振出力電力を得
ることができる。

本発明にかかる発振装置のなお更に他の実施例を第８図
により説明する。同図において第７図におけるのと同一
の部分には同一の記号を付し説明を略す。

第８図において、64,65,66,67はダイオードである。本
実施例は、第５図に示した実施例の容量62,63の代わり
にダイオード64,65,66,67を用い、ダイオードの逆方向
バイアス時の接合容量で発振信号を出力する構成であ
る。発振信号のピックアップには小容量を用いるため、
ダイオードの逆方向接合容量が使用できるとともに、ダ
イオードは通常のFETを製作するプロセスで製作できる
ため、集積回路化に好適である。

ここで、GaAs等を用いたショットキーバリアダイオード
の逆方向電圧と接合容量の関係を第９図に示した。不純
物の打込み濃度等により、逆方向電圧に対して接合容量
が大きく変化（条件によるが１桁程度）する特性があ
り、逆方向電圧を適当に選択することにより接合容量を
２値的に変化させることができる。

第８図に示した実施例において、例えば発振用FET1ある
いは２のドレインに電源を印加した時に、そのソースに
現れる直流電位を1V、発振信号出力端子90に印加する直
流電位を2Vと仮定すると、主に容量として動作するのは
ダイオード64,67である。ここで発振用FET1のドレイン
に電源を印加した場合、そのソースの直流電位は1Vとな
り、ダイオード64の逆方向電圧は減少し、従って接合容
量が増加し発振信号出力を通過させ易く動作する。

一方、発振用FET2のソースは零電位となるためダイオー
ド67の逆方向電圧が増加し、従って接合容量が減少し、
発振用FET1と２のアイソレーションが増加する。逆に発
振用FET2のドレインに電源を印加した場合には、ダイオ
ード67の接合容量が増加し、ダイオード64の接合容量が
減少し、上記と同様、発振信号の出力とアイソレーショ
ンに好適な動作を行なう。

なお、本実施例では発振用FETのソース直流電位および
発振信号出力端子90に印加する直流電位がいずれの値で
も適応できる様、ダイオード64,65および66,67と互いに
逆方向に接続した１組のダイオードを用いたが、バイア
ス条件を選択することで、ダイオードは１つずつでも構
成できる。例えば前述した数値例においては、ダイオー
ド64,67のみで同様の効果が得られる。

次に発振信号と発振用FET1,2のドレインからピックアッ
プする場合の実施例を第10図に示した。

通常、発振用FETのドレインには発振用FETが十分なドレ
イン・ソース間電圧を確保できる様に電源電圧を印加す
る一方、発振信号出力端子90には次段以降にバッファ増
幅回路や周波数変換回路等を接続するため高い電圧を印
加できない。本実施例では発振信号出力端子90に印加す
る直流電位に対し、発振用FETのドレイン電位が電源印
加時に高く、電源不印加時には低い場合について述べ
る。

まず発振用FET1のドレインに電源を印加する場合、主に
容量として動作するのはダイオード65,67である。この
とき、発振信号を通過させるダイオード65は電極金属
（ゲート層）を広めにし、接合容量を発振動作に影響の
ない範囲で増加させておく一方、ダイオード67は逆に接
合容量を減少させておく。また、発振用FET2のドレイン
に電源を印加する場合には、同様にダイオード64の接合
容量を減少させる一方、ダイオード66の接合容量を増加
させておく。これにより、発振信号を通過させるダイオ
ード65あるいは66の接合容量が大きく所望の発振信号出
力電力が確保できるとともに、他方のダイオード64ある
いは67の接合容量が小さくアイソレーションを高めるこ
とができる。

続いて発振信号を発振用FET1のドレインと発振用FET2の
ソースからピックアップする場合の実施例を第11図に示
した。本実施例では、発振信号出力端子90に印加する電
位に対し、発振用FET1のドレイン電位が電源印加時に高
く、電源不印加時に低く、発振用FET2のソース電位はい
ずれの場合にも低いというバイアス条件について述べ
る。

まず発振用FET1のドレインに電源を印加する場合、主に
容量として動作するのはダイオード65,67である。そこ
でダイオード65については第10図に示した実施例の様に
電極幅を広くして接合容量を増しておく一方、ダイオー
ド67については第９図に示した特性例のように電気的に
接合容量が減少するバイアスとする。これにより、発振
信号はダイオード65を通して出力電力を確保し、またダ
イオード67によりアイソレーションを確保できる。次に
発振用FET2のドレインに電源を印加する場合はダイオー
ド64と67が主に容量として動作する。したがってダイオ
ード64の接合容量を小さくし、一方ダイオード67の接合
容量は第９図に示した実施例のように容量が増加するた
め、同様に発振信号出力電力の確保とアイソレーション
の確保が可能である。

本発明にかかる発振装置の更に他の実施例を第12図によ
り説明する。同図において、第１図におけるのと同一の
部分には同一の記号を付し説明を略す。第12図において
73,74は抵抗である。第１図に示した実施例と同様に発
振信号をFET70,71のゲートでピックアップするため、発
振回路に与える影響は少ない。またFET70は抵抗72,74と
で、FET71は抵抗73,74とで、それぞれ増幅回路を構成し
ており、発振信号を増幅するとともに同一の発振信号出
力端子90から出力させることができる。

本発明にかかる発振装置の別の実施例を第13図により説
明する。同図において第12図におけるのと同一の部分に
は同一の記号を付し説明を略す。同図において75は抵抗
である。FET70,71のドレインは発振信号阻止用抵抗74,7
5を介して発振用FET1,2のドレインに接続し、FET70,71
のソースは共通で発振信号出力端子90に接続し、ソース
フォロワ回路を構成する。

本実施例は発振用FET1,2のドレインに印加する電源を用
いて、FET70,71にも電源を印加する構成のため、FET70
の動作時にはFET71には動作電流が流れず、低消費電力
化の効果がある。なお、FET70,71のゲートで発振信号を
ピックアップするので、発振回路に与える影響が少ない
ことや、ソースフォロワ回路により、広帯域に信号を次
段以降へ供給できること、複数の接続が可能なこと等
は、第１図，第12図に示した実施例と同様である。

本発明にかかる発振装置の更に別の実施例を第14図によ
り説明する。同図において第13図におけるのと同一の部
分には同一の記号を付し説明を略する。第14図において
80,81,82はFET、76,77,78,79は抵抗である。

FET80,81は差動アンプで、その定電流源をFET82と抵抗7
9で構成している。抵抗76,77は出力抵抗で、抵抗78はゲ
ートバイアス用抵抗である。発振用FET1のドレインに電
源を印加した場合、発振用FET1のソースに直流電位が発
生し、FET80および抵抗78を介してFET81のゲート電位を
決める。FET80,81は、予め電源供給端子54に印加した電
源電圧と前記のゲート電位およびFET82,抵抗79から成る
定電流源により直流バイアスが決まる。発振信号は発振
用FET1のソースからFET80のゲートに入力するが、抵抗7
8によりFET81のゲートに入力する信号は小さく無視され
る。

また、FET81のゲートは発振用FET2のソースに接続して
いるが、そのソース抵抗は通常数十〜数百Ωと比較的低
抵抗なため、接地状態に近い。したがってFET80,81で構
成する差動アンプは、不平衡信号と平衡信号の変換を行
ない、発振信号出力端子90から互いに逆相で等振幅の発
振信号が得られる。なお、抵抗76,77の値を選択するこ
とで所望の信号振幅値が得られる。

このように所望の振幅値を有する平衡信号が得られるこ
とは、次段以降に周波数変換回路を接続した場合に特に
有効である。集積回路内の周波数変換回路は信号の漏洩
を防止する点からバランス形回路を用いることが多く、
そのため、局部発振信号は平衡信号で入力することが有
効である。ここで、発振用FET2のドレインに電源を印加
した場合については、発振信号がFET81のゲートに入力
する点を除いて同様の動作を行なう。

なお、発振信号をFET80,81のゲートでピックアップする
ので、発振回路に与える影響は小さい。また、差動アン
プはFET80,81の一致性（ペア性）が重要であり集積回路
化することによる効果は大きい。

〔発明の効果〕

以上述べたように、本発明によれば、ゲート接地形発振
回路を必要な発振周波数帯域に応じて複数個設け、その
切換を発振用FETのドレインに印加する電源を切換えて
行なうとともに、発振信号を発振用FETのソースあるい
はドレインから出力し、複数個の出力を抵抗，容量，ダ
イオード,FET回路で、同一出力端子に接続する回路構成
となるため、1/f雑音を低減できるので発振雑音が良好
となり、また、発振用電源は一回路分のみ印加すればよ
いので低消費電力化が図られるとともに発振回路間のア
イソレーションを高く保つことができ、さらに次段以降
への接続を集積回路内のみで行なうことができるので発
振回路を含めた集積回路化に有効である。

【図面の簡単な説明】

第１図は本発明にかかる発振装置の一実施例を示す回路
図、第２図，第３図はそれぞれ前記発振装置に用いる発
振回路の例を示す回路図、第４図乃至第８図はそれぞれ
本発明にかかる発振装置の実施例を示す回路図、第９図
はダイオードの特性図、第10図乃至第14図はそれぞれ本
発明にかかる発振装置の更に別の実施例を示す回路図、
である。符号の説明 1,2…発振用FET、20,40…共振回路、50…電源切換回
路、52,53…定電圧源、90…発振信号出力端子、60,61…
抵抗、62,63…容量、64,65,66,67…ダイオード、70,71
…FET、72,73,74,75…抵抗、80,81,82…FET、76,77,78,
79…抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者長嶋敏夫神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (56)参考文献実開昭61−40020（ＪＰ，Ｕ) 特公昭51−14213（ＪＰ，Ｂ１) 実公昭47−32590（ＪＰ，Ｙ１) 実公昭50−26266（ＪＰ，Ｙ１)

Claims

【特許請求の範囲】

【請求項１】ゲート端子を交流的、直流的に接地された
第１の発振用FET（１）と、該第１の発振用FET（１）の
ソース端子と接地電位との間を直流的に接続する抵抗回
路（７）と、前記第１の発振用FET（１）のドレイン端
子とソース端子間及びソース端子と接地間を接続する第
１の帰還回路（11,12）と、前記第１の発振用FET（１）
のドレイン端子に容量を介して接続される少なくとも１
つの可変容量ダイオード（17）を含む第１の共振回路
（20）と、前記第１の発振用FET（１）のドレイン端子
と第１の電源側端子との間を接続する第１のインピーダ
ンス回路（3,5）と、から成る第１の発振回路部と、ゲート端子を交流的、直流的に接地された第２の発振用
FET（２）と、該第２の発振用FET（２）のソース端子と
接地電位との間を直流的に接続する抵抗回路（８）と、
前記第２の発振用FET（２）のドレイン端子とソース端
子間及びソース端子と接地間を接続する第２の帰還回路
（21,22）と、前記第２の発振用FET（２）のドレイン端
子に容量を介して接続される少なくとも１つの可変容量
ダイオード（27）を含む第２の共振回路（40）と、前記
第２の発振用FET（２）のドレイン端子と第２の電源側
端子との間を接続する第２のインピーダンス回路（4,
6）と、から成る第２の発振回路部と、前記第１の電源側端子と第２の電源側端子に選択的に電
源電圧を加えて前記第１の発振回路部と第２の発振回路
部を選択的に動作させる電源切換回路（50）と、前記第１の発振回路部からの発振出力を前記第１の発振
用FET（１）のソース端子から取り出し、前記第２の発
振回路部からの発振出力を前記第２の発振用FET（２）
のソース端子から取り出し、何れか一方の発振回路部が
動作するとき、該動作している発振回路部からの出力を
選択して外部へ出力する切換回路と、を具備する発振装
置において、前記動作している発振回路部からの出力を選択して外部
へ出力する切換回路を、前記第１の発振用FET（１）の
ソース端子にゲート端子を接続した第１のバッファ用FE
T（70）と、前記第２の発振用FET（２）のソース端子に
ゲート端子を接続し前記第１のバッファ用FET（70）の
ソース端子にソース端子を接続した第２のバッファ用FE
T（71）と、前記接続された第１のバッファ用FET（70）
のソース端子と第２のバッファ用FET（71）のソース端
子と接地電位との間を接続する抵抗（72）と、前記第１
のバッファ用FET（70）のドレイン端子と第２のバッフ
ァ用FET（71）のドレイン端子に接続し電源を供給する
電源端子（54）と、前記接続された第１のバッファ用FE
T（70）のソース端子と第２のバッファ用FET（71）のソ
ース端子に接続した出力端子（90）で構成したことを特
徴とする発振装置。
【請求項２】ゲート端子を交流的、直流的に接地された
第１の発振用FET（１）と、該第１の発振用FET（１）の
ソース端子と接地電位との間を直流的に接続する抵抗回
路（７）と、前記第１の発振用FET（１）とドレイン端
子とソース端子間及びソース端子と接地間を接続する第
１の帰還回路（11,12）と、前記第１の発振用FET（１）
のドレイン端子に容量を介して接続される少なくとも１
つの可変容量ダイオード（17）を含む第１の共振回路
（20）と、前記第１の発振用FET（１）のドレイン端子
と第１の電源側端子との間を接続する第１のインピーダ
ンス回路（3,5）と、から成る第１の発振回路部と、ゲート端子を交流的、直流的に接地された第２の発振用
FET（２）と、該第２の発振用FET（２）のソース端子と
接地電位との間を直流的に接続する抵抗回路（８）と、
前記第２の発振用FET（２）のドレイン端子とソース端
子間及びソース端子と接地間を接続する第２の帰還回路
（21,22）と、前記第２の発振用FET（２）のドレイン端
子に容量を介して接続される少なくとも１つの可変容量
ダイオード（27）を含む第２の共振回路（40）と、前記
第２の発振用FET（２）のドレイン端子と第２の電源側
端子との間を接続する第２のインピーダンス回路（4,
6）と、から成る第２の発振回路部と、前記第１の電源側端子と第２の電源側端子に選択的に電
源電圧を加えて前記第１の発振回路部と第２の発振回路
部を選択的に動作させる電源切換回路（50）と、前記第１の発振回路部からの発振出力を前記第１の発振
用FET（１）のソース端子から取り出し、前記第２の発
振回路部からの発振出力を前記第２の発振用FET（２）
のソース端子から取り出し、何れか一方の発振回路部が
動作するとき、該動作している発振回路部からの出力を
選択して外部へ出力する切換回路と、を具備する発振装
置において、前記動作している発振回路部からの出力を選択して外部
へ出力する切換回路を、前記第１の発振用FET（１）の
ソース端子あるいはドレイン端子にアノード端子を接続
した第１のダイオード（64）と、該第１のダイオード
（64）のカソード端子にカソード端子を接続した第２の
ダイオード（65）と、該第２のダイオード（65）のアノ
ード端子にアノード端子を接続した第３のダイオード
（66）と、該第３のダイオード（66）のカソード端子に
カソード端子を接続し前記第２の発振用FET（２）のソ
ース端子あるいはドレイン端子にアノード端子を接続し
た第４のダイオード（67）と、前記第２のダイオード
（65）と第３のダイオード（66）の接続点に接続した出
力端子（90）で構成したことを特徴とする発振装置。
【請求項３】ゲート端子を交流的、直流的に接地された
第１の発振用FET（１）と、該第１の発振用FET（１）の
ソース端子と接地電位との間を直流的に接続する抵抗回
路（７）と、前記第１の発振用FET（１）のドレイン端
子とソース端子間及びソース端子と接地間を接続する第
１の帰還回路（11,12）と、前記第１の発振用FET（１）
のドレイン端子に容量を介して接続される少なくとも１
つの可変容量ダイオード（17）を含む第１の共振回路
（20）と、前記第１の発振用FET（１）のドレイン端子
と第１の電源側端子との間を接続する第１のインピーダ
ンス回路（3,5）と、から成る第１の発振回路部と、ゲート端子を交流的、直流的に接地された第２の発振用
FET（２）と、該第２の発振用FET（２）のソース端子と
接地電位との間を直流的に接続する抵抗回路（８）と、
前記第２の発振用FET（２）のドレイン端子とソース端
子間及びソース端子と接地間を接続する第２の帰還回路
（21,22）と、前記第２の発振用FET（２）のドレイン端
子に容量を介して接続される少なくとも１つの可変容量
ダイオード（27）を含む第２の共振回路（40）と、前記
第２の発振用FET（２）のドレイン端子と第２の電源側
端子との間を接続する第２のインピーダンス回路（4,
6）と、から成る第２の発振回路部と、前記第１の電源側端子と第２の電源側端子に選択的に電
源電圧を加えて前記第１の発振回路部と第２の発振回路
部を選択的に動作させる電源切換回路（50）と、前記第１の発振回路部からの発振出力を前記第１の発振
用FET（１）のソース端子から取り出し、前記第２の発
振回路部からの発振出力を前記第２の発振用FET（２）
のソース端子から取り出し、何れか一方の発振回路部が
動作するとき、該動作している発振回路部からの出力を
選択して外部へ出力する切換回路と、を具備する発振装
置において、前記動作している発振回路部からの出力を選択して外部
へ出力する切換回路を、前記第１の発振用FET（１）の
ソース端子にゲート端子を接続した第１のバッファ用FE
T（70）と、前記第２の発振用FET（２）のソース端子に
ゲート端子を接続し前記第１のバッファ用FET（70）の
ドレイン端子にドレイン端子を接続した第２のバッファ
用FET（71）と、前記接続された第１のバッファ用FET
（70）のドレイン端子と第２のバッファ用FET（71）の
ドレイン端子と電源端子（54）との間を接続する抵抗
（74）と、前記第１のバッファ用FET（70）のソース端
子と接地電位間を接続する抵抗（72）と、第２のバッフ
ァ用FET（71）のソース端子と接地電位間を接続する抵
抗（73）と、前記接続された第１のバッファ用FET（7
0）のドレイン端子と第２のバッファ用FET（71）のドレ
イン端子に接続した出力端子（90）と、で構成したこと
を特徴とする発振装置。
【請求項４】ゲート端子を交流的、直流的に接地された
第１の発振用FET（１）と、該第１の発振用FET（１）の
ソース端子と接地電位との間を直流的に接続する抵抗回
路（７）と、前記第１の発振用FET（１）のドレイン端
子とソース端子間及びソース端子と接地間を接続する第
１の帰還回路（11,12）と、前記第１の発振用FET（１）
のドレイン端子に容量を介して接続される少なくとも１
つの可変容量ダイオード（17）を含む第１の共振回路
（20）と、前記第１の発振用FET（１）のドレイン端子
と第１の電源側端子との間を接続する第１のインピーダ
ンス回路（3,5）と、から成る第１の発振回路部と、ゲート端子を交流的、直流的に接地された第２の発振用
FET（２）と、該第２の発振用FET（２）のソース端子と
接地電位との間を直流的に接続する抵抗回路（８）と、
前記第２の発振用FET（２）のドレイン端子とソース端
子間及びソース端子と接地間を接続する第２の帰還回路
（21,22）と、前記第２の発振用FET（２）のドレイン端
子に容量を介して接続される少なくとも１つの可変容量
ダイオード（27）を含む第２の共振回路（40）と、前記
第２の発振用FET（２）のドレイン端子と第２の電源側
端子との間を接続する第２のインピーダンス回路（4,
6）と、から成る第２の発振回路部と、前記第１の電源側端子と第２の電源側端子に選択的に電
源電圧を加えて前記第１の発振回路部と第２の発振回路
部を選択的に動作させる電源切換回路（50）と、前記第１の発振回路部からの発振出力を前記第１の発振
用FET（１）のソース端子から取り出し、前記第２の発
振回路部からの発振出力を前記第２の発振用FET（２）
のソース端子から取り出し、何れか一方の発振回路部が
動作するとき、該動作している発振回路部からの出力を
選択して外部へ出力する切換回路と、を具備する発振装
置において、前記動作している発振回路部からの出力を選択して外部
へ出力する切換回路を、前記第１の発振用FET（１）の
ソース端子にゲート端子を接続した第１のバッファ用FE
T（70）と、前記第２の発振用FET（２）のソース端子に
ゲート端子を接続し前記第１のバッファ用FET（70）の
ソース端子にソース端子を接続した第２のバッファ用FE
T（71）と、前記接続された第１のバッファ用FET（70）
のソース端子と第２のバッファ用FET（71）のソース端
子と接地電位との間を接続する抵抗（72）と、前記第１
のバッファ用FET（70）のドレイン端子を前記第１の発
振用FET（１）のドレイン端子に接続する抵抗（74）
と、前記第２のバッファ用FET（71）のドレイン端子を
前記第２の発振用FET（２）のドレイン端子に接続する
抵抗（75）と、前記第１のバッファ用FET（70）のソー
ス端子及び前記第２のバッファ用FET（71）のソース端
子に接続された出力端子（90）と、で構成したことを特
徴とする発振装置。
【請求項５】ゲート端子を交流的、直流的に接地された
第１の発振用FET（１）と、該第１の発振用FET（１）の
ソース端子と接地電位との間を直流的に接続する抵抗回
路（７）と、前記第１の発振用FET（１）のドレイン端
子とソース端子間及びソース端子と接地間を接続する第
１の帰還回路（11,12）と、前記第１の発振用FET（１）
のドレイン端子に容量を介して接続される少なくとも１
つの可変容量ダイオード（17）を含む第１の共振回路
（20）と、前記第１の発振用FET（１）のドレイン端子
と第１の電源側端子との間を接続する第１のインピーダ
ンス回路（3,5）と、から成る第１の発振回路部と、ゲート端子を交流的、直流的に接地された第２の発振用
FET（２）と、該第２の発振用FET（２）のソース端子と
接地電位との間を直流的に接続する抵抗回路（８）と、
前記第２の発振用FET（２）のドレイン端子とソース端
子間及びソース端子と接地間を接続する第２の帰還回路
（21,22）と、前記第２の発振用FET（２）のドレイン端
子に容量を介して接続される少なくとも１つの可変容量
ダイオード（27）を含む第２の共振回路（40）と、前記
第２の発振用FET（２）のドレイン端子と第２の電源側
端子との間を接続する第２のインピーダンス回路（4,
6）と、から成る第２の発振回路部と、前記第１の電源側端子と第２の電源側端子に選択的に電
源電圧を加えて前記第１の発振回路部と第２の発振回路
部を選択的に動作させる電源切換回路（50）と、前記第１の発振回路部からの発振出力を前記第１の発振
用FET（１）のソース端子から取り出し、前記第２の発
振回路部からの発振出力を前記第２の発振用FET（２）
のソース端子から取り出し、何れか一方の発振回路部が
動作するとき、該動作している発振回路部からの出力を
選択して外部へ出力する切換回路と、を具備する発振装
置において、前記動作している発振回路部からの出力を選択して外部
へ出力する切換回路を、前記第１の発振用FET（１）の
ソース端子にゲート端子を接続した第１のバッファ用FE
T（80）と、前記第２の発振用FET（２）のソース端子に
ゲート端子を接続し前記第１のバッファ用FET（80）の
ソース端子にソース端子を接続した第２のバッファ用FE
T（81）と、前記接続された第１のバッファ用FET（80）
のソース端子と第２のバッファ用FET（81）のソース端
子にドレイン端子を接続され且つゲート端子を接地され
た第３のバッファ用FET（82）と、該第３のバッファ用F
ET（82）のソース端子と接地電位との間を接続する抵抗
（79）と、前記第１のバッファ用FET（80）のドレイン
端子と電源端子（54）の間を接続する抵抗（76）と、第
２のバッファ用FET（81）のドレイン端子と電源端子（5
4）の間を接続する抵抗（77）と、前記第１のバッファ
用FET（80）のゲート端子と第２のバッファ用FET（81）
のゲート端子との間を接続する抵抗（78）と、前記第１
のバッファ用FET（80）のドレイン端子及び第２のバッ
ファ用FET（81）のドレイン端子に接続された出力端子
（90）と、で構成したことを特徴とする発振装置。