JP2862560B2

JP2862560B2 - 利得可変増幅回路

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Publication number: JP2862560B2
Application number: JP1095152A
Authority: JP
Inventors: 健作田; 勇夫秋武; 昭夫山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-04-17
Filing date: 1989-04-17
Publication date: 1999-03-03
Anticipated expiration: 2014-03-03
Also published as: JPH02274006A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、利得制御電圧を与えられると、それに従っ
て増幅利得を可変制御することのできる利得可変増幅回
路に関するものであり、例えば衛星放送用のテレビ受像
機におけるチューナ等においてIC（集積回路）化して用
いるのに好適な、かかる利得可変増幅回路に関するもの
である。

〔従来の技術〕

第３図は、従来の利得可変増幅回路を示す回路図であ
る。同図において、１はデュアルゲートFET（電界効果
トランジスタ）、４は負荷、８（8a,8b）はコンデン
サ、９（9a,9b）はチョークコイル、である。負荷４と
しては抵抗あるいはチョークコイルが用いられる。

回路動作を説明する。デュアルゲートFET1の第１のゲ
ート端子につながる入力端子Ｅから高周波信号が入力さ
れると、その増幅出力が、ドレイン端子Ｄからコンデン
サ8bを介して出力端子Ｃに取り出される。ここでFET1の
第２のゲート端子につながる制御端子Ａから利得制御電
圧が与えられると、仮にその制御電圧が低下していった
とすると、FET1のドレインＤとソースＳとの間を流れる
電流が減っていき、そのため相互コンダクタンスgmが低
下してきて増幅利得が下がる。その結果、出力端子Ｃに
取り出される信号電圧の振幅も小さくなっていく。ここ
でＢは電源、Ｅ′はゲートに対するバイアス用電源であ
る。

なお可変利得増幅回路に関する従来技術を記載した文
献としては特開昭63−199505号公報を挙げることができ
る。

〔発明が解決しようとする課題〕

上記従来の利得可変増幅回路には集積化に向かないと
いう問題点があった。すなわち、負荷４をコイルで構成
する場合は、数μＨのインダクタンスが必要となるが、
そのように大きなインダクタンスの集積回路化は技術的
に困難である。また負荷４としてのコイルを、集積化せ
ずに外付けの部品として扱おうとすると、そのためのピ
ンが、出力と次段への入力の為に２ピン必要となり、パ
ッケージが大きくなるという不都合を生じるのではやは
り適当でない。

また負荷４を抵抗で構成した場合、集積化は容易とな
るが、制御端子Ａに印加される利得制御電圧の変化によ
ってデュアルゲートFET1のドレインＤとソースＳの間を
流れる電流が変化すると、それに応じて出力電圧端子Ｃ
の直流バイアスが、直流カットコンデンサ8bが接続され
ていない場合には、変化する。

そこで、次段の回路と直結することは困難となる。つ
まり次段の回路と直結すると、直流バイアスの変化によ
り、次段の回路が適正に動作しないことが起こり得るの
で、このような場合、やはりIC化は困難である。

直流カットコンデンサ8bを接続すれば、直流バイアス
の変化は防げるが、かかるコンデンサの容量はかなり大
きいのでやはりIC化の妨げになる。

本発明の目的は、上記問題点を解決し、負荷として抵
抗を用いても、信号出力端子における直流バイアス電圧
が変化することなく、集積化に適した利得可変増幅回路
を提供することにあり、更にその上、所要の利得制御範
囲が充分に得られる如き利得可変増幅回路を提供するこ
とにある。

〔課題を解決するための手段〕

上記目的達成のため、本発明では、デュアルゲートFE
Tから成る利得可変増幅回路において、前記デュアルゲ
ートFETと並列にシングルゲートFETを接続し、両FETの
ソース端子を共通化して定電流源に接続すると共に、コ
ンデンサを介して接地した。

さらに利得制御範囲確保のためにはデュアルゲートFE
Tと並列接続したバイパス用のシングルゲートFETの両ソ
ース間に、デュアルゲートFETのソースにアノード側を
接続したダイオードを挿入し、接続してバイパス用のシ
ングルゲートFETを流れる信号成分を含んだ電流がデュ
アルゲートFET側に洩れるのを防止する構成とした。即
ち洩れた場合、デュアルゲートFETを流れる信号電流と
シングルゲートFETを流れる信号成分を含んだ電流は位
相が逆になっているため互いに打ち消し合ってデュアル
ゲートFETを流れる信号電流が減少するので、洩れを防
ぐことによって信号電流の減少を防ぐ構成としたわけで
ある。

〔作用〕

上記構成により負荷として抵抗を用いても、そこを流
れる電流は定電流源回路により常に一定となる。そのた
め出力端子の直流バイパスレベルは利得制御電圧によら
ず一定であり、次段の回路を直結することができる。こ
こで利得制御電圧によりデュアルゲートFETを流れる電
流は、増減するわけであるが、増減した電流分はバイパ
ス用のシングルFETに流れ、総電流は定電流源回路によ
って一定に保たれるというわけである。

さらに、デュアルゲートFETのソースに接続されたコ
ンデンサによって、デュアルゲートFETのソースは交流
的に接地されているため、本増幅回路の最大利得C_Vはほ
ぼ r_S;デュアルゲートFETのソース抵抗で与えられる。以
上のように、出力端子の直流バイアスレベルが一定なの
で集積化を容易に行うことができる。

また、前述した回路において、デュアルゲートFETと
バイパス用のシングルFETの各ソース間にダイオードを
挿入した場合、バイパス用のシングルFETのソース端子
の電圧変動Δv_S′は、ダイオードがない場合の電圧変動
Δv_Sに比べとなる。

ここで、Cfはダイオードの接合容量、Cgsはバイアス
用シングルFETのゲート・ソース間接合容量である。ダ
イオードのサイズはFETに比べ小さくできるため接合容
量も小さくなる。例えばFETのサイズを100μｍ、ダイオ
ードのそれを10μｍとすると、利得制御範囲は約20dBの
改善となる。

〔実施例〕

以下、本発明の実施例を説明する。

第１図は本発明の一実施例としての利得可変増幅回路
を示す回路図である。同図において、Ａは利得制御端
子、Ｂは電源電圧端子、Ｃは出力端子、Ｆはバイアス端
子であり、Ｅは入力端子である。さらに１はデュアルゲ
ートFET、２はFET（シングルゲートFET）、３は定電流
源、4aは負荷抵抗、５はコンデンサである。

デュアルゲートFET1の第１ゲートは入力端子Ｅと接続
され、第２ゲートは利得制御端子Ａに接続されている。
またデュアルゲートFET1とFET2のそれぞれのドレインＤ
及びソースＳが相互接続され、相互接続されて出来たド
レイン対は出力端子Ｃに接続されるとともに、負荷抵抗
4aを介して電源電圧端子Ｂにも接続される。

一方、相互接続されて出来たソース対は定電流源３に
接続されると共に、コンデンサ５を介して接地される。
FET2のゲートはバイアス端子Ｆに接続され定電圧が加え
られる。

以上のように構成された利得可変増幅回路の動作を以
下に説明する。

利得制御端子Ａに印加された利得制御電圧（以下AGC
電圧と称す）V_AGCが充分高い場合、すなわち本回路の最
大利得時には、定電流源３による電流の大半がデュアル
ゲートFET1に流れ、その時のデュアルゲートFET1の相互
コンダクタンスgmをgm（max）とすると、ソースがコン
デンサ５で接地されたソース接地増幅回路となり、利得
はほぼgm（max）×R_Lで与えられる。ここでR_Lは負荷抵
抗4aの抵抗値である。

AGC電圧V_AGCが下がった場合、デュアルゲートFET1に
流れる電流が減少する。このときの相互コンダクタンス
gmをgm′とすると利得はgm′×R_Lとなり、gm′×R_L＜gm
（max）×R_LであるからAGC電圧V_AGCにより利得を変化さ
せることができる。

第２図は本実施例の利得可変増幅回路のAGC電圧に対
する利得減衰量の特性図である。

同図において、（ａ）は、デュアルゲートFET1のサイ
ズWg1のFET2のサイズWg2に等しい場合の特性であり、
（ｂ）はデュアルゲートFET1のサイズWg1がFET2のサイ
ズWg2より大きい場合の特性であり、（ｃ）はデュアル
ゲートFET1のサイズWg1がFET2のサイズWg2より小さい場
合の特性である。

これらの特性に見られるように、本発明にかかる利得
可変増幅回路では、デュアルゲートFET1とFET2のサイズ
比Wg1/Wg2を変えることによっても利得減衰特性を容易
に変更することができる。

第１図に戻り、デュアルゲートFET1を流れる電流が利
得制御のために減少したとき、減少した電流分はFET2を
流れ、定電流源３としては一定電流を流している。すな
わち負荷抵抗4aを流れる電流は変化しない。また、FET2
を流れる電流が変化しても、FET2のドレイン・ソース間
電圧はほとんど変化しないため、ソース電圧は一定であ
る。またFET2を流れる電流には信号成分は含まれない。
すなわち、出力端子Ｃに現れる電圧のうち直流成分は変
化せず、交流成分すなち信号成分のみを利得制御端子Ａ
に印加するAGC電圧V_AGCで変化させることができる。

本実施例によれば、利得制御電圧V_AGCによって出力の
直流成分が変化しないため集積化を容易に行うことがで
きるという効果がある。

第４図は本発明の他の実施例を示す回路図である。同
図において、第１図におけるのと同じ符号は同じものを
指す。そのほか、6,6aはダイオード、6b,6cはインダク
タンス、７はリードインダクタンス、である。デュアル
ゲートFETのソースＳにダイオード６のアノードを接続
し、カソードをFET2のソースＳに接続する。

一般に回路の集積化を行う場合、その中に大容量のコ
ンデンサが含まれていると、それは集積化しないで外付
けの外部部品として接続される。コンデンサ５はそのよ
うな外部部品であるが、その際、このコンデンサ５とソ
ースを接続するのに用いるボンディングワイヤ及びフレ
ームのインダクタンス成分が存在する。このインダクタ
ンス成分をリードインダクタンス７で示した。

第４図（ａ）〜（ｄ）にそれぞれ示した如き利得可変
増幅回路の動作を以下に説明するが、その前に第１図の
実施例を高周波回路に用いた場合の問題点を説明してお
く。

すなわち、第１図の実施例においても、コンデンサ５
は外部部品として接続され、その際リードインダクタン
ス７に相当するインダクタンスが存在し、通常この値は
3nH程度である。例えば1GHzの信号であればこのときの
インピーダンスは約19Ωとなる。

一方デュアルゲートFET1のソース・第１ゲート間接合
容量は約0.1pF程度であり、周波数1GHzでは1.6KΩのイ
ンピーダンスとなる。すなわち入力信号の19/1600＝−3
9dBというレベルでFET2のソースに信号が入力する。FET
2のゲートは定電圧であり、すなわちゲート接地増幅構
成のため出力端子ＣにはFET2によって増幅された信号が
あらわれる。

そのため、例えばデュアルゲートFET1とFET2のゲート
幅（サイズ）が同じであれば利得もほぼ同じであるた
め、AGC電圧V_AGCを下げてデュアルゲートFET1がオフし
てもFET2をオンするため利得制御範囲は、第６図のAGC
特性図の（ｂ）に示すように−39dB以上は得られないと
いう問題がある。

以上を踏まえて、次に第４図（ａ）に示す実施例の動
作を説明する。ダイオード６が挿入されているが、バイ
アス端子Ｆに印加する直流バイアス電圧の設定により、
デュアルゲートFET1とFET2の直流バイアスのAGC電圧V
_AGCに対する変化は第１図の実施例の場合とほぼ同様で
ある。充分低いAGC電圧V_AGCでデュアルゲートFET1はオ
フし、FET2がオンとなる。この時、交流信号の各接続点
のレベルは、ダイオード６のアノードでは第１図の実施
例の場合と同様に−39dBとなる。しかし、FET2のソース
ではダイオード６の逆バイアス接合容量CfとFET2のゲー
ト・ソース間接合容量Cgsにより分割され、交流信号の
レベルはさらに小さくなる。

一般に、ダイオード６のサイズはFET2に比べ充分小さ
くでき、例えば10分の１とすると、Cgs＝0.1pFに対し、
Cf＝0.01pFとなる。すなわち、FET2のソースの信号レベ
ルはさらに約1/10＝−20dBとなる。すなわち第６図
（ａ）に示すように、利得制御範囲を−59dBと約20dB改
善できる。

以上述べたように本実施例によれば、高周波における
利得制御範囲の改善を行うという効果がある。

第４図（ｂ），（ｃ），（ｄ）はそれぞれ同様の効果
が得られる他の実施例の回路図である。6aはダイオー
ド、6b,6Cはインダクタンスである。いずれの場合でもF
ET2のゲート・ソース間に加わる信号成分がデュアルゲ
ートFET1のソースにおけるレベルより減衰するために利
得制御範囲の改善が行える。

第５図は第４図におけるダイオード6,6aあるいはイン
ダクタンス6b,6cを同様の効果のあるインピーダンス手
段61,62で置き換えた実施例である。いずれの場合も第
４図の場合と同様の効果が得られる。

第７図は本発明の更に別の実施例を示す回路図であ
る。同図において、第１図におけるそれと同じものには
同じ符号を付してある。

第７図を参照する。利得制御端子Ａは抵抗14を介して
デュアルゲートFET1の第２ゲートＡ′へ接続される。デ
ュアルゲートFET1の第２ゲートＡ′はさらに抵抗15を介
して接地されるとともにダイオード11aのカソードと接
続され、ダイオード11aのアノードはFET10aのソースとF
ET10bのドレインの接続点に接続される。

FET10aのドレインは電源電圧端子Ｂに接続される。ま
たFET10aのゲートは抵抗12を介して電源電圧端子Ｂに接
続されるとともに抵抗13と順方向に接続されたダイオー
ド11bの直流接続を介して接地される。またFET10bのゲ
ートとソースは接地される。

FET10aのソース電位に比べＡ′点の電位が高い場合、
ダイオード11aは逆バイアスとなり電流は流れない。そ
のためAGC電圧V_AGCの変化は抵抗14と15で分割されて
Ａ′点すなわちデュアルゲートFET1の第２ゲートに伝え
られる。すなわち、抵抗14,15の分割比で利得制御開始
電圧を設定する。この時FET10aのソース電圧に比べＡ′
点の電圧が高くなるが、ダイオード11aがあるため電流
はＡ′点からFET10aのソースには流れず、Ａ′点の電圧
は所望の値となる。

さらにAGC電圧A_AGCが下がりＡ′点とFET10aのソース
電位の電位差がダイオード11aの立ち上がり電圧Vf以上
になると電流が流れＡ′点は低下しなくなる。そのた
め、本実施例の回路の利得変化はAGC電圧V_AGCの一定電
圧以下では変化しなくなる。この様子を第８図の（ａ）
に示す。

本実施例においては、さらにダイオード11aと11bの電
流密度およびFET10aと10bのゲート幅を等しくすること
で温度変化に対して補償し合うため温度によらず、また
製造バラつきについても近接して配置することで補償し
合いＡ′点の最低電圧が一定に保たれる。

以上述べたように、本実施例によれば、AGC電圧V_AGC
に依らずに最小利得を制限できる効果がある。

なお、第７図の実施例では増幅部として第１図の実施
例の回路を用いたが、第４図あるいは第５図の実施例の
回路を用いて同様の効果が得られることは明らかであ
る。

本発明のさらに他の一実施例を第９図に示す。第９図
において、第１図および第７図における実施例と同様の
構成については同符号を付して詳細な説明を省略する。

第９図において13a,13bおよび14a,14bは抵抗、17はFE
Tである。また101aは第１のAGC電圧リミット部、101bは
第２のAGC電圧リミット部であり、102はバイアス部であ
る。

FET17のドレインは電源電圧端子Ｂに接続され、ゲー
トは抵抗12と抵抗13aの直列接続を介して電源電圧端子
Ｂに接続されるとともに抵抗13bとダイオード11bの直列
接続を介して接地される。

一方、FET17のソースは抵抗14aを介して利得制御端子
Ａに接続されるとともに抵抗14bを介してデュアルゲー
トFET1の第２データに接続される。

上記のように構成された利得可変増幅回路の動作を以
下に説明する。

制御端子Ａに印加されるAGC電圧V_AGCが低下すると、
Ａ′点の電圧を一定に保つようダイオード11aがオンし
電流が流れる。さらにAGC電圧V_AGCが低下するとFET17が
導通し、FET17のソース電圧を一定に保つ。そのためAGC
電圧V_AGCがさらに低下しても、ダイオード11aを流れる
電流はほとんど変化しなくなり、Ａ′点の電圧は一定と
なる。

すなわち第７図の実施例では第８図（ａ）のＡ′点の
特性電圧が示すように、ダイオード11aがオンした後も
電流の変化に伴いＡ′点の電圧は若干の低下が見られ
る。それに対して第９図の実施例においては、Ａ′点は
第８図（ｂ）に示すようにほとんど低下しなくなり利得
減少もほとんどなくなるという効果がある。

なお101bの第２のAGC電圧リミット部を101aと同一の
構成にすることで同一の効果が得られることは明らかで
ある。

また、本実施例はAGC電圧リミット部101を１つないし
２つに限定するものではなく、101aあるいは101bの構成
を３つ以上複数個接続することを妨げない。

さらに、本実施例でも増幅部として第４図あるいは第
５図の実施例に示した回路を用いても同様の効果がある
ことは明白である。

次に第10図に本発明のさらに他の一実施例を示す。第
10図において第９図におけるのと同様の構成については
同符号を付し、詳細な説明を省略する。

第10図において、Ｍは制御電圧発生端子である。また
31はインピーダンス手段である。また、インピーダンス
変換手段100として、21のFETと22の定電流源によりソー
スホロワを形成している。

かかる構成の利得可変増幅器の動作を説明する。制御
電圧発生端子Ｍは出力インピーダンスを有し、さらに、
制御電圧に漏洩する信号成分の除去等に低域通過濾波器
（以下LPFと称す。）が設けられる。これらをインピー
ダンス手段31で示した。

このインピーダンス手段31のために制御電圧発生端子
Ｍと制御端子Ａ間に電流が流れると電位差が発生する。
すなわち、制御電圧発生端子Ｍが例えば0Vになっても制
御端子Ａは0Vにならない。そのため本実施例はソースホ
ロワにより、高入力インピーダンスで制御電圧を受ける
ため、インピーダンス手段31に電流が流れず、制御電圧
発生端子Ｍの電圧と制御端子Ａの電圧が等しくなる。

以上述べたように本実施例では、制御電圧を正確に制
御電圧端子に与える効果がある。

なお本実施例においても利得可変増幅部の回路を限定
するものでなく、第７図の実施例あるいは第４図または
第５図の実施例を用いても構わない。

本発明のなお更に他の一実施例を第11図に示す。第11
図において第１図におけるものと同様の構成については
同符号を付し、詳細な説明を省略する。

第11図において、23はFET、24aおよびｂはダイオー
ド、25aおよびｂは抵抗である。制御端子Ａに印加され
るAGC制御電圧V_AGCは、FET23のゲート・ソース間電圧Vg
sとダイオードの立ち上り電圧Vfだけバイアスレベルが
シフトしてデュアルゲートFET1の第２ゲートに印加され
る。AGC電圧A_AGCが下がるとそれに伴いデュアルゲートF
ET1の第２ゲートに印加される電圧も低下する。しか
し、印加電圧が抵抗25a,bの比で電源電圧を分割して得
られる電圧Vref以下になるAGC電圧V_AGC以下では、印加
電圧にリミットがかかりそれ以下にはさがらない。すな
わち、利得減衰にリミットがかかる。

本実施例においても第９図の実施例と同様に利得減衰
帯域を制御できるという効果がある。

なお、第11図に示した実施例は、FET23のソースとデ
ュアルゲートFET1の第２ゲート間に挿入するダイオード
の数を制限するものでなく、AGC電圧V_AGCが最大のとき
にデュアルゲートFET1の第２ゲートに印加する電圧に応
じた数を挿入、あるいは直接接続することが可能であ
る。

第12図に本発明のなお更に別の一実施例を示す。第12
図において、第４図（ａ）及び第10図におけるものと同
様の構成については同符号を付して詳細な説明を省略す
る。

第12図において、201は第４図（ａ）の実施例により
構成されたRF−AGC回路である。204は第10図の実施例に
より構成されたIF−AGC回路である。202は局部発振器で
あり、203はミクサである。RF−AGC回路201の出力端子
Ｃはミクサ203の１つの入力端子に入力し、局部発振器2
02の出力がさらにミクサ203のもう１方の入力端子に入
力する。そしてミクサ203の出力端子がIF−AGC回路204
の入力端子Ｅに入力する。

本構成は例えばテレビジョン放送あるいは衛星放送等
のチューナに使用される。

入力信号はRF−AGC回路201で適当に増幅され、ミクサ
203で、局部発振器202の局部発振信号を周波数混合され
中間周波数信号が得られる。この中間周波数信号はIF−
AGC回路204に入力され再び適当に増幅される。このとき
RF−AGC回路201とIF−AGC回路204の増幅度は、制御端子
Ａに印加される１つのAGC電圧V_AGCで決定する。

それは各々のバイアス電圧端子Ｆにかけるバイアス電
圧V_Bにより設定する。すなわち、IF−AGC回路204のバイ
アス電圧V_B2をRF−AGC回路201のバイアス電圧V_B1に比べ
約2V高くする。またIF−AGC回路204のAGC電圧V_AGCのリ
ミッタ電圧をRF−AGC回路201の動作しはじめる電圧に設
定する。これにより利得のAGC電圧V_AGCに対する変化特
性は第13図に示すようになる。

第13図において、（ａ）がIF−AGC回路204の特性であ
り、（ｂ）がRF−AGC回路201の特性であり、破線で示し
た（ｃ）が両者を総合した特性である。

第13図のようなAGC電圧特性にすることで、入力信号
が小さい場合にはAGC電圧の範囲Ｉに見られるように、R
F−AGC回路201の利得を最大にすることで雑音指数を最
良の状態で使用することができる。入力信号が大きくな
ると、こんどは歪が問題となる。そこでAGC電圧の範囲I
Iに見られるように、RF−AGC回路201の利得を小さく
し、信号レベルを小さくし、歪特性の劣化を避ける。

すなわち、本実施例によれば、雑音指数と歪が最良と
なるAGC特性を得ることができという効果がある。

本発明のさらに他の一実施例を第14図に示す。第14図
において第１図と同様の構成については同符号を付して
詳細な説明を省略する。

第14図において、1aおよび1bはFET（シングルゲートF
ET）である。直列接続した２個のFET1aおよび1bは、デ
ュアルゲートFETと同様の動作を行う。すなわち、本実
施例はデュアルゲートFETを用いず第１図と同様の動作
を行う。

第４図乃至第12図に含まれる各実施例において、デュ
アルゲートFET1を直列接続した２個のFET1aと1bに置き
換えても同様の動作および効果を得ることができるのは
明白である。

本実施例において、デュアルゲートFET、シングルゲ
ートFETに、GaAsショットキーゲート電界効果トランジ
スタを用い、ダイオートにGaAsショットキーゲートダイ
オートを用いれば高周波特性に優れた利得可変増幅回路
を得ることができる。

〔発明の効果〕

本発明によれば、以上説明したように、利得可変増幅
回路において、出力直流バイアスが変動しないので、集
積化に適した利得可変増幅回路が得られるという効果が
ある。

また、ダイオードによりバイパス用のFETへの信号リ
ークが減少するので利得制御幅を広くできるという効果
がある。

また、バラつき，温度変化に対し変動の少ないリミッ
タ部を設けることにより、利得制御範囲の精度が向上す
る効果がある。

さらに、上記の利得可変増幅回路を組み合せて使用す
ることで雑音指数，歪特性が最適な状態となるような利
得制御を行い得るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例としての利得可変増幅回路を
示す回路図、第２図は第１図に示した実施例のAGC電圧
対利得減衰量の特性図、第３図は利得可変増幅回路の従
来例を示す回路図、第４図、第５図はそれぞれ本発明の
他の実施例を示す回路図、第６図はAGC電圧対利得減衰
量の特性を実施例間で比較して示した特性図、第７図は
本発明の別の実施例を示す回路図、第８図はAGC電圧に
対する特性を実施例間で比較して示した特性図、第９図
乃至第12図はそれぞれ本発明の更に別の実施例を示す回
路図、第13図は第12図の実施例に対するAGC電圧対利得
減衰量の特性図、第14図は本発明のなお更に別の実施例
を示す回路図、である。符号の説明１……デュアルゲートFET、２……FET、３……定電流
源、4a……負荷抵抗、５……コンデンサ、Ａ……利得制
御端子、Ｂ……電源電圧端子、Ｃ……出力端子、Ｅ……
入力端子、Ｆ……バイアス端子、Ｄ……ドレイン、Ｓ…
…ソース

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−176914（ＪＰ，Ａ) 特開昭62−109414（ＪＰ，Ａ) 特開昭64−5216（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03G 3/00

Claims

(57)【特許請求の範囲】

【請求項１】デュアルゲートFET（１）の第１のゲート
端子である入力端子（Ｅ）に入力された高周波信号を増
幅してそのドレイン端子である出力端子（Ｃ）から取り
出し、その際、その増幅利得を、第２のゲート端子であ
る制御端子（Ａ）に印加される制御電圧によって可変制
御することの出来る前記デュアルゲートFET（１）から
成る利得可変増幅回路において、前記デュアルゲートFETと並列にシングルゲートFET
（２）を接続し、両FETのソースおよびドレイン端子を
共通化し、その共通化したソース端子を定電流源（３）
に接続すると共に、コンデンサ（５）を介して接地した
ことを特徴とする利得可変増幅回路。
【請求項２】デュアルゲートFET（１）の第１のゲート
端子である入力端子（Ｅ）に入力された高周波信号を増
幅してそのドレイン端子である出力端子（Ｃ）から取り
出し、その際、その増幅利得を、第２のゲート端子であ
る制御端子（Ａ）に印加される制御電圧によって可変制
御することの出来る前記デュアルゲートFET（１）から
成る利得可変増幅回路において、前記デュアルゲートFET（１）との間でお互いのドレイ
ン端子を相互接続したシングルゲートFET（２）を設
け、前記デュアルゲートFETのソース端子をコンデンサ
（５）を介して接地すると共に、前記シングルゲートFE
Tのソースは、第１のインピーダンス手段（62）を介し
て定電流源（３）に接続する共に、該第１のインピーダ
ンス手段（62）と定電流源（３）との接続点と前記デュ
アルゲートFETのソース端子との間に第２のインピーダ
ンス手段（61）を接続したことを特徴とする利得可変増
幅回路。
【請求項３】請求項２に記載の利得可変増幅回路におい
て、前記第１のインピーダンス手段（62）と第２のイン
ピーダンス手段（61）のうち、何れか一方が短絡状態を
採ることを特徴とする利得可変増幅回路。
【請求項４】請求項２に記載の利得可変増幅回路におい
て、前記第１のインピーダンス手段（62）と第２のイン
ピーダンス手段（61）のうち、少なくとも一方が直流的
には短絡状態を採るが、交流的には高インピーダンスを
呈するインピーダンス手段から成ることを特徴とする利
得可変増幅回路。
【請求項５】請求項３に記載の利得可変増幅回路におい
て、第１のインピーダンス手段（62）と第２のインピー
ダンス手段（61）のうちで、短絡状態を採らない残りの
方のインピーダンス手段が、直流的には短絡状態を採る
が、交流的には高インピーダンスを呈するインピーダン
ス手段から成ることを特徴とする利得可変増幅回路。
【請求項６】請求項２に記載の利得可変増幅回路におい
て、前記第１のインピーダンス手段（62）と第２のイン
ピーダンス手段（61）のうち、少なくとも一方がダイオ
ード又はインダクタンスから成ることを特徴とする利得
可変増幅回路。
【請求項７】デュアルゲートFET（１）の第１のゲート
端子である入力端子（Ｅ）に入力された高周波信号を増
幅してそのドレイン端子である出力端子（Ｃ）から取り
出し、その際、その増幅利得を、第２のゲート端子であ
る制御端子（Ａ）に印加される制御電圧によって可変制
御することの出来る前記デュアルゲートFET（１）から
成る利得可変増幅回路において、前記デュアルゲートFET（１）との間でお互いのドレイ
ン端子を相互接続したシングルゲートFET（２）を設
け、前記デュアルゲートFETのソース端子にそのアノー
ド側が接続され、そのカソード側が前記シングルゲート
FETのソース端子に接続されたダイオード（６）を設
け、前記デュアルゲートFETのソース端子はさらにコン
デンサ（５）を介して接地し、前記シングルゲートFET
のソースは、定電流源（３）に接続したことを特徴とす
る利得可変増幅回路。
【請求項８】デュアルゲートFET（１）の第１のゲート
端子である入力端子（Ｅ）に入力された高周波信号を増
幅してそのドレイン端子である出力端子（Ｃ）から取り
出し、その際、その増幅利得を、第２のゲート端子であ
る制御端子（Ａ）に印加される制御電圧によって可変制
御することの出来る前記デュアルゲートFET（１）から
成る利得可変増幅回路において、前記デュアルゲートFET（１）との間でお互いのドレイ
ン端子を相互接続したシングルゲートFET（２）を設
け、前記デュアルゲートFETのソース端子を定電流源
（３）に接続すると共に、コンデンサ（５）を介して接
地し、前記シングルゲートFETのソース端子が、該ソー
ス端子側にそのアノード側が接続されたダイオード（6
a）を介して前記デュアルゲートFETのソース端子に接続
されたことを特徴とする利得可変増幅回路。
【請求項９】請求項７に記載の利得可変増幅回路におい
て、前記シングルゲートFETのソース端子と定電流源
（３）とを接続する際、該シングルゲートFETのソース
端子にそのアノード側が接続されたダイオードを介して
接続したことを特徴とする利得可変増幅回路。
【請求項１０】請求項7,8又は９に記載の利得可変増幅
回路において、前記ダイオードをインダクタンスに置き
換えたことを特徴とする利得可変増幅回路。
【請求項１１】請求項１乃至10の中の任意の一つに記載
の利得可変増幅回路において、デュアルゲートFETとシ
ングルゲートFETの各ゲートのサイズ比を選ぶことによ
って所望の利得制御特性を得たことを特徴とする利得可
変増幅回路。
【請求項１２】請求項１乃至11の中の任意の一つに記載
の利得可変増幅回路において、前記デュアルゲートFET
の第２のゲート端子である制御端子に、該制御端子に印
加する制御電圧を分割する分割回路又は該制御端子に印
加する制御電圧の低下を制限するリミッタ回路の何れか
一方又は双方を接続して成ることを特徴とする利得可変
増幅回路。
【請求項１３】請求項12に記載の利得可変増幅回路にお
いて、前記リミッタ回路は、そのドレインが電源に接続
され、そのゲートが抵抗を介して前記電源に接続される
とともに抵抗とダイオードの直列回路を介して接地さ
れ、そのソースが前記制御端子に接続されたFETから成
ることを特徴とする利得可変増幅回路。
【請求項１４】請求項12に記載の利得可変増幅回路にお
いて、前記リミッタ回路は、そのドレインが電源に接続
され、そのゲートが抵抗を介して前記電源に接続される
とともに抵抗と第３のダイオード（11b）の直列回路を
介して接地された第１のFET（10a）と、そのドレインが
前記第１のFETのソースに接続され、そのゲートとソー
スが共に接地された第２のFET（10b）と、そのアノード
が前記第１のFETのソースと第２のFETのドレインとの接
続点に接続され、そのカソードが前記制御端子に接続さ
れた第４のダイオード（11a）と、から成ることを特徴
とする利得可変増幅回路。
【請求項１５】請求項14に記載の利得可変増幅回路にお
いて、前記第３のダイオード（11b）と第４のダイオー
ド（11a）の電流密度を等しくし、前記第１、第２の各F
ETのサイズを等しくしたことを特徴とする利得可変増幅
回路。
【請求項１６】請求項12に記載の利得可変増幅回路にお
いて、前記リミッタ回路は、そのドレインが電源に接続
され、そのゲートに制御電圧が印加される第１のFET（2
3）と、電源電圧を分割して前記デュアルゲートFET
（１）の制御端子に印加するバイアス回路（25a,25b）
と、前記第１のFET（23）のソースと前記デュアルゲー
トFET（１）の制御端子との間を直接又はダイオード（2
4a,24b）を介して接続する接続回路と、から成ることを
特徴とする利得可変増幅回路。
【請求項１７】請求項12に記載の利得可変増幅回路にお
いて、前記リミッタ回路は、そのドレインが電源に接続
され、そのゲートが抵抗を介して前記電源に接続される
とともに抵抗と第３のダイオード（11b）の直列回路を
介して接地された第１のFET（10a）と、そのドレインが
前記第１のFETのソースに接続され、そのゲートとソー
スが共に接地された第２のFET（10b）と、そのアノード
が前記第１のFETのソースと第２のFETのドレインとの接
続点に接続され、そのカソードが前記制御端子に接続さ
れた第４のダイオード（11a）と、から成るリミッタを
複数個接続することにより構成したリミッタ回路から成
ることを特徴とする利得可変増幅回路。
【請求項１８】請求項１乃至17の中の任意の一つに記載
の利得可変増幅回路において、制御電圧がインピーダン
ス変換手段（100）を介して制御端子又はリミッタ回路
に印加されることを特徴とする利得可変増幅回路。
【請求項１９】請求項18に記載の利得可変増幅回路にお
いて、インピーダンス変換手段がソースホロワ回路から
成ることを特徴とする利得可変増幅回路。
【請求項２０】請求項１乃至19の中の何れかに記載の利
得可変増幅回路を少なくとも２個選択し、共通の制御電
圧に対してそれら個々の利得可変増幅回路の利得が異な
るように、それらを縦続接続して成ることを特徴とする
利得可変増幅回路。
【請求項２１】請求項１乃至20の中の任意の一つに記載
の利得可変増幅回路において、前記デュアルゲートFET
を直列接続した２個のシングルゲートFETで置換したこ
とを特徴とする利得可変増幅回路。
【請求項２２】請求項１乃至21の中の任意の一つに記載
の利得可変増幅回路において、前記デュアルゲートFET
及びシングルゲートFETがGaAsショットキーゲート電界
効果トランジスタから成ることを特徴とする利得可変増
幅回路。
【請求項２３】請求項６乃至22の中の任意の一つに記載
の利得可変増幅回路において、前記ダイオードがGaAsシ
ョットキーゲートダイオードから成ることを特徴とする
利得可変増幅回路。