JPH02274006A

JPH02274006A - 利得可変増幅回路

Info

Publication number: JPH02274006A
Application number: JP9515289A
Authority: JP
Inventors: Takeshi Sakuta; 作田　健; Isao Akitake; 秋武　勇夫; Akio Yamamoto; 昭夫山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-04-17
Filing date: 1989-04-17
Publication date: 1990-11-08
Anticipated expiration: 2014-03-03
Also published as: JP2862560B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、利得制御電圧を与えられると、それに従って
増幅利得を可変制御することのできる利得可変増幅回路
に関するものであり、例えば衛星放送用のテレビ受像機
におけるチューナ等においてＩＣ（集積回路）化して用
いるのに好適な、かかる利得可変増幅回路に関するもの
である。

〔従来の技術〕

第３図は、従来の利得可変増幅回路を示す回路図である
。同図において、１はデュアルゲートＦＥＴ（電界効果
トランジスタ）、４は負荷、８（８ａ、８ｂ）はコンデ
ンサ、９　（９ａ、９ｂ）はチョークコイル、である。

負荷４としては抵抗あるいはチョークコイルが用いられ
る。

回路動作を説明する。デュアルゲートＦＥＴＩの第１の
ゲート端子につながる入力端子Ｅから高周波信号が入力
されると、その増幅出力が、ドレイン端子りからコンデ
ンサ８ｂを介して出力端子Ｃに取り出される。ここでＦ
ＥＴＩの第２のゲート端子につながる制御端子Ａから利
得制御電圧が与えられると、仮にその制御電圧が低下し
ていったとすると、ＦＥＴＩのドレインＤとソースＳと
の間を流れる電流が減っていき、そのため相互コンダク
タンスｇｍが低下してきて増幅利得が下がる。その結果
、出力端子Ｃに取り出される信号電圧の振幅も小さ（な
っていく。ここでＢは電源、Ｅ′はゲートに対するバイ
アス用電源である。

なお可変利得増幅回路に関する従来技術を記載した文献
としては特開昭６３−１９９５０５号公報を挙げること
ができる。

〔発明が解決しようとする課題〕

上記従来の利得可変増幅回路には集積化に向かないとい
う問題点があった。すなわち、負荷４をコイルで構成す
る場合は、数μＨのインダクタンスが必要となるが、そ
のように大きなインダクタンスの集積回路化は技術的に
困難である。また負荷４としてのコイルを、集積化せず
に外付けの部品として扱おうとすると、そのためのピン
が、出力と次段への入力の為に２ビン必要となり、パッ
ケージが大きくなるという不都合を生じるのでやはり適
当でない。

また負荷４を抵抗で構成した場合、集積化は容易となる
が、制御端子Ａに印加される利得制御電圧の変化によっ
てデュアルゲートＦＥＴＩのドレインＤとソースＳの間
を流れる電流が変化すると、それに応じて出力電圧端子
Ｃの直流バイアスが、直流カットコンデンサ８ｂが接続
されていない場合には、変化する。

そこで、次段の回路と直結することは困難となる。つま
り次段の回路と直結すると、直流バイアスの変化により
、次段の回路が適正に動作しないことが起こり得るので
、このような場合、やはりｒｃ化は困難である。

直流カットコンデンサ′８ｂを接続すれば、直流バイア
スの変化は防げるが、かかるコンデンサの容量はかなり
大きいのでやはりＩＣ化の妨げになる。

本発明の目的は、上記問題点を解決し、負荷として抵抗
を用いても、信号出力端子における直流バイアス電圧が
変化することなく、集積化に適した利得可変増幅回路を
提供することにあり、更にその上、所要の利得制御範囲
が充分に得られる如き利得可変増幅回路を提供すること
にある。

〔課題を解決するための手段〕

上記目的達成のため、本発明では、デュアルゲートＦＥ
Ｔから成る利得可変増幅回路において、前記デュアルゲ
ートＦＥＴと並列にシングルゲートＦＥＴを接続し、両
ＦＥＴのソース端子を共通化して定電流源に接続する共
に、コンデンサを介して接地した。

さらに利得制御範囲確保のためにはデュアルゲートＦＥ
Ｔと並列接続したバイパス用のシングルゲートＦＥＴの
両ソース間に、デュアルゲートＦＥＴのソースにアノー
ド側を接続したダイオードを挿入、接続してバイパス用
のシングルゲートＦＥＴを流れる信号成分を含んだ電流
がデュアルゲートＦＥＴ側に洩れるのを防止する構成と
した。

即ち洩れた場合、デュアルゲートＦＥＴを流れる信号電
流とシングルゲ−１−ＦＥＴを流れる信号成分を含んだ
電流は位相が逆になっているため互いに打ち消し合って
デュアルゲートＦＥＴを流れる信号電流が減少するので
、洩れを防ぐことによって信号電流の減少を防ぐ構成と
したわけである。

〔作用〕

上記構成により負荷として抵抗を用いても、そこを流れ
る電流は定電流源回路により常に一定となる。そのため
出力端子の直流バイアスレベルは利得制御電圧によらず
一定であり、次段の回路を直結することができる。ここ
で利得制御電圧によりデュアルゲートＦＥＴを流れる電
流は、増減するわけであるが、増減した電流分はバイパ
ス用のシングルＦＥＴに流れ、総電流は定電流源回路に
よって一定に保たれるというわけである。

さらに、デュアルゲートＦＥＴのソースに接続されたコ
ンデンサによって、デュアルゲートＦＥＴのソースは交
流的に接地されているため、本増幅回路の最大利得Ｇｖ
はほぼｓｒ、；デュアルゲートＦＥＴのソース抵抗で与えられる
。以上のように、出力端子の直流バイアスレベルが一定
なので集積化を容易に行うことができる。

また、前述した回路において、デュアルゲートＦＥＴと
バイパス用のシングルＦＥＴの各ソース間にダイオード
を挿入した場合、バイパス用のシングルＦＥＴのソース
端子の電圧変動Ａｙ、ｌは、ダイオードがない場合の電
圧変動Ａｖ、に比ベア１１ｖ、　　　　　　Ｃｆ　　＋
Ｃｇｓとなる。

ここで、Ｃｆはダイオードの接合容量、Ｃｇｓはバイア
ス用シングルＦＥＴのゲート・ソース間接合容量である
。ダイオードのサイズはＦＥＴに比べ小さくできるため
接合容量も小さくなる。例えばＦＥＴのサイズを１００
μｍ１ダイオードのそれを１０μｍとすると、利得制御
範囲は約２０ｄＢの改善となる。

〔実施例〕

以下、本発明の詳細な説明する。

第１図は本発明の一実施例としての利得可変増幅回路を
示す回路図である。同図において、Ａは利得制御端子、
Ｂは電源電圧端子、Ｃは出力端子、Ｆはバイアス端子で
あり、Ｅは入力端子である。

さらにｌはデュアルゲートＦＥＴ、２はＦＥＴ（シング
ルゲートＦＥＴ）、３は定電流源、４ａは負荷抵抗、５
はコンデンサである。

デュアルゲートＦＥＴ１の第１ゲートは入力端子Ｅと接
続され、第２ゲートは利得制御端子Ａに接続されている
。またデュアルゲートＦＥＴ１とＦＥＴ２のそれぞれの
ドレインＤ及びソースＳが相互接続され、相互接続され
て出来たドレイン対は出力端子Ｃに接続されるとともに
、負荷抵抗４ａを介して電源電圧端子Ｂにも接続される
。

一方、相互接続されて出来たソース対は定電流源３に接
続されると共に、コンデンサ５を介して接地される。Ｆ
ＥＴ２のゲートはバイアス端子Ｆに接続され定電圧が加
えられる。

以上のように構成された利得可変増幅回路の動作を以下
に説明する。

利得制御端子Ａに印加された利得制御電圧（以下ＡＧＣ
電圧と称す）　ＶＡｃｃが充分高い場合、すなわち本回
路の最大利得時には、定電流源３による電流の大半がデ
ュアルゲートＦＥＴＩに流れ、その時のデュアルゲート
ＦＥＴ１の相互コンダクタンスｇｍをｇｍ（ｍａｘ）　
　とすると、ソースがコンデンサ５で接地されたソース
接地増幅回路となり、利得はほぼｇ　ｍ（ｍ　ａ　ｙ）
Ｘ　Ｒ，で与えられる。ここでＲＬは負荷抵抗４ａの抵
抗値である。

ＡＧＣ電圧ｖａｃｃが下がった場合、デュアルゲートＦ
ＥＴＩに流れる電流が減少する。このときの相互コンダ
クタンスｇｍをｇｍｏとすると利得はｇｍ’ＸＲ，とな
り、ｇｍｏＸＲ，＜ｇｍ　（ｍａｘ）ＸＲＬであるから
ＡＧＣ電圧■ＡＧｃにより利得を変化させることができ
る。

第２図は本実施例の利得可変増幅回路のＡＧＣ電圧に対
する利得減衰量の特性図である。

同図において、（ａ）は、デュアルゲートＦＥＴ１のサ
イズＷｇｌがＦＥＴ２のサイズｗｇ２に等しい場合の特
性であり、（ｂ）はデュアルゲートＦＥＴＩのサイズＷ
ｇｌがＦＥＴ２のサイズＷｇ２より大きい場合の特性で
あり、（Ｃ）はデュアルゲートＦＥＴＩのサイズＷｇｌ
がＦＥＴ２のサイズＷｇ２より小さい場合の特性である
。

これらの特性に見られるように、本発明にかかる利得可
変増幅回路では、デュアルゲートＦＥＴ１とＦＥＴ２の
サイズ比　Ｗｇ　１／Ｗｇ　２　　を変えることによっ
ても利得減衰特性を容易に変更することができる。

第１図に戻り、デュアルゲートＦＥＴＩを流れる電流が
利得制御のために減少したとき、減少した電流分はＦＥ
Ｔ２を流れ、定電流ｔＸ３としては一定電流を流してい
る。すなわち負荷抵抗４ａを流れる電流は変化しない。

またＦＥＴ２を流れる電流には信号成分は含まれない。

すなわち、出力端子Ｃに現れる電圧のうち直流成分は変
化せず、交流成分すなち信号成分のみを利得制御端子Ａ
に印加するＡＧＣ電圧ＶａＣ６で変化させることができ
る。

本実施例によれば、利得制御電圧ＶＡＧＣによって出力
の直流成分が変化しないため集積化を容易に行うことが
できるという効果がある。

第４図は本発明の他の実施例を示す回路図である。同図
において、第１図におけるのと同じ符号は同じものを指
す。そのほか、６，６ａはダイオード、６ｂ、６ｃはイ
ンダクタンス、７はリードインダクタンス、である。デ
ュアルゲートＦＥＴ１のソースＳにダイオード６のアノ
ードを接続し、カソードをＦＥＴ２のソースＳに接続す
る。

一般に回路の集積化を行う場合、その中に大容量のコン
デンサが含まれていると、それは集積化しないで外付け
の外部部品として接続される。コンデンサ５はそのよう
な外部部品であるが、その際、このコンデンサ５とソー
スを接続するのに用いるボンディングワイヤ及びフレー
ムのインダクタンス成分が存在する。このインダクタン
ス成分をリードインダクタンス７で示した。

第４図（ａ）〜（ｄ）にそれぞれ示した如き利得可変増
幅回路の動作を以下に説明するが、その前に第１図の実
施例を高周波回路に用いた場合の問題点を説明しておく
。

すなわち、第１図の実施例においても、コンデンサ５は
外部部品として接続され、その際リードインダクタンス
７に相当するインダクタンスが存在し、通常この値は３
ｎＨ程度である。例えばＩＧＨｚの信号であればこのと
きのインピーダンスは約１９Ωとなる。

一方デュアルゲー１−ＦＥＴＩのソース・第１ゲート間
接合容量は約０．１ｐＦ程度であり、周波数ＩＧＨｚで
は１．６にΩのインピーダンスとなる。すなわち入力信
号の１９／１６００＝−３９ｄＢというレベルでＦＥＴ
２のソースに信号が入力する。ＦＥＴ２のゲートは定電
圧であり、すなわちゲート接地増幅構成のため出力端子
ＣにはＦＥＴ２によって増幅された信号があられれる。

そのため、例えばデュアルゲートＦＥＴＩとＦＥＴ２の
ゲート幅（サイズ）が同じであれば利得もほぼ同じであ
るため、ＡＧＣ電圧ｖａｃｃを下げてデュアルゲートＦ
ＥＴＩがオフしてもＦＥＴ２がオンするため利得制御範
囲は、第６図のＡＧＣ特性図の（ｂ）に示すように一３
９ｄＢ以上は得られないという問題がある。

以上を踏まえて、次に第４図（ａ）に示す実施例の動作
を説明する。ダイオード６が挿入されているが、バイア
ス端子Ｆに印加する直流バイアス電圧の設定により、デ
ュアルゲートＦＥＴＩとＦＥＴ２の直流バイアスのＡＧ
Ｃ電圧ＶＡＧＣに対する変化は第１図の実施例の場合と
ほぼ同様である。

充分低いＡＧＣ電圧ＶＡＧＣでデュアルゲートＦＥＴ１
はオフし、ＦＥＴ２がオンとなる。この時、交流信号の
各接続点のレベルは、ダイオード６のアノードでは第１
図の実施例の場合と同様に一３９ｄＢとなる。しかし、
ＦＥＴ２のソースではダイオード６の逆バイアス接合容
量ＣｆとＦＥＴ２のゲート・ソース間接合容量Ｃｇｓに
より分割され、交流信号のレベルはさらに小さくなる。

−ｒに、ダイオード６のサイズはＦＥＴ２に比べ充分小
さくでき、例えば１０分の１とすると、Ｃｇｓ＝　０．
１　ｐＦに対し、Ｃｆ＝０．０１ｐＦとなる。

すなわち、ＦＥＴ２のソースの信号レベルはさらに約１
／１０＝−２０ｄＢとなる。すなわち第６図（ａ）に示
すように、利得制御範囲を一５９ｄＢと約２０ｄＢ改善
できる。

以上述べたように本実施例によれば、高周波における利
得制御範囲の改善を行うという効果がある。

第４図（ｂ）、　（ｃ）、　（ｄ）はそれぞれ同様の効
果が得られる他の実施例の回路図である。６ａはダイオ
ード、６ｂ、６ｃはインダクタンスである。

いずれの場合でもＦＥＴ２のゲート・ソース間に加わる
信号成分がデュアルゲートＦＥＴＩのソースにおけるレ
ベルより減衰するために利得制御範囲の改善が行える。

第５図は第４図におけるダイオード６．６ａあるいはイ
ンダクタンス６ｂ、６ｃを同様の効果のあるインピーダ
ンス手段６１．６２で置き換えた実施例である。いずれ
の場合も第４図の場合と同様の効果が得られる。

第７図は本発明の更に別の実施例を示す回路図である。

同図において、第１図におけるそれと同じものには同じ
符号を付しである。

第７図を参照する。利得制御端子Ａは抵抗１４を介して
デュアルゲートＦＥＴＩの第２ゲートＡ′へ接続される
。デュアルゲートＦＥＴＩの第２ゲートＡ′はさらに抵
抗１５を介して接地されるとともにダイオード１１ａの
カソードと接続され、ダイオード１１ａのアノードはＦ
ＥＴ１０ａのソースとＦＥＴ１０ｂのドレインの接続点
に接続される。

ＦＥＴ１０ａのドレインは電源電圧端子已に接続される
。またＦＥＴ１０ａのゲートは抵抗１２を介して電源電
圧端子Ｂに接続されるとともに抵抗１３と順方向に接続
されたダイオード１１ｂの直列接続を介して接地される
。またＦＥＴ１０ｂのゲートとソースは接地される。

ＦＥＴ１０ａのソース電位に比べＡ“点の電位が高い場
合、ダイオード１１ａは逆バイアスとなり電流は流れな
い。そのためＡＧＣ電圧■０６．の変化は抵抗１４と１
５で分割されてＡ１点すなわちデュアルゲートＦＥＴＩ
の第２ゲートに伝えられる。すなわち、抵抗１４．１５
の分割比で利得制御開始電圧を設定する。この時ＦＥＴ
１０ａのソース電圧に比べＡ１点の電圧が高くなるが、
ダイオード１１ａがあるため電流はＡ１点からＦＥＴ１
０ａのソースには流れず、Ａ１点の電圧は所望の値とな
る。

さらにＡＧＣ電圧ｖａｃｃが下がりＡ゛点とＦＥＴ１０
ａのソース電位の電位差がダイオード１１ａの立ち上が
り電圧Ｖｆ以上になると電流が流れＡ１点は低下しなく
なる。そのため、本実施例の回路の利得変化はＡＧＣ電
圧ＶＡＧｃの一定電圧以下では変化しなくなる。この様
子を第８図の（ａ）に示す。

本実施例においては、さらにダイオード１１ａとＩｌｂ
の電流密度およびＦＥＴ１０ａと１０ｂのゲート幅を等
しくすることで温度変化に対して補償し合うため温度に
よらず、また製造バラつきについても近接して配置する
ことで補償し合いＡ。

点の最低電圧が一定に保たれる。

以上述べたように、本実施例によれば、ＡＧＣ電圧ＶＡ
ＧＣに依らずに最小利得を制限できる効果がある。

なお、第７図の実施例では増幅部として第１図の実施例
の回路を用いたが、第４図あるいは第５図の実施例の回
路を用いて同様の効果が得られることは明らかである。

本発明のさらに他の一実施例を第９図に示す。

第９図において、第１図および第７図における実施例と
同様の構成については同符号を付して詳細な説明を省略
する。

第９図において１３ａ、１３ｂおよび１４ａ。

１４ｂは抵抗、１７はＦＥＴである。また・１０１ａは
第１のＡＧＣ電圧リミット部、１０１ｂは第２のＡＧＣ
電圧リミット部であり、１０２はバイアス部である。

ＦＥＴ１７のドレインは電源電圧端子Ｂに接続され、ゲ
ートは抵抗１２と抵抗１３ａの直列接続を介して電源電
圧端子已に接続されるとともに抵抗１３ｂとダイオード
１１ｂの直列接続を介して接地される。

一方、ＦＥＴ１７のソースは抵抗１４ａを介して利得制
御端子Ａに接続されるとともに抵抗１４ｂを介してデュ
アルゲートＦＥＴＩの第２ゲートに接続される。

上記のように構成された利得可変増幅回路の動作を以下
に説明する。

制御端子Ａに印加されるＡＧＣ電圧ＶＡＧＣが低下する
と、Ａ“点の電圧を一定に保つようダイオード１１ａが
オンし電流が流れる。さらにＡＧＣ電圧■ＡＧＣが低下
するとＦＥＴ１７が導通し、ＦＥＴ１７のソース電圧を
一定に保つ。そのためＡＧＣ電圧■ＡＧｃがさらに低下
しても、ダイオード１１ａを流れる電流はほとんど変化
しなくなり、Ａ“点の電圧は一定となる。

すなわち第７図の実施例では第８図（ａ）のＡ“点の特
性電圧が示すように、ダイオード１１ａがオンした後も
電流の変化に伴いＡ′点の電圧は若干の低下が見られる
。それに対して第９図の実施例においては、Ａ１点は第
８図（ｂ）に示すようにほとんど低下しなくなり利得減
少もほとんどなくなるという効果がある。

なお１０１ｂの第２のＡＧＣ電圧リミット部を１０１ａ
と同一の構成にすることで同一の効果が得られることは
明らかである。

また、本実施例はＡＧＣ電圧リミすト部１０１を１つな
いし２つに限定するものではなく、１０Ｉａあるいは１
０１ｂの構成を３つ以上複数個接続することを妨げない
。

さらに、本実施例でも増幅部として第４図あるいは第５
図の実施例に示した回路を用いても同様の効果があるこ
とは明白である。

次に第１０図に本発明のさらに他の一実施例を示す。第
１０図において第９図におけるのと同様の構成について
は同符号を付し、詳細な説明を省略する。

第１Ｏ図において、Ｍは制御電圧発生端子である。また
３１はインピーダンス手段である。２１のＦＥＴと２２
の定電流源によりソースホロワを形成している。

かかる構成の利得可変増幅器の動作を説明する。

制御電圧発生端子Ｍは出力インピーダンスを有し、さら
に、制御電圧に漏洩する信号成分の除去等に低域通過濾
波器（以下ＬＰＦと称す。）が設けられる。これらをイ
ンピーダンス手段３１で示した。

このインピーダンス手段３１のために制御電圧発生端子
Ｍと制御端子Ａ間に電流が流れると電位差が発生する。

すなわち、制御電圧発生端子Ｍが例えばＯｖになっても
制御端子ＡはＯＶにならない。そのため本実施例はソー
スホロワにより、高入力インピーダンスで制御電圧を受
けるため、インピーダンス手段３１に電流が流れず、制
御電圧発生端子Ｍの電圧と制御端子Ａの電圧が等しくな
る。

以上述べたように本実施例では、制御電圧を正゛確に制
御電圧端子に与える効果がある。

なお本実施例においても利得可変増幅部の回路を限定す
るものでなく、第７図の実施例あるいは第４図または第
５図の実施例を用いても構わない。

本発明のなお更に他の一実施例を第１１図に示す、第１
１図において第１図におけるものと同様の構成について
は同符号を付し、詳細な説明を省略する。

第１１図において、２３はＦＥＴ、２４ａおよびｂはダ
イオード、２５ａおよびｂは抵抗である。

制御端子Ａに印加されるＡＧＣ制御電圧ＶＡＧＣは、Ｆ
ＥＴ２３のゲート・ソース間電圧Ｖｇｓとダイオードの
立ち上り電圧■ｆだけハイアスレヘルがシフトしてデュ
アルゲートＦＥＴＩの第２ゲートに印加される。ＡＧＣ
電圧■＾ＧＣが下がるとそれに伴いデュアルゲートＦＥ
ＴＩの第２ゲートに印加される電圧も低下する。しかし
、印加電圧が抵抗２５ａ、ｂの比で電源電圧を分割して
得られる電圧Ｖ　ｒｅｆ以下になるＡＧＣ電圧Ｖ　ＡＧ
Ｃ以下では、印加電圧にリミットがかかりそれ以下には
さがらない。すなわち、利得減衰にリミットがかかる。

本実施例においても第９図の実施例と同様に利得減衰帯
域を制御できるという効果がある。

なお、第１１図に示した実施例は、ＦＥＴ２３のソース
とデュアルゲートＦＥＴＩの第２ゲート間に挿入するダ
イオードの数を制限するものでなく、ＡＧＣ電圧ＶＡＧ
Ｃが最大のときにデュアルゲートＦＥＴＩの第２ゲート
に印加する電圧に応じた数を挿入、あるいは直接接続す
ることが可能である。

第１２図に本発明のなお更に別の一実施例を示す。第１
２図において、第４図（ａ）及び第１０図におけるもの
と同様の構成については同符号を付して詳細な説明を省
略する。

第１２図において、２０１は第４図（ａ）の実施例によ
り構成されたＲＦ−ＡＧＣ回路である。

２０４は第１０図の実施例により構成されたＩＦ−ＡＧ
Ｃ回路である。２０２は局部発振器であり、２０３はミ
クサである。ＲＦ−ＡＧＣ回路２０１の出力端子Ｃはミ
クサ２０３の１つの入力端子に入力し、局部発振器２０
２の出力がさらにミクサ２０３のもう１方の入力端子に
入力する。そしてミクサ２０３の出力端子がＩ　Ｆ−Ａ
ＧＣ回路２０４の入力端子已に入力する。

本構成は例えばテレビジョン放送あるいは衛星放送等の
チューナに使用される。

人力信号はＲＦ−ＡＧＣ回路２０１で適当に増幅され、
ミクサ２０３で、局部発振器２０２の局部発振信号を周
波数混合され中間周波数信号が得られる。この中間周波
数信号はＩＰ−ＡＣ；Ｃ回路２０４に入力され再び適当
に増幅される。このときＲＦ−ＡＧＣ回路２０１とＩＦ
−ＡＧＣ回路２０４の増幅度は、制御端子Ａに印加され
る１つのＡＧＣ電圧ＶＡＧＣで決定する。

それは各々のバイアス電圧端子Ｆにかけるバイアス電圧
■薦により設定する。すなわち、ＩＦ−ＡＧＣ回路２０
４のバイアス電圧■８□をＲＦ−ＡＧＣ回路２０１のバ
イアス電圧Ｖ１１に比べ約２■高くする。またＩＦ−Ａ
ＧＣ回路２０４（７）ＡＧＣ電圧ＶＡＧＣのリミッタ電
圧をＲＦ−ＡＧＣ回路２０１の動作しはじめる電圧に設
定する。これにより利得のＡＧＣ電圧ＶＡＧＣに対する
変化特性は第１３図に示すようになる。

第１３図において、（ａ）がＩＦ−ＡＧＣ回路２０４の
特性であり、（ｂ）がＲＦ−ＡＧＣ回路２０１の特性で
あり、破線で示した（ｃ）が両者を総合した特性である
。

第１３図のようなＡＧＣ電圧特性にすることで、入力信
号が小さい場合にはＡＧＣ電圧の範囲Ｉに見られるよう
に、ＲＦ−ＡＧＣ回路２０１の利得を最大にすることで
雑音指数を最良の状態で使用することができる。入力信
号が大きくなると、こんどは歪が問題となる。そこでＡ
ＧＣ電圧の範囲■に見られるように、ＲＦ−ＡＧＣ回路
２０１の利得を小さ（し、信号レベルを小さくし、歪特
性の劣化を避ける。

すなわち、本実施例によれば、雑音指数と歪が最良とな
るＡＧＣ特性を得ることができという効果がある。

本発明のさらに他の一実施例を第１４図に示す。

第１４図において第１図と同様の構成については同符号
を付して詳細な説明を省略する。

第１４図において、ｌａおよび１ｂはＦＥＴ（シングル
ゲートＦＥＴ）である。直列接続した２個のＦＥＴ１ａ
および１ｂは、デュアルゲートＦＥＴと同様の動作を行
う。すなわち、本実施例はデュアルゲートＦＥＴを用い
ず第１図と同様の動作を行う。

第４図乃至第１２図に含まれる各実施例において、デュ
アルゲートＦＥＴ１を直列接続した２個のＦＥＴ１ａと
１ｂに置き換えても同様の動作および効果を得ることが
できるのは明白である。

〔発明の効果〕

本発明によれば、以上説明したように、利得可変増幅回
路において、出力直流バイアスが変動しないので、集積
化に適した利得可変増幅回路が得られるという効果があ
る。

また、ダイオードによりバイパス用のＦＥＴへの信号リ
ークが減少するので利得制御′＃幅を広くできるという
効果がある。

また、バラつき、温度変化に対し変動の少ないリミッタ
部を設けることにより、利得制御範囲の精度が向上する
効果がある。

さらに、上記の利得可変増幅回路を組み合せて使用する
ことで雑音指数、歪特性が最適な状態となるような利得
制御を行い得るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例としての利得可変増幅回路を
示す回路図、第２図は第１図に示した実施例のＡＧＣ電
圧対利得減衰量の特性図、第３図は利得可変増幅回路の
従来例を示す回路図、第４図、第５図はそれぞれ本発明
の他の実施例を示す回路図、第６図はＡＧＣ電圧対利得
減衰量の特性を実施例間で比較して示した特性図、第７
図は本発明の別の実施例を示す回路図、第８図はＡＧＣ
電圧に対する特性を実施例間で比較して示した特性図、
第９図乃至第１２図はそれぞれ本発明の更に別の実施例
を示す回路図、第１３図は第１２図の実施例に対するＡ
ＧＣ電圧対利得減衰量の特性図、第１４図は本発明のな
お更に別の実施例を示す回路図、である。符号の説明１・・・デュアルゲートＦＥＴ、２・・・ＦＥＴ、３・
・・定電流源、４ａ・・・負荷抵抗、５・・・コンデン
サ、Ａ・・・利得制御端子、Ｂ・・・電源電圧端子、Ｃ
・・・出力端子、Ｅ・・・入力端子、Ｆ・・・バイアス
端子、Ｄ・・・ドレイン、Ｓ・・・ソース代理人　弁理士　並　木　昭　夫買　１　図第３図Ｘ２　図ＡＧＣ電圧＜Ｖ）薯４図（α）再（ｂ）第５図（α）第　４　図（Ｃ）冨５図 π６図ＡＧＣ電圧（Ｖ）薯　７図万図０ｂス図第１ｏｚ苫１１　図Ｒ

Claims

【特許請求の範囲】１、デュアルゲートＦＥＴ（１）の第１のゲート端子で
ある入力端子（Ｅ）に入力された高周波信号を増幅して
そのドレイン端子である出力端子（Ｃ）から取り出し、
その際、その増幅利得を、第２のゲート端子である制御
端子（Ａ）に印加される制御電圧によって可変制御する
ことの出来る前記デュアルゲートＦＥＴ（１）から成る
利得可変増幅回路において、前記デュアルゲートＦＥＴと並列にシングルゲートＦＥ
Ｔ（２）を接続し、両ＦＥＴのソース端子を共通化して
定電流源（３）に接続する共に、コンデンサ（５）を介
して接地したことを特徴とする利得可変増幅回路。２、デュアルゲートＦＥＴ（１）の第１のゲート端子で
ある入力端子（Ｅ）に入力された高周波信号を増幅して
そのドレイン端子である出力端子（Ｃ）から取り出し、
その際、その増幅利得を、第２のゲート端子である制御
端子（Ａ）に印加される制御電圧によって可変制御する
ことの出来る前記デュアルゲートＦＥＴ（１）から成る
利得可変増幅回路において、前記デュアルゲートＦＥＴ（１）との間でお互いのドレ
イン端子を相互接続したシングルゲートＦＥＴ（２）を
設け、前記デュアルゲートＦＥＴのソース端子をコンデ
ンサ（５）を介して接地すると共に、前記シングルゲー
トＦＥＴのソースは、第１のインピーダンス手段（６２
）を介して定電流源（３）に接続する共に、該第１のイ
ンピーダンス手段（６２）と定電流源（３）との接続点
と前記デュアルゲートＦＥＴのソース端子との間に第２
のインピーダンス手段（６１）を接続したことを特徴と
する利得可変増幅回路。３、請求項２に記載の利得可変増幅回路において、前記
第１のインピーダンス手段（６２）と第２のインピーダ
ンス手段（６１）のうち、何れか一方が短絡状態を採る
ことを特徴とする利得可変増幅回路。４、請求項２に記載の利得可変増幅回路において、前記
第１のインピーダンス手段（６２）と第２のインピーダ
ンス手段（６１）のうち、少なくとも一方が直流的には
短絡状態を採るが、交流的には高インピーダンスを呈す
るインピーダンス手段から成ることを特徴とする利得可
変増幅回路。５、請求項３に記載の利得可変増幅回路において、第１
のインピーダンス手段（６２）と第２のインピーダンス
手段（６１）のうちで、短絡状態を採らない残りの方の
インピーダンス手段が、直流的には短絡状態を採るが、
交流的には高インピーダンスを呈するインピーダンス手
段から成ることを特徴とする利得可変増幅回路。６、請求項２に記載の利得可変増幅回路において、前記
第１のインピーダンス手段（６２）と第２のインピーダ
ンス手段（６１）のうち、少なくとも一方がダイオード
又はインダクタンスから成ることを特徴とする利得可変
増幅回路。７、デュアルゲートＦＥＴ（１）の第１のゲート端子で
ある入力端子（Ｅ）に入力された高周波信号を増幅して
そのドレイン端子である出力端子（Ｃ）から取り出し、
その際、その増幅利得を、第２のゲート端子である制御
端子（Ａ）に印加される制御電圧によって可変制御する
ことの出来る前記デュアルゲートＦＥＴ（１）から成る
利得可変増幅回路において、前記デュアルゲートＦＥＴ（１）との間でお互いのドレ
イン端子を相互接続したシングルゲートＦＥＴ（２）を
設け、前記デュアルゲートＦＥＴのソース端子にそのア
ノード側が接続され、そのカソード側が前記シングルゲ
ートＦＥＴのソース端子に接続された、少なくとも１個
又はそれ以上のダイオードの直列接続から成る第１のダ
イオード群（６）を設け、前記デュアルゲートＦＥＴの
ソース端子はさらにコンデンサ（５）を介して接地し、
前記シングルゲートＦＥＴのソースは、定電流源（３）
に接続したことを特徴とする利得可変増幅回路。８、デュアルゲートＦＥＴ（１）の第１のゲート端子で
ある入力端子（Ｅ）に入力された高周波信号を増幅して
そのドレイン端子である出力端子（Ｃ）から取り出し、
その際、その増幅利得を、第２のゲート端子である制御
端子（Ａ）に印加される制御電圧によって可変制御する
ことの出来る前記デュアルゲートＦＥＴ（１）から成る
利得可変増幅回路において、前記デュアルゲートＦＥＴ（１）との間でお互いのドレ
イン端子を相互接続したシングルゲートＦＥＴ（２）を
設け、前記デュアルゲートＦＥＴのソース端子を定電流
源（３）に接続すると共に、コンデンサ（５）を介して
接地し、前記シングルゲートＦＥＴのソース端子が、該
ソース端子側にそのアノード側が接続された少なくとも
１個又はそれ以上のダイオードの直列接続から成るダイ
オード群（６ａ）を介して前記デュアルゲートＦＥＴの
ソース端子に接続されたことを特徴とする利得可変増幅
回路。９、請求項７に記載の利得可変増幅回路において、前記
シングルゲートＦＥＴのソース端子と定電流源（３）と
を接続する際、該シングルゲートＦＥＴのソース端子に
そのアノード側が接続された少なくとも１個又はそれ以
上のダイオードの直列接続から成る第２のダイオード群
を介して接続したことを特徴とする利得可変増幅回路。１０、請求項７、８又は９に記載の利得可変増幅回路に
おいて、前記ダイオード群のすべて或いは少なくとも一
つをインダクタンスに置き換えたことを特徴とする利得
可変増幅回路。１１、請求項１乃至１０の中の任意の一つに記載の利得
可変増幅回路において、デュアルゲートＦＥＴとシング
ルゲートＦＥＴの各ゲートのサイズ比を選ぶことによっ
て所望の利得制御特性を得たことを特徴とする利得可変
増幅回路。１２、請求項１乃至１１の中の任意の一つに記載の利得
可変増幅回路において、前記デュアルゲートＦＥＴの第
２のゲート端子である制御端子に、該制御端子に印加す
る制御電圧を分割する分割回路又は該制御端子に印加す
る制御電圧の低下を制限するリミッタ回路の何れか一方
又は双方を接続して成ることを特徴とする利得可変増幅
回路。１３、請求項１２に記載の利得可変増幅回路において、
前記リミッタ回路は、そのドレインが電源に接続され、
そのゲートが抵抗を介して前記電源に接続されるととも
に抵抗とダイオードの直列回路を介して接地され、その
ソースが前記制御端子に接続されたＦＥＴから成ること
を特徴とする利得可変増幅回路。１４、請求項１２に記載の利得可変増幅回路において、
前記リミッタ回路は、そのドレインが電源に接続され、
そのゲートが抵抗を介して前記電源に接続されるととも
に抵抗と第３のダイオード（１１ｂ）の直列回路を介し
て接地された第１のＦＥＴ（１０ａ）と、そのドレイン
が前記第１のＦＥＴのソースに接続され、そのゲートと
ソースが共に接地された第２のＦＥＴ（１０ｂ）と、そ
のアノードが前記第１のＦＥＴのソースと第２のＦＥＴ
のドレインとの接続点に接続され、そのカソードが前記
制御端子に接続された第４のダイオード（１１ａ）と、
から成ることを特徴とする利得可変増幅回路。１５、請求項１４に記載の利得可変増幅回路において、
前記第３のダイオード（１１ｂ）と第４のダイオード（
１１ａ）の電流密度を等しくし、前記第１、第２の各Ｆ
ＥＴのサイズを等しくしたことを特徴とする利得可変増
幅回路。１６、請求項１２に記載の利得可変増幅回路において、
前記リミッタ回路は、そのドレインが電源に接続され、
そのゲートに制御電圧が印加される第１のＦＥＴ（２３
）と、電源電圧を分割して前記デュアルゲートＦＥＴ（
１）の制御端子に印加するバイアス回路（２５ａ、２５
ｂ）と、前記第１のＦＥＴ（２３）のソースと前記デュ
アルゲートＦＥＴ（１）の制御端子との間を直接又はダ
イオード（２４ａ、２４ｂ）を介して接続する接続回路
と、から成ることを特徴とする利得可変増幅回路。１７、請求項１２に記載の利得可変増幅回路において、
前記リミッタ回路は、そのドレインが電源に接続され、そのゲートが抵抗を介
して前記電源に接続されるとともに抵抗と第３のダイオ
ード（１１ｂ）の直列回路を介して接地された第１のＦ
ＥＴ（１０ａ）と、そのドレインが前記第１のＦＥＴの
ソースに接続され、そのゲートとソースが共に接地され
た第２のＦＥＴ（１０ｂ）と、そのアノードが前記第１
のＦＥＴのソースと第２のＦＥＴのドレインとの接続点
に接続され、そのカソードが前記制御端子に接続された
第４のダイオード（１１ａ）と、から成るリミッタを複
数個接続することにより構成したリミッタ回路から成る
ことを特徴とする利得可変増幅回路。１８、請求項１乃至１７の中の任意の一つに記載の利得
可変増幅回路において、制御電圧がインピーダンス変換
手段（３１）を介して制御端子又はリミッタ回路に印加
されることを特徴とする利得可変増幅回路。１９、請求項１８に記載の利得可変増幅回路において、
インピーダンス変換手段がソースホロワ回路から成るこ
とを特徴とする利得可変増幅回路。２０、請求項１乃至１９の中の何れかに記載の利得可変
増幅回路を少なくとも２個選択し、共通の制御電圧に対
してそれら個々の利得可変増幅回路の利得が異なるよう
に、それらを縦続接続又は並列接続して成ることを特徴
とする利得可変増幅回路。２１、請求項１乃至２０の中の任意の一つに記載の利得
可変増幅回路において、前記デュアルゲートＦＥＴを直
列接続した２個のシングルゲートＦＥＴで置換したこと
を特徴とする利得可変増幅回路。２２、請求項１乃至２１の中の任意の一つに記載の利得
可変増幅回路において、前記デュアルゲーＦＥＴ及びシ
ングルゲートＦＥＴがＧａＡｓショットキーゲート電界
効果トランジスタから成ることを特徴とする利得可変増
幅回路。２３、請求項６乃至２２の中の任意の一つに記載の利得
可変増幅回路において、前記ダイオードがＧａＡｓショ
ットキーゲートダイオードから成ることを特徴とする利
得可変増幅回路。