JPH05291840A - 能動負荷回路 - Google Patents
能動負荷回路Info
- Publication number
- JPH05291840A JPH05291840A JP9123492A JP9123492A JPH05291840A JP H05291840 A JPH05291840 A JP H05291840A JP 9123492 A JP9123492 A JP 9123492A JP 9123492 A JP9123492 A JP 9123492A JP H05291840 A JPH05291840 A JP H05291840A
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- JP
- Japan
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- fet
- source
- drain
- circuit
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Abstract
(57)【要約】
【目的】 後段の回路とのインピーダンスマッチングを
とるとともに、Ｓ／Ｎのよい信号を得、さらに、利得効
率をよくする。 【構成】 ＦＥＴ８と、ＦＥＴ８のドレインＤを交流的
に接地するコンデンサ９と、ＦＥＴ８のゲートＧとソー
スＳとの間に介挿された抵抗１３とを設ける。そして、
ＦＥＴ８のドレインＤを直流ドレイン電流の入力端と
し、ＦＥＴ８のゲートＧを信号電流の入力端とし、ＦＥ
Ｔ８のソースＳを直流ドレイン電流の出力端とするとと
もに、信号電流の出力端とする。
とるとともに、Ｓ／Ｎのよい信号を得、さらに、利得効
率をよくする。 【構成】 ＦＥＴ８と、ＦＥＴ８のドレインＤを交流的
に接地するコンデンサ９と、ＦＥＴ８のゲートＧとソー
スＳとの間に介挿された抵抗１３とを設ける。そして、
ＦＥＴ８のドレインＤを直流ドレイン電流の入力端と
し、ＦＥＴ８のゲートＧを信号電流の入力端とし、ＦＥ
Ｔ８のソースＳを直流ドレイン電流の出力端とするとと
もに、信号電流の出力端とする。
Description
【０００１】
【産業上の利用分野】この発明は、ＦＥＴからなるＩＣ
回路に用いられる能動負荷回路に関し、たとえば、テレ
ビチューナや衛星放送チューナ等に用いられるＧａＡｓ
ＦＥＴからなるＩＣ回路の増幅器や発振器等の負荷とな
る能動負荷回路に関する。
回路に用いられる能動負荷回路に関し、たとえば、テレ
ビチューナや衛星放送チューナ等に用いられるＧａＡｓ
ＦＥＴからなるＩＣ回路の増幅器や発振器等の負荷とな
る能動負荷回路に関する。
【０００２】
【従来の技術】図３は負荷として従来の能動負荷回路を
用いたソース接地型ＦＥＴ増幅器の構成例を示す回路図
である。この図において、１は信号が入力される入力端
子、２は直流阻止用のコンデンサ、３は信号増幅用のＦ
ＥＴであり、コンデンサ４を介してそのソースＳが交流
的に接地されている。５および６はそれぞれＦＥＴ３に
所定のバイアスを印加するための抵抗であり、これらの
回路要素１〜６は、ソース接地型ＦＥＴ増幅器を構成し
ている。
用いたソース接地型ＦＥＴ増幅器の構成例を示す回路図
である。この図において、１は信号が入力される入力端
子、２は直流阻止用のコンデンサ、３は信号増幅用のＦ
ＥＴであり、コンデンサ４を介してそのソースＳが交流
的に接地されている。５および６はそれぞれＦＥＴ３に
所定のバイアスを印加するための抵抗であり、これらの
回路要素１〜６は、ソース接地型ＦＥＴ増幅器を構成し
ている。
【０００３】また、８はソース接地型ＦＥＴ増幅器７の
出力端（ドレインＤ）に接続される能動負荷回路を構成
するＦＥＴであり、ゲートＧとソースＳが短絡されてい
る。また、ＦＥＴ８のドレインＤは、コンデンサ９を介
して交流的に接地されるとともに、電源端子１０に接続
されている。さらに、１１は直流阻止用のコンデンサ、
１２は増幅された信号が出力される出力端子である。こ
のような構成において、入力端子１から入力された信号
は、コンデンサ２を経てＦＥＴ３のゲートＧに入力さ
れ、ソース接地型ＦＥＴ増幅器７において増幅された
後、コンデンサ１１を経て出力端子１２から出力され
る。
出力端（ドレインＤ）に接続される能動負荷回路を構成
するＦＥＴであり、ゲートＧとソースＳが短絡されてい
る。また、ＦＥＴ８のドレインＤは、コンデンサ９を介
して交流的に接地されるとともに、電源端子１０に接続
されている。さらに、１１は直流阻止用のコンデンサ、
１２は増幅された信号が出力される出力端子である。こ
のような構成において、入力端子１から入力された信号
は、コンデンサ２を経てＦＥＴ３のゲートＧに入力さ
れ、ソース接地型ＦＥＴ増幅器７において増幅された
後、コンデンサ１１を経て出力端子１２から出力され
る。
【０００４】ここで、図４にＦＥＴのドレイン−ソース
間電圧ＶDSに対するドレイン電流ＩDの一般的な特性
（ＩD−ＶDS特性）の一例を示す。図４に示す定電流領
域は、ドレイン−ソース間電圧ＶDSの微小変化ΔＶDSに
対してドレイン電流ＩDの微小変化ΔＩDが少なく、高い
ドレイン−ソース間抵抗ＲDSを示す領域である。ところ
で、図３に示すＦＥＴ８からなる能動負荷回路は、ソー
スＳとゲートＧとが短絡されているので、図４に示す特
性曲線のうち、ゲート−ソース間電圧Ｖgsが０である曲
線ａの上述した定電流領域において動作するように構成
されている。そして、この場合、能動負荷回路のインピ
ーダンスは、ドレイン−ソース間抵抗ＲDSがその大部分
を占めているため、比較的高い。したがって、この能動
負荷回路は、図３に示すソース接地型ＦＥＴ増幅器７な
どのＦＥＴからなる回路等のように、その出力端に接続
される負荷に高いインピーダンスを必要とするような回
路の負荷として有用である。
間電圧ＶDSに対するドレイン電流ＩDの一般的な特性
（ＩD−ＶDS特性）の一例を示す。図４に示す定電流領
域は、ドレイン−ソース間電圧ＶDSの微小変化ΔＶDSに
対してドレイン電流ＩDの微小変化ΔＩDが少なく、高い
ドレイン−ソース間抵抗ＲDSを示す領域である。ところ
で、図３に示すＦＥＴ８からなる能動負荷回路は、ソー
スＳとゲートＧとが短絡されているので、図４に示す特
性曲線のうち、ゲート−ソース間電圧Ｖgsが０である曲
線ａの上述した定電流領域において動作するように構成
されている。そして、この場合、能動負荷回路のインピ
ーダンスは、ドレイン−ソース間抵抗ＲDSがその大部分
を占めているため、比較的高い。したがって、この能動
負荷回路は、図３に示すソース接地型ＦＥＴ増幅器７な
どのＦＥＴからなる回路等のように、その出力端に接続
される負荷に高いインピーダンスを必要とするような回
路の負荷として有用である。
【０００５】
【発明が解決しようとする課題】ところで、図３に示す
従来の能動負荷回路は、上述したように、ソース接地型
ＦＥＴ増幅器７の負荷としてのインピーダンスは充分に
高いが、ソース接地型ＦＥＴ増幅器７の出力インピーダ
ンスとしても、一般の回路設計で用いられる５０Ωより
非常に高い値（１ｋΩ程度）となってしまう。したがっ
て、入力インピーダンスが５０Ω程度の一般の回路設計
による後段の回路とのインピーダンスマッチングが取り
にくいという欠点があった。これにより、この能動負荷
回路に接続される後段の回路に充分に信号が伝達されな
いという問題があった。
従来の能動負荷回路は、上述したように、ソース接地型
ＦＥＴ増幅器７の負荷としてのインピーダンスは充分に
高いが、ソース接地型ＦＥＴ増幅器７の出力インピーダ
ンスとしても、一般の回路設計で用いられる５０Ωより
非常に高い値（１ｋΩ程度）となってしまう。したがっ
て、入力インピーダンスが５０Ω程度の一般の回路設計
による後段の回路とのインピーダンスマッチングが取り
にくいという欠点があった。これにより、この能動負荷
回路に接続される後段の回路に充分に信号が伝達されな
いという問題があった。
【０００６】このため、Ｓ／Ｎのよい信号が後段の回路
に伝達されないばかりでなく、利得の効率も悪いので、
所定の利得を得るために、無駄な電力が消費されてしま
うという欠点があった。この発明は、このような背景の
下になされたもので、後段の回路とのインピーダンスマ
ッチングがとれ、Ｓ／Ｎのよい信号が得られるととも
に、利得効率のよい能動負荷回路を提供することを目的
とする。
に伝達されないばかりでなく、利得の効率も悪いので、
所定の利得を得るために、無駄な電力が消費されてしま
うという欠点があった。この発明は、このような背景の
下になされたもので、後段の回路とのインピーダンスマ
ッチングがとれ、Ｓ／Ｎのよい信号が得られるととも
に、利得効率のよい能動負荷回路を提供することを目的
とする。
【０００７】
【課題を解決するための手段】この発明による能動負荷
回路は、ＦＥＴと、該ＦＥＴのドレインを交流的に接地
するコンデンサと、前記ＦＥＴのゲートとソースとの間
に介挿された抵抗とを備え、前記ドレインを直流ドレイ
ン電流の入力端とし、前記ゲートを信号電流の入力端と
し、前記ソースを直流ドレイン電流の出力端とするとと
もに、前記信号電流の出力端とすることを特徴としてい
る。
回路は、ＦＥＴと、該ＦＥＴのドレインを交流的に接地
するコンデンサと、前記ＦＥＴのゲートとソースとの間
に介挿された抵抗とを備え、前記ドレインを直流ドレイ
ン電流の入力端とし、前記ゲートを信号電流の入力端と
し、前記ソースを直流ドレイン電流の出力端とするとと
もに、前記信号電流の出力端とすることを特徴としてい
る。
【０００８】
【作用】上記構成によれば、この能動負荷回路の入力イ
ンピーダンスは比較的高く、その出力インピーダンスは
比較的低い。また、ＦＥＴのゲートとソースとは、抵抗
によって高周波的に充分にアイソレートされている。
ンピーダンスは比較的高く、その出力インピーダンスは
比較的低い。また、ＦＥＴのゲートとソースとは、抵抗
によって高周波的に充分にアイソレートされている。
【０００９】
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図１は負荷としてこの発明の一実施
例による能動負荷回路を用いたソース接地型ＦＥＴ増幅
器の構成例を示す回路図である。この図において、図３
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示す能動負荷回路においては、Ｆ
ＥＴ８のソースＳとドレインＤとの間に抵抗１３が新た
に設けられている。そして、ＦＥＴ８と抵抗１３は、能
動負荷回路１４を構成している。この場合、抵抗１３の
値は、それ自身による電圧降下と電源電圧とを考慮して
決められるものであり、たとえば、２０〜１００Ω程度
でよく、電源電圧に余裕がある場合には、さらに大きな
値にすることができる。
について説明する。図１は負荷としてこの発明の一実施
例による能動負荷回路を用いたソース接地型ＦＥＴ増幅
器の構成例を示す回路図である。この図において、図３
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示す能動負荷回路においては、Ｆ
ＥＴ８のソースＳとドレインＤとの間に抵抗１３が新た
に設けられている。そして、ＦＥＴ８と抵抗１３は、能
動負荷回路１４を構成している。この場合、抵抗１３の
値は、それ自身による電圧降下と電源電圧とを考慮して
決められるものであり、たとえば、２０〜１００Ω程度
でよく、電源電圧に余裕がある場合には、さらに大きな
値にすることができる。
【００１０】このような構成において、入力端子１から
入力された信号は、コンデンサ２を経てＦＥＴ３のゲー
トＧに入力され、ソース接地型ＦＥＴ増幅器７において
増幅される。次に、ＦＥＴ３のドレインＤから出力され
た信号は、ＦＥＴ８と抵抗１３とからなる能動負荷回路
１４に伝達された後、ＦＥＴ８のソースＳおよびコンデ
ンサ１１を経て出力端子１２から出力される。
入力された信号は、コンデンサ２を経てＦＥＴ３のゲー
トＧに入力され、ソース接地型ＦＥＴ増幅器７において
増幅される。次に、ＦＥＴ３のドレインＤから出力され
た信号は、ＦＥＴ８と抵抗１３とからなる能動負荷回路
１４に伝達された後、ＦＥＴ８のソースＳおよびコンデ
ンサ１１を経て出力端子１２から出力される。
【００１１】ここで、図２にこの発明の一実施例による
能動負荷回路１４の構成を示す回路図を掲げる。この能
動負荷回路１４は、ドレイン接地型の回路構成である。
ドレイン接地型の回路は、一般に、ゲートＧが交流的に
比較的高いインピーダンスを示すいっぽう、ソースＳが
交流的に比較的低いインピーダンスを示している。
能動負荷回路１４の構成を示す回路図を掲げる。この能
動負荷回路１４は、ドレイン接地型の回路構成である。
ドレイン接地型の回路は、一般に、ゲートＧが交流的に
比較的高いインピーダンスを示すいっぽう、ソースＳが
交流的に比較的低いインピーダンスを示している。
【００１２】また、ドレイン接地型の回路は、図２に示
すように、ＦＥＴ８のゲートＧから入力される入力信号
と、ソースＳから出力される出力信号に対する電圧増幅
率が約１倍であり、また、これらの入力信号の位相と出
力信号の位相とは、ほぼそろっている。つまり、抵抗１
３の両端には、その電圧と位相がほぼそろった信号がそ
れぞれ印加されるので、抵抗１３は、その値が小さくて
も、高周波信号に対しては、比較的高いインピーダンス
を示すことになる。
すように、ＦＥＴ８のゲートＧから入力される入力信号
と、ソースＳから出力される出力信号に対する電圧増幅
率が約１倍であり、また、これらの入力信号の位相と出
力信号の位相とは、ほぼそろっている。つまり、抵抗１
３の両端には、その電圧と位相がほぼそろった信号がそ
れぞれ印加されるので、抵抗１３は、その値が小さくて
も、高周波信号に対しては、比較的高いインピーダンス
を示すことになる。
【００１３】以上説明したように、この能動負荷回路１
４は、ドレイン接地型とし、ＦＥＴ８のゲートＧとソー
スＳとの間に比較的小さい値の抵抗１３を介挿したの
で、ＦＥＴ８のゲートＧが交流的に比較的高いインピー
ダンスを示し、そのソースＳが交流的に比較的低いイン
ピーダンスを示すとともに、ＦＥＴ８のゲートＧとソー
スＳとは、抵抗１３によって高周波的に充分にアイソレ
ートされる。
４は、ドレイン接地型とし、ＦＥＴ８のゲートＧとソー
スＳとの間に比較的小さい値の抵抗１３を介挿したの
で、ＦＥＴ８のゲートＧが交流的に比較的高いインピー
ダンスを示し、そのソースＳが交流的に比較的低いイン
ピーダンスを示すとともに、ＦＥＴ８のゲートＧとソー
スＳとは、抵抗１３によって高周波的に充分にアイソレ
ートされる。
【００１４】したがって、この能動負荷回路１４は、入
力インピーダンスが、ソース接地型ＦＥＴ増幅器７の負
荷として、従来と同様、高い値を示すので、出力端に接
続される負荷に比較的大きなインピーダンスを必要とす
るＦＥＴからなる回路等の負荷として有用であり、充分
大きな出力信号を得ることができる。また、この能動負
荷回路１４は、自身の出力インピーダンスが、５０Ω程
度の入力インピーダンスを有する一般の回路設計による
後段の回路と充分にインピーダンスマッチングがとれる
ほど低い値を示すので、信号の伝達を有効に行うことが
できる。
力インピーダンスが、ソース接地型ＦＥＴ増幅器７の負
荷として、従来と同様、高い値を示すので、出力端に接
続される負荷に比較的大きなインピーダンスを必要とす
るＦＥＴからなる回路等の負荷として有用であり、充分
大きな出力信号を得ることができる。また、この能動負
荷回路１４は、自身の出力インピーダンスが、５０Ω程
度の入力インピーダンスを有する一般の回路設計による
後段の回路と充分にインピーダンスマッチングがとれる
ほど低い値を示すので、信号の伝達を有効に行うことが
できる。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、後段の回路とのインピーダンスマッチングがとれ、
Ｓ／Ｎのよい信号が得られるという効果がある。また、
利得効率がよいので、無駄な電力を消費しないという効
果がある。
ば、後段の回路とのインピーダンスマッチングがとれ、
Ｓ／Ｎのよい信号が得られるという効果がある。また、
利得効率がよいので、無駄な電力を消費しないという効
果がある。
【図１】負荷としてこの発明の一実施例による能動負荷
回路１４を用いたソース接地型ＦＥＴ増幅器の構成を示
す回路図である。
回路１４を用いたソース接地型ＦＥＴ増幅器の構成を示
す回路図である。
【図２】この発明の一実施例による能動負荷回路１４の
構成を示す回路図である。
構成を示す回路図である。
【図３】負荷として従来の能動負荷回路を用いたソース
接地型ＦＥＴ増幅器の構成例を示す回路図である。
接地型ＦＥＴ増幅器の構成例を示す回路図である。
【図４】ＦＥＴの一般的なＩD−ＶDS特性の一例を示す
図である。
図である。
１ 入力端子 ２，４，９，１１ コンデンサ ３，８ ＦＥＴ ５，６，１３ 抵抗 ７ ソース接地型増幅器 １０ 電源端子 １２ 出力端子 １４ 能動負荷回路
Claims (1)
- 【請求項１】 ＦＥＴと、 該ＦＥＴのドレインを交流的に接地するコンデンサと、 前記ＦＥＴのゲートとソースとの間に介挿された抵抗と
を備え、 前記ドレインを直流ドレイン電流の入力端とし、 前記ゲートを信号電流の入力端とし、 前記ソースを直流ドレイン電流の出力端とするととも
に、前記信号電流の出力端とすることを特徴とする能動
負荷回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9123492A JPH05291840A (ja) | 1992-04-10 | 1992-04-10 | 能動負荷回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9123492A JPH05291840A (ja) | 1992-04-10 | 1992-04-10 | 能動負荷回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291840A true JPH05291840A (ja) | 1993-11-05 |
Family
ID=14020736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9123492A Pending JPH05291840A (ja) | 1992-04-10 | 1992-04-10 | 能動負荷回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019530313A (ja) * | 2016-09-27 | 2019-10-17 | レイセオン カンパニー | 増幅器出力電力制限回路 |
-
1992
- 1992-04-10 JP JP9123492A patent/JPH05291840A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019530313A (ja) * | 2016-09-27 | 2019-10-17 | レイセオン カンパニー | 増幅器出力電力制限回路 |
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