JP2633368B2 - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
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- JP2633368B2 JP2633368B2 JP1329325A JP32932589A JP2633368B2 JP 2633368 B2 JP2633368 B2 JP 2633368B2 JP 1329325 A JP1329325 A JP 1329325A JP 32932589 A JP32932589 A JP 32932589A JP 2633368 B2 JP2633368 B2 JP 2633368B2
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- gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロ波集積回路に関するものである。
〔従来の技術〕 第３図は従来のマイクロ波集積回路の一例としての１
段増幅回路である。同図において、（１）は電界効果型
トランジスタ（FET）、（２）はRF（無線周波数）信号
入力端子、（３）はRF信号出力端子、（20）は入力整合
回路、（５）は出力整合回路、（21）はゲートバイアス
端子、（22）は外部ゲートバイアス電圧源、（８）はド
レインバイアス端子、（10）は外部ドレインバイアス電
圧源、（７）は接地端子である。
段増幅回路である。同図において、（１）は電界効果型
トランジスタ（FET）、（２）はRF（無線周波数）信号
入力端子、（３）はRF信号出力端子、（20）は入力整合
回路、（５）は出力整合回路、（21）はゲートバイアス
端子、（22）は外部ゲートバイアス電圧源、（８）はド
レインバイアス端子、（10）は外部ドレインバイアス電
圧源、（７）は接地端子である。
入力整合回路（20）はマイクロ波線路（202）、（20
3）、（204）、キャパシタ（201）、（206）、（20
7）、抵抗（205）で構成されていて、RF信号入力端子
（２）とFET（１）のゲートとの間に配置されている。
キャパシタ（201）、マイクロ波線路（202）、（203）
の直列接合体がRF信号入力端子（２）とFET（１）のゲ
ートとの間に介在し、マイクロ波線路（202）と（203）
の接続点はマイクロ波線路（204）、抵抗（205）を介し
てゲートバイアス端子（21）に接続されている。また、
抵抗（205）の両端はキャパシタ（206）、（207）を介
して接地されている。出力整合回路（５）はマイクロ波
線路（51）、（52）、（54）とキャパシタ（53）、（5
5）で構成されていて、FET（１）のドレインとRF信号出
力端子（３）との間に配置されている。マイクロ波線路
（51）、（52）、キャパシタ（53）の直列結合体がFET
（１）のドレインとRF信号出力端子（３）との間に介在
し、マイクロ波線路（51）と（52）の接続点はマイクロ
波線路（54）、キャパシタ（55）を介して接地されてい
る。また、マイクロ波線路（54）とキャパシタ（55）と
の接続点はドレインバイアス端子（８）に接続されてい
る。ゲートバイアス端子（21）は外部ゲートバイアス電
圧源（22）を介して接地端子（７）に、また、ドレイン
バイアス端子（８）は外部ドレインバイアス電圧源（1
0）を介して接地端子（７）にそれぞれ接続されてい
る。
3）、（204）、キャパシタ（201）、（206）、（20
7）、抵抗（205）で構成されていて、RF信号入力端子
（２）とFET（１）のゲートとの間に配置されている。
キャパシタ（201）、マイクロ波線路（202）、（203）
の直列接合体がRF信号入力端子（２）とFET（１）のゲ
ートとの間に介在し、マイクロ波線路（202）と（203）
の接続点はマイクロ波線路（204）、抵抗（205）を介し
てゲートバイアス端子（21）に接続されている。また、
抵抗（205）の両端はキャパシタ（206）、（207）を介
して接地されている。出力整合回路（５）はマイクロ波
線路（51）、（52）、（54）とキャパシタ（53）、（5
5）で構成されていて、FET（１）のドレインとRF信号出
力端子（３）との間に配置されている。マイクロ波線路
（51）、（52）、キャパシタ（53）の直列結合体がFET
（１）のドレインとRF信号出力端子（３）との間に介在
し、マイクロ波線路（51）と（52）の接続点はマイクロ
波線路（54）、キャパシタ（55）を介して接地されてい
る。また、マイクロ波線路（54）とキャパシタ（55）と
の接続点はドレインバイアス端子（８）に接続されてい
る。ゲートバイアス端子（21）は外部ゲートバイアス電
圧源（22）を介して接地端子（７）に、また、ドレイン
バイアス端子（８）は外部ドレインバイアス電圧源（1
0）を介して接地端子（７）にそれぞれ接続されてい
る。
外部ゲートバイアス電圧源（22）から適切なゲートバ
イアス電圧を印加すると、外部ドレインバイアス電圧源
（10）からドレインバイアス端子（８）、マイクロ波線
路（54）、（51）を介してFET（１）にドレイン電流が
流れ、増幅回路は駆動される。この駆動状態時にRF信号
入力端子（２）へ供給されたRF入力信号はFET（１）に
より増幅されてRF信号出力端子（３）から出力される。
抵抗（205）、キャパシタ（206）、（207）はローパス
フィルタを構成し、FET（１）の発振防止回路として動
作する。また、抵抗（205）はFET（１）のゲートのサー
ジ破壊を防止する働きもしている。
イアス電圧を印加すると、外部ドレインバイアス電圧源
（10）からドレインバイアス端子（８）、マイクロ波線
路（54）、（51）を介してFET（１）にドレイン電流が
流れ、増幅回路は駆動される。この駆動状態時にRF信号
入力端子（２）へ供給されたRF入力信号はFET（１）に
より増幅されてRF信号出力端子（３）から出力される。
抵抗（205）、キャパシタ（206）、（207）はローパス
フィルタを構成し、FET（１）の発振防止回路として動
作する。また、抵抗（205）はFET（１）のゲートのサー
ジ破壊を防止する働きもしている。
従来のマイクロ波集積回路は以上のように構成されて
いるので、FET（１）のピンチオフ電圧のばらつきに応
じてドレイン電流が変化するため、ゲートバイアス電圧
を調整する必要があり、この調整を行なわないと、1dB
圧縮点出力P1dB、電力利得、電圧定在波比（VSWR）、及
び消費電力がばらつく等の問題があった。また、ゲート
バイアス端子（21）には大きな容量が存在するため、例
えばレーダ信号等のパルス状信号でFET（１）をオン・
オフ駆動する場合には、FET（１）のスイッチング応答
が遅延するという問題があった。
いるので、FET（１）のピンチオフ電圧のばらつきに応
じてドレイン電流が変化するため、ゲートバイアス電圧
を調整する必要があり、この調整を行なわないと、1dB
圧縮点出力P1dB、電力利得、電圧定在波比（VSWR）、及
び消費電力がばらつく等の問題があった。また、ゲート
バイアス端子（21）には大きな容量が存在するため、例
えばレーダ信号等のパルス状信号でFET（１）をオン・
オフ駆動する場合には、FET（１）のスイッチング応答
が遅延するという問題があった。
この発明は上記のような問題点を解消するためになさ
れたものであって、FETに流れるドレイン電流をFETの特
性のばらつきに関係なく常に一定に維持することがで
き、しかも速やかなスイッチング応答ができるマイクロ
波集積回路を得ることを目的とする。
れたものであって、FETに流れるドレイン電流をFETの特
性のばらつきに関係なく常に一定に維持することがで
き、しかも速やかなスイッチング応答ができるマイクロ
波集積回路を得ることを目的とする。
入力整合回路を介して入力端子に接続されたゲート、
出力整合回路を介して出力端子に接続されたドレイン、
及びソースを有する電界効果型トランジスタを備えたマ
イクロ波集積回路であって、前記電界効果型トランジス
タの前記ゲートは、マイクロ波線路または抵抗を介して
接地され、前記ソースは、該電界効果型トランジスタを
オンオフ駆動するソースバイアス定電流源に接続される
とともにキャパシタを介して接地されていることを特徴
とする。
出力整合回路を介して出力端子に接続されたドレイン、
及びソースを有する電界効果型トランジスタを備えたマ
イクロ波集積回路であって、前記電界効果型トランジス
タの前記ゲートは、マイクロ波線路または抵抗を介して
接地され、前記ソースは、該電界効果型トランジスタを
オンオフ駆動するソースバイアス定電流源に接続される
とともにキャパシタを介して接地されていることを特徴
とする。
この発明におけるマイクロ波集積回路では、マイクロ
波的には、FETのソースがキャパシタの作用によって接
地され、FETはソース接地の動作を行なう。一方、直流
的には、FETのソースがソースバイアス定電流源に接続
されて、FETにはその特性のばらつきとは関係なくソー
スバイアス定電流源によって決まるほぼ一定の大きさの
ドレイン電流が常に流れ、ゲート・ソース間にはFETの
ピンチオフ電圧のばらつきに応じてセルフ・ゲートバイ
アスが印加される。
波的には、FETのソースがキャパシタの作用によって接
地され、FETはソース接地の動作を行なう。一方、直流
的には、FETのソースがソースバイアス定電流源に接続
されて、FETにはその特性のばらつきとは関係なくソー
スバイアス定電流源によって決まるほぼ一定の大きさの
ドレイン電流が常に流れ、ゲート・ソース間にはFETの
ピンチオフ電圧のばらつきに応じてセルフ・ゲートバイ
アスが印加される。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例によるマイクロ波集積回
路の構成を示す回路図である。同図において、（４）は
入力整合回路、（６）はソースバイアス端子、（９）は
外部ソースバイアス定電流源、（11）はキャパシタであ
る。その他の部分は第３図のマイクロ波集積回路の場合
と同様である。
路の構成を示す回路図である。同図において、（４）は
入力整合回路、（６）はソースバイアス端子、（９）は
外部ソースバイアス定電流源、（11）はキャパシタであ
る。その他の部分は第３図のマイクロ波集積回路の場合
と同様である。
入力整合回路（４）はキャパシタ（41）、（46）、マ
イクロ波線路（42）、（43）、（44）、抵抗（45）で構
成されていて、RF信号入力端子（２）とFET（１）のゲ
ートとの間に配置されている。FET（１）のソースはソ
ースバイアス端子（６）に接続されると共に、キャパシ
タ（11）を介して接地されている。また、ソースバイア
ス端子（６）は外部ソースバイアス定電流源（９）を介
して接地端子（７）に接続されている。その他の構成は
第３図のマイクロ波集積回路と同様であるので、説明は
省略する。
イクロ波線路（42）、（43）、（44）、抵抗（45）で構
成されていて、RF信号入力端子（２）とFET（１）のゲ
ートとの間に配置されている。FET（１）のソースはソ
ースバイアス端子（６）に接続されると共に、キャパシ
タ（11）を介して接地されている。また、ソースバイア
ス端子（６）は外部ソースバイアス定電流源（９）を介
して接地端子（７）に接続されている。その他の構成は
第３図のマイクロ波集積回路と同様であるので、説明は
省略する。
FET（１）は、直流的には、ゲートがマイクロ波線路
（43）、（44）、抵抗（45）を介して接地され、ソース
はソースバイアス端子（６）を介して外部ソースバイア
ス定電流源（９）に接続され、ドレインはドレインバイ
アス端子（８）を介して外部ドレインバイアス電圧源
（10）に接続されているので、FET（１）には、ソース
に接続された外部ソースバイアス定電流源（９）の電流
値とほぼ同じ大きさのドレイン電流が流れる。従って、
FET（１）の特性のばらつきとは関係なく、1dB圧縮点出
力P1dB、及び消費電力は一定となる。また、FET（１）
の入力及び出力インピーダンスはFET（１）のピンチオ
フ電圧が多少ばらついても、ドレイン電流が一定に維持
されておればあまりばらつかないため、入出力整合のず
れは少なく、従って、利得及び電圧定在波比のばらつき
も小さくなる。更に、例えば、レーダ信号等のようなパ
ルス状信号でFET（１）をオン・オフ駆動する場合、FET
（１）はそのソースに接続された外部ソースバイアス定
電流源（９）でオンオフ駆動するため、速やかなスイッ
チング応答ができる。
（43）、（44）、抵抗（45）を介して接地され、ソース
はソースバイアス端子（６）を介して外部ソースバイア
ス定電流源（９）に接続され、ドレインはドレインバイ
アス端子（８）を介して外部ドレインバイアス電圧源
（10）に接続されているので、FET（１）には、ソース
に接続された外部ソースバイアス定電流源（９）の電流
値とほぼ同じ大きさのドレイン電流が流れる。従って、
FET（１）の特性のばらつきとは関係なく、1dB圧縮点出
力P1dB、及び消費電力は一定となる。また、FET（１）
の入力及び出力インピーダンスはFET（１）のピンチオ
フ電圧が多少ばらついても、ドレイン電流が一定に維持
されておればあまりばらつかないため、入出力整合のず
れは少なく、従って、利得及び電圧定在波比のばらつき
も小さくなる。更に、例えば、レーダ信号等のようなパ
ルス状信号でFET（１）をオン・オフ駆動する場合、FET
（１）はそのソースに接続された外部ソースバイアス定
電流源（９）でオンオフ駆動するため、速やかなスイッ
チング応答ができる。
一方、FET（１）は、マイクロ波的にはソース接地と
なるので、第３図のマイクロ波集積回路と同様な構成と
なる。
なるので、第３図のマイクロ波集積回路と同様な構成と
なる。
第２図はこの発明の他の実施例によるマイクロ波集積
回路を示す回路図であり、同図において、（12）は1/4
波長路線、（13）は1/4波長線路（12）の一端と接地点
との間に接続されたキャパシタであり、その他の部分は
第１図のマイクロ波集積回路の場合と同様である。
回路を示す回路図であり、同図において、（12）は1/4
波長路線、（13）は1/4波長線路（12）の一端と接地点
との間に接続されたキャパシタであり、その他の部分は
第１図のマイクロ波集積回路の場合と同様である。
FET（１）は、直流的には、そのソースとソースバイ
アス端子（６）との間に1/4波長線路（12）が挿入され
ただけであるから、第１図のマイクロ波集積回路と全く
等価である。
アス端子（６）との間に1/4波長線路（12）が挿入され
ただけであるから、第１図のマイクロ波集積回路と全く
等価である。
しかし、マイクロ波的には、1/4波長線路（12）とそ
の両端に接続されたキャパシタ（11）、（13）とによ
り、1/4波長路線（12）は高インピーダンスとなり、ソ
ースに接続されたキャパシタ（11）のインピーダンスに
比べて十分大きいので、ソースバイアス端子（６）に接
続された外部ソースバイアス定電流源（９）及び電源配
線の影響は全く受けなくなる。それ故、FET（１）のド
レインからゲートへのフィードバック量（アイソレーシ
ョン）は定電流源（９）、配線に関係なく一定となり、
FET（１）は安定した増幅動作を行なうことができる。
の両端に接続されたキャパシタ（11）、（13）とによ
り、1/4波長路線（12）は高インピーダンスとなり、ソ
ースに接続されたキャパシタ（11）のインピーダンスに
比べて十分大きいので、ソースバイアス端子（６）に接
続された外部ソースバイアス定電流源（９）及び電源配
線の影響は全く受けなくなる。それ故、FET（１）のド
レインからゲートへのフィードバック量（アイソレーシ
ョン）は定電流源（９）、配線に関係なく一定となり、
FET（１）は安定した増幅動作を行なうことができる。
以上の実施例では、FET（１）のゲートの接地に抵抗
（45）を用いているので、発振防止、ゲートのサージ破
壊防止の効果がある。また、抵抗（45）、キャパシタ
（46）を使用せずにマイクロ波線路（44）を直接接地し
ても同様の効果が得られる。
（45）を用いているので、発振防止、ゲートのサージ破
壊防止の効果がある。また、抵抗（45）、キャパシタ
（46）を使用せずにマイクロ波線路（44）を直接接地し
ても同様の効果が得られる。
また、上記実施例では１段増幅回路の場合について説
明したが、２段以上の増幅回路を構成してもよい。更
に、増幅回路に限定されるものではなく、FETをマイク
ロ波的にソース接地で使用する、増幅回路以外の回路に
おいても同様の効果が得られる。
明したが、２段以上の増幅回路を構成してもよい。更
に、増幅回路に限定されるものではなく、FETをマイク
ロ波的にソース接地で使用する、増幅回路以外の回路に
おいても同様の効果が得られる。
以上のように、この発明によれば、FETのゲートをマ
イクロ波線路または抵抗を介して接地し、FETのソース
をキャパシタを介して接地すると共に、電界効果型トラ
ンジスタをオンオフ駆動するソースバイアス定電流源に
接続するように構成したので、FETの特性のばらつきに
関係なく常に出力電力、利得、電圧定在波比、消費電力
等を一定にすることができ、また、パルス状信号でスイ
ッチング駆動する場合には速やかな応答ができる。
イクロ波線路または抵抗を介して接地し、FETのソース
をキャパシタを介して接地すると共に、電界効果型トラ
ンジスタをオンオフ駆動するソースバイアス定電流源に
接続するように構成したので、FETの特性のばらつきに
関係なく常に出力電力、利得、電圧定在波比、消費電力
等を一定にすることができ、また、パルス状信号でスイ
ッチング駆動する場合には速やかな応答ができる。
第１図はこの発明の一実施例によるマイクロ波集積回路
の構成を示す回路図、第２図はこの発明の他の実施例に
よるマイクロ波集積回路の構成を示す回路図、第３図は
従来のマイクロ波集積回路の構成を示す回路図である。 （１）は電界効果型トランジスタ、（２）は入力端子、
（３）は出力端子、（４）は入力整合回路、（５）は出
力整合回路、（９）はソースバイアス定電流源、（11）
はキャパシタ、（43）、（44）はマイクロ波線路、（4
5）は抵抗である。 なお、図中、同一符号は同一又は相当部分を示す。
の構成を示す回路図、第２図はこの発明の他の実施例に
よるマイクロ波集積回路の構成を示す回路図、第３図は
従来のマイクロ波集積回路の構成を示す回路図である。 （１）は電界効果型トランジスタ、（２）は入力端子、
（３）は出力端子、（４）は入力整合回路、（５）は出
力整合回路、（９）はソースバイアス定電流源、（11）
はキャパシタ、（43）、（44）はマイクロ波線路、（4
5）は抵抗である。 なお、図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−19008（ＪＰ，Ａ) 特開 昭59−122209（ＪＰ，Ａ) 特開 昭59−117810（ＪＰ，Ａ) 特開 昭47−30246（ＪＰ，Ａ) 実開 昭62−14818（ＪＰ，Ｕ) 実開 昭62−125017（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】入力整合回路を介して入力端子に接続され
たゲート、出力整合回路を介して出力端子に接続された
ドレイン、及びソースを有する電界効果型トランジスタ
を備えたマイクロ波集積回路において、 前記電界効果型トランジスタの前記ゲートは、マイクロ
波線路または抵抗を介して接地され、前記ソースは、該
電界効果型トランジスタをオンオフ駆動するソースバイ
アス定電流源に接続されるとともにキャパシタを介して
接地されていることを特徴とする、マイクロ波集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329325A JP2633368B2 (ja) | 1989-12-18 | 1989-12-18 | マイクロ波集積回路 |
| EP19900313742 EP0434328A3 (en) | 1989-12-18 | 1990-12-17 | A microwave integrated circuit |
| US07/627,979 US5338989A (en) | 1989-12-18 | 1990-12-17 | Microwave integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329325A JP2633368B2 (ja) | 1989-12-18 | 1989-12-18 | マイクロ波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03188704A JPH03188704A (ja) | 1991-08-16 |
| JP2633368B2 true JP2633368B2 (ja) | 1997-07-23 |
Family
ID=18220194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329325A Expired - Lifetime JP2633368B2 (ja) | 1989-12-18 | 1989-12-18 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633368B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117810A (ja) * | 1982-12-24 | 1984-07-07 | Nec Corp | ハイブリツドｉｃ化ｆｅｔ増幅器 |
| JPH07112134B2 (ja) * | 1982-12-28 | 1995-11-29 | 富士通株式会社 | 高周波増幅器 |
| JPS6214818U (ja) * | 1985-07-10 | 1987-01-29 | ||
| JPS62125017U (ja) * | 1986-01-28 | 1987-08-08 |
-
1989
- 1989-12-18 JP JP1329325A patent/JP2633368B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03188704A (ja) | 1991-08-16 |
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