JPH0461504A - マイクロ波集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロ波などの高周波用半導体集積回路
に関するものである。

〔従来の技術〕

第２図は従来のマイクロ波集積回路の一例としての１段
端幅回路を示す図であり、図において、１は電界効果ト
ランジスタ（ＦＥＴ）　、２はＲＦ（無線周波数）信号
入力端子、３はＲＦ信号出力端子、４は入力整合回路、
５は出力整合回路、２１はゲートバイアス端子、２２は
外部ゲートバイアス電圧源、７は接地端子である。

入力整合回路４はマイクロ波線路４２，４３゜４４、キ
ャパシタ４１，４６．４７、及び抵抗４５で構成されて
おり、ＲＦ信号入力端子２とＦＥＴ１のゲートとの間に
配置されている。キャパシタ４１．マイクロ波線路４２
．４３の直列結合体がＲＦ信号入力端子２とＦＥＴＩの
ゲートとの間に介在し、マイクロ波線路４２と４３の接
続点はマイクロ波線路４４．抵抗４５を介してゲートバ
イアス端子２１に接続されている。また、抵抗４５の両
端はキャパシタ４６．４７を介して接地されている。

出力整合回路５はマイクロ波線路５１，５２゜５４、及
びキャパシタ５３．５５で構成されており、ＦＥＴＩの
ドレインとＲＦ信号出力端子３との間に配置されている
。マイクロ波線路５１，５２、キャパシタ５３の直列結
合体がＦＥＴＩのドレインとＲＦ信号出力端子３との間
に介在し、マイクロ波線路５１と５２の接続点はマイク
ロ波線路５４．キャパシタ５５を介して接地されている
。

また、マイクロ波線路５４とキャパシタ５５との接続点
はドレインバイアス端子８に接続されている。

ゲートバイアス端子２１は外部ゲートバイアス電圧源２
２を介して接地端子７に、またドレインバイアス端子８
は外部ドレインバイアス電圧理工０を介して接地端子７
にそれぞれ接続されている。

次に動作について説明する。

外部ゲートバイアス電圧源２２から適切なゲートバイア
ス電圧を印加すると、外部ドレインバイアス電圧源１０
からドレインバイアス端子８．マイクロ波線路５４．５
１を介してＦＥＴＩにドレイン電流が流れ、増幅回路は
駆動される。この駆動状態時にＲＦ信号入力端子２へ供
給されたＲＦ入力信号はＦＥＴＩのソース接地形の増幅
動作により増幅されてＲＦ信号出力端子３から出力され
る。抵抗４５．キャパシタ４６．４７はローパスフィル
タを構成し、ＥＦＴＩの発振防止回路として動作する。

また、抵抗４５はＦＥＴＩのゲートのサージ破壊を防止
する働きもしている。

〔発明が解決しようとする課題〕

従来のマイクロ波集積回路は、以上のように構成されて
いるので、ＦＥＴＩのピンチオフ電圧のばらつきに応じ
てドレイン電流が変化するため、ゲートバイアス電圧を
調整する必要があり、この調整を行わないと１ｄＢ圧縮
点出力ＰＩ４１＋電力利得、を圧定在波比（ＶＳＷＲ）
　、及び消費電力がばらつく等の問題があった。また、
モノリシックマイクロ波Ｉ　Ｃ（ＭＭ　Ｉ　Ｃ：　Ｍｏ
ｎｏｌｉｔｈｉｃ　Ｍｉｃｒ。

５ａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ　）
においてはチンプサイズを小さくする要求から、マイク
ロ波線路としてショートスタブを用いており、キャパシ
タ４７として容量の大きなものを用いている。従ってゲ
ートバイアス端子２１には大きな容量が存在することと
なり、このため、例えばレーダ信号等のパルス状信号で
ＦＥＴＩをオン・オフ駆動する場合には、ＦＥＴＩのス
イッチング応答が遅延するという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＦＥＴに流れるドレイン電流をＦＥＴの特性
のばらつきに関係なく、常に一定になるようにドレイン
電流を修正することができ、しかも速やかなスイッチン
グ応答ができるマイクロ波集積回路を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係るマイクロ波集積回路は、第１の電界効果
トランジスタと、該トランジスタのゲートと入力端子と
の間に接続された入力整合回路と、該トランジスタのド
レインと出力端子との間に接続された出力整合回路と、
上記第１の電界効果トランジスタのソースにドレインが
接続された第２の電界効果トランジスタを備え、かつ上
記第１の電界効果トランジスタのゲートは第１の電圧源
に接続され、上記第１のトランジスタのソースはキャパ
シタを介して接地され、上記第２のトランジスタのゲー
トは第２の電圧源に接続され、上記第２のトランジスタ
のソースは第３の電圧源に接続されるものである。

また、この発明に係るマイクロ波集積回路は、上記第２
の電界効果トランジスタをゲート、ソース、ドレインが
共通接続された２つ以上の電界効果トランジスタを含む
ものとし、該２つ以上の電界効果トランジスタの何れか
のソース配線又はドレイン配線を集積回路製造時に必要
に応じて切断するようにしたものである。

〔作用〕

この発明においては、第１のＦＥＴのソースをキャパシ
タを介して接地するとともに、一定のドレイン電流が流
れる第２のＦＥＴのドレインに接続した構成としたから
、第１のＦＥＴのドレイン電流のばらつきを低減できる
とともに、パルス状信号でＦＥＴのオン・オフ駆動する
場合にも速やかなスイッチング応答ができる。

また、この発明においては、第２の電界効果トランジス
タをデー１−．ソース、ドレインが共通接続された２つ
以上の電界効果トランジスタを含むものとし、該２つ以
上の電界効果トランジスタの何れかのソース配線又はド
レイン配線を集積回路製造時に必要に応じて切断するよ
うにしたから、第２のＦＥＴを流れるドレイン電流を回
路製造時に調整でき、第２のＦＥＴと直列に接続された
第１のＦＥＴのドレイン電流を調整することができ、こ
れにより第１のＦＥＴの製造時のばらつきを外部回路に
依存することなく補償できる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図はこの発明の一実施例によるマイクロ波集積回路
の構成を示す回路図である。本実施例回路は従来例同様
の一段増幅回路である。同図において、第２図と同一符
号は同−又は相当部分である。１１はキャパシタであり
ＦＥＴＩのソースはこのキャパシタ１１を介して接地さ
れている。１２．１３は各々そのドレインがＦＥＴＩの
ソースに接続されたＦＥＴ、２３はＦＥＴ１２，１３の
ゲートバイアス定電圧源である。

ＦＥＴＩのソースはキャパシタ１１を介して接地される
とともに、ＦＥＴ１２，１３のドレインに接続されてい
る。ＦＥＴ１２，１３のゲートはゲートバイアス端子６
に接続された外部ゲートバイアス電圧源２３を介して接
地端子７に接続されている。ＦＥＴ１２，１３のソース
は接地されている。その他の構成は第２図のマイクロ波
集積回路と同様であるので、説明は省略する。

次に動作について説明する。

ＦＥＴＩは直流的にはゲートがマイクロ波線路４３．４
４、抵抗４５、ゲートバイアス端子２１を介して外部ゲ
ートバイアス電圧源２２に接続され、ドレインはドレイ
ンバイアス端子８を介して外部ドレインバイアス電圧源
１０に接続されているので、ＦＥＴＩにはソースに接続
されたＦＥＴ１２．１３のドレイン電流値と同じ大きさ
のドレイン電流が流れる。ＦＥＴ１２，１３はゲートが
ゲートバイアス端子６を介して外部ゲートバイアス電圧
源２３に接続され、ソースが接地されているのでＦＥＴ
１２，１３には一定のドレイン電流が流れる。ここで、
ＦＥＴＩはマイクロ波で動作させるためゲート長をなる
べく短くして高い利得及び雑音指数を得るようにするた
め、製造のばらつきによるドレイン電流のばらつきが大
きい。−方ＦＥＴ１２，１３は直流で動作すればよいの
で、ゲート長を無理に短くする必要がなく、ＦＥＴＩに
比べて、製造のばらつきによるドレイン電流のばらつき
を小さくすることができる。従って、ＦＥＴＩに流れる
トレイン電流のばらつきはＦＥＴ１２．１３のドレイン
電流のばらつきと同程度に低減することができる。

さらに、ＦＥＴ１２，１３のドレイン電流のばらつきに
応じて、ＦＥＴ１２，１３の何れかのドレインまたはソ
ースの接続配線レーザなどにより切断して、ＦＥＴ１２
，１３に流れるドレイン電流値を修正することにより、
ＦＥＴＩのドレイン電流値を目標値に設定することがで
きる。

従って、以上のように構成することにより、ＦＥＴＩの
特性のばらつきとは関係なく、１ｄＢ圧縮点出力Ｐ、。

、及び消費電力は一定となる。またＦＥＴＩの入力及び
出力インピーダンスはＦＥＴ１のピンチオフ電圧が多少
ばらついても、ドレイン電流が一定に維持されておれば
あまりばらつかないため、入出力整合のずれは少なく、
従って利得及び電圧定在波比のばらつきも少なくなる。

さらに、例えばレーダ信号等のようなパルス状信号でＦ
ＥＴＩをオン・オフ駆動する場合、ＦＥＴ１はそのソー
スに接続されたＦＥＴ１２，１３を介して駆動するため
、速やかなスイッチング応答ができる。

一方、ＦＥＴＩはマイクロ波的にはソース接地となるの
で、第２図のマイクロ波集積回路と同様な構成となる。

なお、上記実施例では第１のＦＥＴＩのソースに接続し
た第２のＦＥＴがＦＥＴ１２，１３の２つで、何れかの
ドレインまたはソースの接続配線を切断することにより
ドレイン電流を修正できるものについて説明したが、第
２のＦＥＴが１つのＦＥＴで構成されるものであればド
レイン電流の修正は外部回路に依存することとなるが、
スイッチング応答の高速化は実現できるものである。

また、上記実施例では第１のＦＥＴＩのソースに接続し
た第２のＦＥＴがＦＥＴ１２，１３の２つの場合につい
て説明したが、３つ以上で構成すればさらにドレイン電
流の修正範囲を広げたり、修正精度を上げたりすること
ができることは言うまでもない。第２のＦＥＴを異なる
サイズの複数のＦＥＴで構成すれば、必要に応じてどの
ＦＥＴを切断するかを選択することにより、極めて精−
度の高いドレイン電流の設定が可能である０例えば第２
のＦＥＴを４つのＦＥＴで構成した場合、ＦＥＴ切断の
組合せは１５ｉ１りあり、この中から所望の電流値とな
る組合せを選ぶことができる。

また、上記実施例においてはＦＥＴ１２，１３のソース
を接地したが外部の第３の電圧源に接続してもよい。

また、上記実施例においては１段端幅回路の場合につい
て説明したが、２段以上の増幅回路を構成してもよい。

さらに、増幅回路に限定されるものではなく、ＦＥＴを
マイクロ波的にソース接地で使用する増幅回路以外の回
路、例えばトランジスタの非線型性を利用したミキサ回
路、或いはアンテネータ回路等においても同様の効果が
得られる。

〔発明の効果〕

以上のように、この発明によればマイクロ波集積回路に
おいて、第１のＦＥＴのソースをキャパシタを介して接
地するとともに、一定のドレイン電流が流れる第２のＦ
ＥＴのドレインに接続した構成としたから、第１のＦＥ
Ｔのドレイン電流のばらつきを低減できるとともに、パ
ルス状信号でＦＥＴのオン・オフ駆動する場合にも速や
かなスイッチング応答ができる効果がある。

また、この発明によれば、第２の電界効果トランジスタ
をゲート、ソース、ドレインが共通接続された２つ以上
の電界効果トランジスタを含むものとし、該２つ以上の
電界効果トランジスタの何れかのソース配線又はドレイ
ン配線を集積回路製造時に必要に応じて切断するように
したから、第２のＦＥＴを流れるドレイン電流を回路製
造時に調整でき、第２のＦＥＴと直列に接続された第１
のＦＥＴのドレイン電流を調整することができ、これに
より第１のＦＢＴの製造時のばらつきを外部回路に依存
することな（補償でき、常に出力電力、利得、電圧定在
波比、消費電力等を一定することができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマイクロ波集積回路
の構成を示す回路図、第２図は従来のマイクロ波集積回
路の構成を示す回路図である。 図において、工は第１の電界効果トランジスタ、２は入
力端子、３は出力端子、４は入力整合回路、５は出力整
合回路、１１はキャパシタ、１２．１３は第２の電界効
果トランジスタ、２２．２３はそれぞれ第１．第２の電
圧源、４３．４４はマイクロ波線路、４５は抵抗である
。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１の電界効果トランジスタと、該トランジスタ
   のゲートと入力端子との間に接続された入力整合回路と
   、該トランジスタのドレインと出力端子との間に接続さ
   れた出力整合回路とを有するマイクロ波集積回路におい
   て、 上記第１の電界効果トランジスタのソースにドレインが
   接続された第２の電界効果トランジスタを備え、かつ 上記第１の電界効果トランジスタのゲートは第１の電圧
   源に接続され、 上記第１のトランジスタのソースはキャパシタを介して
   接地され、 上記第２のトランジスタのゲートは第２の電圧源に接続
   され、 上記第２のトランジスタのソースは第３の電圧源に接続
   されることを特徴とするマイクロ波集積回路。
2. （２）請求項１記載のマイクロ波集積回路において、 上記第２の電界効果トランジスタはゲート、ソース、ド
   レインが共通接続された２つ以上の電界効果トランジス
   タを含み、該２つ以上の電界効果トランジスタの何れか
   のソース配線又はドレイン配線は集積回路製造時に必要
   に応じて切断されるものであることを特徴とするマイク
   ロ波集積回路。