JPH06310954A - 半導体電力増幅集積回路 - Google Patents

半導体電力増幅集積回路

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JPH06310954A
JPH06310954A JP5101390A JP10139093A JPH06310954A JP H06310954 A JPH06310954 A JP H06310954A JP 5101390 A JP5101390 A JP 5101390A JP 10139093 A JP10139093 A JP 10139093A JP H06310954 A JPH06310954 A JP H06310954A
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integrated circuit
terminal
semiconductor power
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junction type
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Shigeo Kusunoki
繁雄 楠
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Sony Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices

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  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Microwave Amplifiers (AREA)

Abstract

(57)【要約】 【目的】 準マイクロ波帯（０．８ＧＨｚ〜２ＧＨｚ）
で動作する高出力、小型、低消費電力の電力増幅器を提
供すること。 【構成】 接合型 ＧａＡｓ ＦＥＴを多段接続して増
幅回路８，１１，１２を形成し、各段間にインピーダン
ス整合・位相調整回路２８，２９，３０，３１を設け、
入力インピーダンス整合回路１〜４、出力インピーダン
ス整合回路１３〜１５、電源接続端子バイパスコンデン
サ１９〜２１を設ける。さらに、利得制御端子２３、Ｊ
ＦＥＴの動作点設定用のゲートバイアス端子２６，２７
を設け、全体を半導体集積回路で形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体電力増幅集積回
路、特に、携帯電話端末で使用して好適な半導体電力増
幅集積回路に関する。
【０００２】
【従来の技術】最近、自動車電話、携帯電話をはじめと
する陸上移動体通信で、加入者数が増大しており、現行
周波数帯では無線波が不足してきている。
【０００３】そこで、いくつかの新しいサービスの開始
が次々に決定されている。これらのサービスは、いずれ
もディジタル通信であり、準マイクロ波帯（０．８ＧＨ
ｚ〜２ＧＨｚ）を使用している。
【０００４】現在のところ、この周波数帯で使用できる
マイクロ波ＩＣ（ＭＭＩＣ；モノリシックマイクロ波Ｉ
Ｃ）は開発が遅れているが、移動体通信端末は、主に携
帯性が重視されていることから、小型化は必須であり、
従ってそこに使用される電子部品はＩＣ化が重要な課題
となっている。
【０００５】従来、これに関する技術としては例えば電
子情報通信学会１９９３年春季大会Ｃ−８３に「低電源
電圧動作電力増幅モジュール」と題して発表されている
ような半導体電力増幅集積回路がある。
【０００６】この半導体電力増幅集積回路は、ＭＥＳ
ＦＥＴを用いたもので駆動段まではＭＭＩＣ（モノリシ
ックマイクロ波集積回路）化されているが終段は外付け
である。
【０００７】他の従来技術としてApplied Micro-Wave,F
all,1992.P.83-P.88に「CellularTelecommunication G
aAs Power Module」と題して発表されているような半
導体電力増幅集積回路がある。
【０００８】この半導体電力増幅集積回路も、ＭＥＳ
ＦＥＴを用いたもので、入力インピーダンス整合回路及
び出力インピーダンス整合回路を分布定数回路で構成し
ている。
【０００９】また、各 ＭＥＳ ＦＥＴに接続する回路
インピーダンスを各 ＭＥＳ ＦＥＴの安定領域に設定
してある。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
電力増幅集積回路は、ＭＥＳ ＦＥＴを用いているため
にゲート電圧として負電圧が必要であり、電話端末に適
用する場合に負電源を用意しなければならないという云
う大きな問題が生じることになる。
【００１１】また、ＦＥＴに接続する回路のインピーダ
ンスを各ＦＥＴの安定領域に設定しなければならないと
云うことは、増幅器の増幅度を充分大きくするように設
計しようとする場合の制約条件となる。
【００１２】このため、従来の増幅器ではＦＥＴの数を
増やして必要な増幅度を得るようにしていたが、これで
は、消費電力が増し、携帯電話端末のように電力消費の
少ないことが望まれる用途に適用する場合に障害とな
る。本発明は、上述の点に鑑み、負電源を必要とせず正
電源のみで動作し、少ない数のＦＥＴ（電界効果トラン
ジスタ）を使い、小型、低消費電力で、かつ、高出力の
得られる半導体電力増幅集積回路を提供することを目的
とする。
【００１３】
【課題を解決するための手段及び作用】本発明の半導体
電力増幅集積回路は、例えば図１に示す如く接合型ガリ
ウム砒素電界効果トランジスタ（ＧａＡｓ ＪＦＥＴ，
以下特に必要がない限り単にＪＦＥＴと云う）を多段接
続して増幅回路を形成し、正の電源に接続して動作させ
るようにする。
【００１４】各増幅段間はカップリングコンデンサ７，
１０で結合し直流的にみて各段を独立させるとともに、
位相調整兼インピーダンス整合回路（２８と２９、又は
３０と３１）を設けることにより、信号の位相調整を行
って発振を防止している。
【００１５】これによって、各増幅段のＪＦＥＴの増幅
度を大きくしても回路は安定な動作をするので、１段当
りの増幅度を大きくし、増幅段の数を減らすことができ
る。
【００１６】従って、集積回路を小型にでき、消費電力
も少なくてすむ。
【００１７】本発明の半導体電力増幅集積回路は、他の
回路との接続が容易となるように、入力インピーダンス
整合回路（１〜４）、及び出力インピーダンス整合回路
（１３〜１５）が設けられる。
【００１８】電源接続端子２４は、引き出しワイヤの浮
遊容量による影響を除くためバイパス・コンデンサ１９
〜２１を設ける。それによって電源との接続が容易にな
り、量産に適するようにする。
【００１９】初段増幅器８には２重ゲートの接合型 Ｇ
ａＡｓ ＦＥＴを用い、その第２ゲート電極の印加電圧
を外部取出し制御端子２３から制御して本発明電力増幅
器の利得制御を行なえるようにしている。
【００２０】各増幅段のＪＦＥＴの動作点を決めるため
のゲートバイアス端子を設け、外部から動作点を制御で
きるようにし、前段は直線性の良好なＡ級で動作させ、
後段は消費電力の少ないＡＢ級で動作させる等の制御が
できるように、複数のゲートバイアス端子を設ける。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明半導体電力増幅集積回
路の一実施例を示す回路図である。
【００２２】図１において、８，１１，１２は接合型
ＧａＡｓ ＦＥＴであり、ゲート電圧がゼロの状態でド
レイン電流が流れず、ゲートの電圧を増加するとチャン
ネル電荷が増えてドレイン電流が増大する所謂エンハン
スメント・モードで動作するものである。
【００２３】抵抗、容量、インダクタンス等の回路エレ
メントは集積回路で形成され、以下の説明では抵抗素
子、キャパシタンス素子、インダクタンス素子のように
素子を付けて表現する。
【００２４】図１において、キャパシタンス素子１及び
２、インダクタンス素子３、抵抗素子４から成る回路は
入力インピーダンス整合回路を示しており、図示のよう
に、キャパシタンス素子１とキャパシタンス素子２を直
列接続し、両キャパシタンス素子の接続点とアースとの
間にインダクタンス素子３が接続されている。キャパシ
タンス素子の他端は信号入力端子２２に接続され、キャ
パシタンス素子２の他方の端は抵抗素子４に接続されて
おり、この抵抗素子４の他端は入力インピーダンス整合
回路の出力端子であって、ゲート接合型 ＧａＡｓ Ｆ
ＥＴ（電界効果トランジスタ）８の第１のゲート電極に
接続されている。
【００２５】このゲート接合型 ＧａＡｓ ＦＥＴ８は
第１増幅段を構成し、その第２ゲート電極には抵抗素子
５を介して制御端子２３から制御電圧入力が印加されて
いる。ＦＥＴ８のソース電極は接地され、ドレイン電極
はインダクタンス素子６を介して電源端子２４に接続さ
れている。
【００２６】ＦＥＴ８のドレイン電極はキャパシタンス
素子７を介して第２増幅段を構成するＪＦＥＴ１１のゲ
ート電極に結合されている。ＪＦＥＴ１１のソース電極
は接地され、ドレイン電極はインダクタンス素子９を介
して電源端子２４に接続されている。
【００２７】ＪＦＥＴ１１のドレイン電極はキャパシタ
ンス素子１０を介して第３増幅段を構成するＪＦＥＴ１
２のゲート電極に結合されている。ＪＦＥＴ１２のソー
ス電極は接地されており、ドレイン電極はインダクタン
ス素子１３を介して電源端子２４に接続されている。
【００２８】ＪＦＥＴ１２のドレイン電極は、インダク
タンス素子１３、キャパシタンス素子１４、インダクタ
ンス素子１５から成る出力インピーダンス整合回路に接
続されている。この出力インピーダンス整合回路は、図
示の如く、ＪＦＥＴ１２のドレイン電極に接続された入
力点、この入力点と電源端子２４の間に接続されたイン
ダクタンス素子１３、入力点と出力端子２５との間に接
続されたキャパシタンス素子１４、出力端子２５とアー
スとの間に接続されたインダクタンス素子１５から成
る。
【００２９】第１増幅段を構成する２重ゲートＪＦＥＴ
８の第１のゲート電極及び第２増幅段を構成するＪＦＥ
Ｔ１１のゲート電極は、夫々抵抗素子１６，１７を介し
て第１のゲートバイアス端子２６に接続されており、第
３増幅段を構成するＪＦＥＴ１２のゲート電極は抵抗素
子１８を介して第２のゲートバイアス端子２７に接続さ
れている。
【００３０】ＪＦＥＴ１１のゲート電極とアースとの間
にはキャパシタンス素子２８と抵抗素子２９の直列回路
が接続され、ＪＦＥＴ１２のゲート電極とアースとの間
にはキャパシタンス素子３０と抵抗素子３１の直列回路
が接続されている。これらの回路は増幅段間のインピー
ダンス整合の役目を果たし、特に信号の位相調整を行っ
て発振防止の役割を果たす。
【００３１】各増幅段のＪＦＥＴのドレイン電極に接続
されたインダクタンス素子６，９，１３の夫々の電源接
続点とアースとの間にはキャパシタンス素子１９，２
０，２１が接続されている。これらのキャパシタンス素
子は本実施例の集積回路からの電源接続引き出し線に対
するバイパスコンデンサの役目をするものである。
【００３２】次に、図１の回路の動作について説明す
る。まず、電源をオンにして電源端子に電源電圧を印加
する。電源電圧は例えば＋３Ｖである。
【００３３】また、第１ゲートバイパス端子２６、第２
ゲートバイアス端子２７にバイアス電圧を印加する。こ
れらのバイアス電圧は例えば第１ゲートバイアス端子２
６が、０．５Ｖ、第２ゲートバイアス端子２７が０．３
Ｖである。
【００３４】制御端子２３には制御電圧が印加され、後
述するように、この制御電圧を変えることにより、本実
施例の電力増幅回路の利得を変化させることができる。
【００３５】入力端子に入力した信号は第１〜第３増幅
段によって増幅されて出力端子２５に出力する。この
際、第１及び第２増幅段のＪＦＥＴはＡ級で動作させ第
３増幅段のＪＦＥＴはＡＢ級で動作させる。
【００３６】図２は、図１の制御端子２３に印加される
制御電圧とＪＦＥＴ８の利得との関係を示したものであ
る。図から明らかなとおり、利得は制御電圧が０．５Ｖ
近くまでは急激に変化し、それ以上では緩やかに変化す
る。
【００３７】図３は、本実施例の電力増幅集積回路の入
出力特性の例を示している。図示のとおり、入力電圧が
−２５（ｄＢｍ）から−１０（ｄＢｍ）までは略直線的
に増加している。本実施例では、図から明らかなよう
に、電池電圧３ボルトで１ｄＢ利得抑圧出力２１ｄＢｍ
が得られる。
【００３８】本実施例の半導体電力増幅集積回路は、Ｇ
ａＡｓ（ガリウム砒素）ＪＦＥＴを用いているので正電
源のみの動作が可能であり、負電源を用意する必要がな
いという利点がある。
【００３９】入力インピーダンス整合回路、出力インピ
ーダンス整合回路等の整合回路には集中定数回路を用い
ており、かつ外付け部品が不要であることから集積回路
全体を小型にできる。
【００４０】本実施例の上述の回路においては、入力イ
ンピーダンス整合回路、ＪＦＥＴ１１のゲート電極とア
ースとの間に接続したキャパシタンス素子２８と抵抗素
子２９からなるインピーダンス整合回路、ＪＦＥＴ１２
のゲート電極とアースとの間に接続したキャパシタンス
素子３０と抵抗素子３１から成るインピーダンス整合回
路が設けられているので、どんなインピーダンスの回路
をＪＦＥＴに接続しても各ＪＦＥＴは安定に動作し、こ
のことにより、各ＪＦＥＴ間の整合の安定性による制限
がなくなるので、少数のＪＦＥＴで充分な増幅度を持つ
増幅器を得ることができる。
【００４１】キャパシタンス素子１９，２０，２１は、
電源インピーダンスを、ボンディングワイヤの影響を無
視できるまで低減させる効果があり、回路の安定動作に
重要な役割を果たす。
【００４２】もしこれらのキャパシタンス素子がない
と、図１の電力増幅集積回路からの引き出しワイヤーで
インピーダンスの調整をしなければならなくなり調整に
手間がかかり、量産に不向きになる。
【００４３】
【発明の効果】本発明の半導体電力増幅集積回路は、Ｇ
ａＡｓ ＪＦＥＴ（ガリウム砒素、接合型電界効果トラ
ンジスタ）を用いているので正電源のみで動作させるこ
とができるから、負電源を用意する必要がない。
【００４４】また、インピーダンス整合回路として集中
定数回路を用いていること、及び外付け部品を必要とし
ない回路設計にすることができることから、集積回路全
体を小型化にできる。
【００４５】さらに、回路動作を安定化させるためにイ
ンピーダンス整合回路を各増幅段毎に設けているので、
各増幅段の接合型 ＧａＡｓ ＦＥＴの増幅度を大きく
選定しても安定動作をし、従って必要な接合型ＧａＡｓ
ＦＥＴの数を減らすことができ、消費電力を少なくす
ることができる。
【００４６】以上の利点は、本発明の半導体電力増幅集
積回路を携帯電話に用いる際に絶大なる効果をもたら
す。
【図面の簡単な説明】
【図１】本発明の半導体電力増幅集積回路の１例を示す
回路図である。
【図２】本発明半導体電力増幅集積回路の制御端子に印
加される制御電圧と利得の関係を示す特性図である。
【図３】本発明半導体電力増幅集積回路の一実施例に於
ける入出力特性を示す特性図である。
【符号の説明】
１，２，１４，１９，２０，２１，２８，３０ キャパ
シタンス素子 ３，６，９，１３，１５ インダクタンス素子 ４，５，１６，１７，１８，２９，３１ 抵抗素子 ８，１１，１２ 接合型ガリウム砒素電界効果トランジ
スタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入力インピーダンス整合回路を介して信
    号入力端子に接続された第１ゲート電極と、抵抗素子を
    介して制御端子に接続された第２ゲート電極と、接地さ
    れたソース電極と、第１インダクタンス素子を介して電
    源端子に接続されるとともに、結合用の第１キャパシタ
    ンス素子の一方の端子に接続されたドレイン電極を有す
    る２重ゲート接合型ＧａＡｓ（ガリウム・砒素）電界効
    果トランジスタで成る第１増幅手段と、 前記結合用第１キャパシタンス素子の他方の端子に接続
    されたゲート電極と、接地されたソース電極と、第２イ
    ンダクタンス素子を介して電源端子に接続されるととも
    に、結合用の第２キャパシタンス素子の一方の端子に接
    続されたドレイン電極とを有する第１の接合型 ＧａＡ
    ｓ 電界効果トランジスタで成る第２増幅段と、 前記第２のキャパシタンス素子の他方の端子に接続され
    たゲート電極と、接地されたソース電極と、出力インピ
    ーダンス整合回路を介して出力端子に接続されたドレイ
    ン電極を有する第２の接合型 ＧａＡｓ 電界効果トラ
    ンジスタで成る第３増幅段と、 第１の抵抗素子を介して前記２重ゲート接合型 ＧａＡ
    ｓ 電界効果トランジスタの第１のゲート電極に接続
    し、第２の抵抗素子を介して第１の接合型 ＧａＡｓ
    電界効果トランジスタのゲート電極に夫々接続した第１
    のゲートバイアス端子と、 第３の抵抗素子を介して前記第２の接合型 ＧａＡｓ
    電界効果トランジスタのゲート電極に接続した第２のゲ
    ートバイアス端子と、 第４の抵抗素子を介して前記２重ゲート接合型 ＧａＡ
    ｓ 電界効果トランジスタの第２のゲート電極に接続し
    た制御端子とを備えていることを特徴とする半導体電力
    増幅集積回路。
  2. 【請求項２】 請求項１記載の半導体電力増幅集積回路
    において、前記入力インピーダンス整合回路は、一端が
    信号入力端子に接続された第３キャパシタンス素子と該
    第３キャパシタンス素子の他端に接続された第４キャパ
    シタンス素子と、両キャパシタンス素子の接続点とアー
    スとの間に接続された第３インダクタンス素子と、前記
    第４キャパシタンス素子の他端に接続された抵抗素子で
    成ることを特徴とする半導体電力増幅集積回路。
  3. 【請求項３】 請求項１又は２に記載の半導体電力増幅
    集積回路において、前記第１及び第２の接合型 ＧａＡ
    ｓ 電界効果トランジスタのゲート電極とアース間に抵
    抗素子とキャパシタンス素子の直列接続で成るインピー
    ダンス整合回路をそれぞれ接続したことを特徴とする半
    導体電力増幅集積回路。
  4. 【請求項４】 請求項１，２，３のいずれか１つに記載
    された半導体電力増幅集積回路において、前記出力イン
    ピーダンス整合回路が、前記第３増幅段を構成する接合
    型 ＧａＡｓ 電界効果トランジスタのドレイン電極と
    電源端子間に接続された第４インダクタンス素子と、該
    ドレイン電極と出力端子間に接続された第５キャパシタ
    ンス素子と、該出力端子とアース間に接続された第５イ
    ンダクタンス素子から成ることを特徴とする半導体電力
    増幅集積回路。
  5. 【請求項５】 請求項１乃至５のいずれか１つに記載さ
    れた半導体電力増幅集積回路において、前記各接合型電
    界効果トランジスタのドレイン電極と電源接続端子間に
    接続されたインダクタンス素子の電源接続側の端とアー
    ス間にバイパス用のキャパシタンス素子を接続したこと
    を特徴とする半導体電力増幅集積回路。
  6. 【請求項６】 請求項１乃至６のいずれか１つに記載し
    た半導体電力増幅集積回路において、前記第１乃至第３
    増幅段を構成する接合型 ＧａＡｓ 電界効果トランジ
    スタがエンハンスメントモードで動作するようにバイア
    ス回路を定めたことを特徴とする半導体電力増幅集積回
    路。
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