JP2001102877A - 増幅回路およびこれを用いた無線装置 - Google Patents
増幅回路およびこれを用いた無線装置Info
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- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
Abstract
(57)【要約】
【課題】 携帯電話の場合、電源はバッテリーであるこ
とから、通話や待ち受け時間を確保するためには出来る
だけ低消費電流であることが要求される。 【解決手段】 高周波信号増幅用ＦＥＴＱａのソース端
子と接地間に、互いに並列に接続された抵抗素子Ｒｓ１
と容量素子Ｃｓを接続するとともに、電源（ＶＤＤ）と
接地間に直列に接続された抵抗素子Ｒ１，Ｒ２の分割点
Ｐから増幅用ＦＥＴＱａのゲート端子にバイアス電圧を
与える構成の化合物半導体ＦＥＴ高周波増幅回路におい
て、バイアス電流遮断用ＦＥＴＱｓおよび抵抗素子Ｒｓ
２を互いに直列に接続するとともに、これらを抵抗素子
Ｒｓ１に対して並列に接続し、さらに抵抗素子Ｒ２に対
してゲートバイアス切り替え用ＦＥＴＱｇを並列に接続
し、増幅用ＦＥＴＱａのドレインバイアス電流の切り替
えに連動して増幅用ＦＥＴＱａのゲートバイアス電圧の
切り替えも同時に行うようにする。
とから、通話や待ち受け時間を確保するためには出来る
だけ低消費電流であることが要求される。 【解決手段】 高周波信号増幅用ＦＥＴＱａのソース端
子と接地間に、互いに並列に接続された抵抗素子Ｒｓ１
と容量素子Ｃｓを接続するとともに、電源（ＶＤＤ）と
接地間に直列に接続された抵抗素子Ｒ１，Ｒ２の分割点
Ｐから増幅用ＦＥＴＱａのゲート端子にバイアス電圧を
与える構成の化合物半導体ＦＥＴ高周波増幅回路におい
て、バイアス電流遮断用ＦＥＴＱｓおよび抵抗素子Ｒｓ
２を互いに直列に接続するとともに、これらを抵抗素子
Ｒｓ１に対して並列に接続し、さらに抵抗素子Ｒ２に対
してゲートバイアス切り替え用ＦＥＴＱｇを並列に接続
し、増幅用ＦＥＴＱａのドレインバイアス電流の切り替
えに連動して増幅用ＦＥＴＱａのゲートバイアス電圧の
切り替えも同時に行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、増幅回路およびこ
れを用いた無線装置に関し、特に化合物半導体電界効果
型トランジスタ（以下、ＦＥＴと記す）増幅回路および
これを受信系の初段部分を構成する増幅器（以下、受信
フロントエンド増幅器と記す）として用いた携帯電話等
の無線装置に関する。
れを用いた無線装置に関し、特に化合物半導体電界効果
型トランジスタ（以下、ＦＥＴと記す）増幅回路および
これを受信系の初段部分を構成する増幅器（以下、受信
フロントエンド増幅器と記す）として用いた携帯電話等
の無線装置に関する。
【０００２】
【従来の技術】携帯電話等に代表される高周波無線装置
において、そのフロントエンド部の受信側における増幅
器（以下、受信フロントエンド増幅器と称す）では、他
チャンネル信号波の相互変調歪みによる妨害を避けるた
め、低歪み特性であることが要求される。増幅器におい
て、上記歪み特性を表わす指標としては、入力３次イン
ターセプトポイント（ＩＩＰ３）が一般的である。
において、そのフロントエンド部の受信側における増幅
器（以下、受信フロントエンド増幅器と称す）では、他
チャンネル信号波の相互変調歪みによる妨害を避けるた
め、低歪み特性であることが要求される。増幅器におい
て、上記歪み特性を表わす指標としては、入力３次イン
ターセプトポイント（ＩＩＰ３）が一般的である。
【０００３】国内ディジタルセルラー電話（ＰＤＣ）や
パーソナルハンディホン（ＰＨＳ）では、受信フロント
エンド増幅器として要求されるＩＩＰ３は−数ｄＢｍ程
度であり、高周波用途に一般的である化合物半導体ＦＥ
Ｔを使用した場合、消費電流が２〜３ｍＡ程度で利得が
１５ｄＢ前後、ＩＩＰ３として−５ｄＢｍ程度が容易に
実現可能であることから、実用上問題は生じない。
パーソナルハンディホン（ＰＨＳ）では、受信フロント
エンド増幅器として要求されるＩＩＰ３は−数ｄＢｍ程
度であり、高周波用途に一般的である化合物半導体ＦＥ
Ｔを使用した場合、消費電流が２〜３ｍＡ程度で利得が
１５ｄＢ前後、ＩＩＰ３として−５ｄＢｍ程度が容易に
実現可能であることから、実用上問題は生じない。
【０００４】しかし、他のシステムとして最近サービス
が開始されたＣＤＭＡ(Code Division Multiple Acces
s) 方式では、送受信が同時に行われるＦＤＤ(Frequenc
y Division Duplex) 方式を採用しているため、同一周
波数帯を使用している他システムの信号波と送信波の回
り込みによる混変調歪み妨害波が新たに生ずる。この妨
害波の影響を避けるためにはより一層の低歪み特性が増
幅器に要求され、ＩＩＰ３としては＋数ｄＢｍ程度の性
能が必要である。
が開始されたＣＤＭＡ(Code Division Multiple Acces
s) 方式では、送受信が同時に行われるＦＤＤ(Frequenc
y Division Duplex) 方式を採用しているため、同一周
波数帯を使用している他システムの信号波と送信波の回
り込みによる混変調歪み妨害波が新たに生ずる。この妨
害波の影響を避けるためにはより一層の低歪み特性が増
幅器に要求され、ＩＩＰ３としては＋数ｄＢｍ程度の性
能が必要である。
【０００５】図５は、従来の一般的な化合物半導体ＦＥ
Ｔ高周波増幅回路を示す回路図である。この高周波増幅
回路は、高周波増幅素子であるＦＥＴＱａ１，Ｑａ２お
よび接地用容量素子Ｃｓ１，Ｃｓ２によって構成された
２段のカスコード接続回路１０１と、インダクタンス素
子や容量素子からなる入出力整合回路１０２，１０３
と、抵抗素子からなるセルフバイアス安定化回路１０
４，１０５とからなる構成となっている。
Ｔ高周波増幅回路を示す回路図である。この高周波増幅
回路は、高周波増幅素子であるＦＥＴＱａ１，Ｑａ２お
よび接地用容量素子Ｃｓ１，Ｃｓ２によって構成された
２段のカスコード接続回路１０１と、インダクタンス素
子や容量素子からなる入出力整合回路１０２，１０３
と、抵抗素子からなるセルフバイアス安定化回路１０
４，１０５とからなる構成となっている。
【０００６】
【発明が解決しようとする課題】上記構成の化合物半導
体ＦＥＴ高周波増幅回路において、より低歪み、即ち高
ＩＩＰ３特性を得るためには、高周波増幅用ＦＥＴＱａ
１，Ｑａ２のドレインバイアス電流を増加させるととも
に、ドレイン−ソース間電圧を大きくする必要がある。
体ＦＥＴ高周波増幅回路において、より低歪み、即ち高
ＩＩＰ３特性を得るためには、高周波増幅用ＦＥＴＱａ
１，Ｑａ２のドレインバイアス電流を増加させるととも
に、ドレイン−ソース間電圧を大きくする必要がある。
【０００７】図６に、本高周波増幅回路において高ＩＩ
Ｐ３を得るための最適化を行った場合におけるＦＥＴ閾
値電圧Ｖｔｈに対する諸特性例（Ａ）〜（Ｃ）を示す。
同図において、（Ａ）は閾値電圧Ｖｔｈ−バイアス電流
ＩＤＤの特性を、（Ｂ）は閾値電圧Ｖｔｈ−利得の特性
を、（Ｃ）は閾値電圧Ｖｔｈ−ＩＩＰ３の特性をそれぞ
れ示している。
Ｐ３を得るための最適化を行った場合におけるＦＥＴ閾
値電圧Ｖｔｈに対する諸特性例（Ａ）〜（Ｃ）を示す。
同図において、（Ａ）は閾値電圧Ｖｔｈ−バイアス電流
ＩＤＤの特性を、（Ｂ）は閾値電圧Ｖｔｈ−利得の特性
を、（Ｃ）は閾値電圧Ｖｔｈ−ＩＩＰ３の特性をそれぞ
れ示している。
【０００８】化合物半導体ＦＥＴにおける閾値電圧Ｖｔ
ｈはプロセス技術にもよるが、一般的には±０．２〜
０．３Ｖ程度のバラツキ分布があり、本回路例で＋２ｄ
Ｂｍ以上のＩＩＰ３を確保できる閾値電圧範囲は−０．
２〜−０．６Ｖの範囲であり、このときの利得は１４．
５〜１５．５ｄＢである。性能的には、上記システムの
要求レベルを満足するが、バイアス電流（消費電流）Ｉ
ＤＤは４〜１４ｍＡとなり、バラツキは非常に大きい。
ｈはプロセス技術にもよるが、一般的には±０．２〜
０．３Ｖ程度のバラツキ分布があり、本回路例で＋２ｄ
Ｂｍ以上のＩＩＰ３を確保できる閾値電圧範囲は−０．
２〜−０．６Ｖの範囲であり、このときの利得は１４．
５〜１５．５ｄＢである。性能的には、上記システムの
要求レベルを満足するが、バイアス電流（消費電流）Ｉ
ＤＤは４〜１４ｍＡとなり、バラツキは非常に大きい。
【０００９】携帯電話の場合、電源はバッテリーである
ことから、通話や待ち受け時間を確保するためには出来
るだけ低消費電流であることが要求される。仮に上記特
性例において最大値である１４ｍＡを考えた場合、通話
時においては送信用パワーアンプの消費電流の方が１桁
高いためそれ程問題とはならないが、待ち受け時におい
ては無視できないレベルとなる。したがって、待ち受け
時を考慮すれば、消費電流は５ｍＡ以下程度は要求され
るが、これを満足できる閾値電圧範囲は−０．２〜−
０．２５Ｖの５０ｍＶ程度しかなく、生産性を考えた場
合、実用化は困難である。
ことから、通話や待ち受け時間を確保するためには出来
るだけ低消費電流であることが要求される。仮に上記特
性例において最大値である１４ｍＡを考えた場合、通話
時においては送信用パワーアンプの消費電流の方が１桁
高いためそれ程問題とはならないが、待ち受け時におい
ては無視できないレベルとなる。したがって、待ち受け
時を考慮すれば、消費電流は５ｍＡ以下程度は要求され
るが、これを満足できる閾値電圧範囲は−０．２〜−
０．２５Ｖの５０ｍＶ程度しかなく、生産性を考えた場
合、実用化は困難である。
【００１０】なお、実際には、待ち受け時においては送
受を同時に行う必要が無いため、送信波の回り込みによ
る混変調妨害波に対する考慮を払う必要が無くなり、Ｉ
ＩＰ３としては多少性能が低下することは許容される。
受を同時に行う必要が無いため、送信波の回り込みによ
る混変調妨害波に対する考慮を払う必要が無くなり、Ｉ
ＩＰ３としては多少性能が低下することは許容される。
【００１１】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、待ち受け時の低消費
電力化を可能とした増幅回路およびこれを用いた無線装
置を提供することにある。
であり、その目的とするところは、待ち受け時の低消費
電力化を可能とした増幅回路およびこれを用いた無線装
置を提供することにある。
【００１２】
【課題を解決するための手段】本発明による増幅回路
は、ゲート端子に高周波信号が入力される増幅用ＦＥＴ
と、互いに並列に接続された第１の抵抗素子および容量
素子を有し、増幅用ＦＥＴのソース端子と接地間に接続
された第１のバイアス回路と、電源と接地間に直列に接
続された第２，第３の抵抗素子を有し、これら抵抗素子
の分割点から増幅用ＦＥＴのゲート端子にバイアス電圧
を与える第２のバイアス回路とを備えた高周波増幅回路
であって、互いに直列に接続されかつ第１の抵抗素子に
対して並列に接続された第１のスイッチ素子および抵抗
素子と、第２，第３の抵抗素子のうちの接地側抵抗素子
に対して並列に接続され、第１のスイッチ素子に連動し
て切り替え動作を行う第２のスイッチ素子とを有する構
成となっている。そして、この増幅回路は、無線装置の
受信フロントエンド増幅器として用いられる。
は、ゲート端子に高周波信号が入力される増幅用ＦＥＴ
と、互いに並列に接続された第１の抵抗素子および容量
素子を有し、増幅用ＦＥＴのソース端子と接地間に接続
された第１のバイアス回路と、電源と接地間に直列に接
続された第２，第３の抵抗素子を有し、これら抵抗素子
の分割点から増幅用ＦＥＴのゲート端子にバイアス電圧
を与える第２のバイアス回路とを備えた高周波増幅回路
であって、互いに直列に接続されかつ第１の抵抗素子に
対して並列に接続された第１のスイッチ素子および抵抗
素子と、第２，第３の抵抗素子のうちの接地側抵抗素子
に対して並列に接続され、第１のスイッチ素子に連動し
て切り替え動作を行う第２のスイッチ素子とを有する構
成となっている。そして、この増幅回路は、無線装置の
受信フロントエンド増幅器として用いられる。
【００１３】上記構成の増幅回路およびこれを受信フロ
ントエンド増幅器として用いた無線装置において、第１
のスイッチ素子であるバイアス電流遮断用スイッチ素子
が増幅用ＦＥＴのドレインバイアス電流を切り替えたと
き、これに連動して第２のスイッチ素子であるゲートバ
イアス切り替え用スイッチ素子が増幅用ＦＥＴのゲート
バイアス電圧を切り替える。これにより、特に低バイア
ス電流の切り替え時におけるバイアス電流のバラツキが
抑制される。
ントエンド増幅器として用いた無線装置において、第１
のスイッチ素子であるバイアス電流遮断用スイッチ素子
が増幅用ＦＥＴのドレインバイアス電流を切り替えたと
き、これに連動して第２のスイッチ素子であるゲートバ
イアス切り替え用スイッチ素子が増幅用ＦＥＴのゲート
バイアス電圧を切り替える。これにより、特に低バイア
ス電流の切り替え時におけるバイアス電流のバラツキが
抑制される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係る高周波増幅回路の基本構成を示す回路図
である。
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係る高周波増幅回路の基本構成を示す回路図
である。
【００１５】図１において、高周波信号増幅用のＦＥＴ
（電界効果型トランジスタ）Ｑａのゲート端子には、高
周波信号ＲＦｉｎがカップリング用容量素子Ｃｇを介し
て入力される。この高周波信号増幅用ＦＥＴＱａのドレ
イン端子には電源電圧ＶＤＤが印加されており、このド
レイン端子からは、増幅後の高周波信号ＲＦｏｕｔが導
出される。
（電界効果型トランジスタ）Ｑａのゲート端子には、高
周波信号ＲＦｉｎがカップリング用容量素子Ｃｇを介し
て入力される。この高周波信号増幅用ＦＥＴＱａのドレ
イン端子には電源電圧ＶＤＤが印加されており、このド
レイン端子からは、増幅後の高周波信号ＲＦｏｕｔが導
出される。
【００１６】高周波信号増幅用ＦＥＴＱａのソース端子
と接地（ＧＮＤ）との間には、高周波接地用容量素子Ｃ
ｓと抵抗素子Ｒｓ１が並列に接続されている。抵抗素子
Ｒｓ１には、互いに直列に接続されたバイアス遮断用ス
イッチであるＦＥＴＱｓおよび抵抗素子Ｒｓ２が並列に
接続されている。バイアス遮断用ＦＥＴＱｓのゲート端
子には、抵抗素子Ｒｇ１を介してコントロール信号ＣＴ
Ｌが供給される。
と接地（ＧＮＤ）との間には、高周波接地用容量素子Ｃ
ｓと抵抗素子Ｒｓ１が並列に接続されている。抵抗素子
Ｒｓ１には、互いに直列に接続されたバイアス遮断用ス
イッチであるＦＥＴＱｓおよび抵抗素子Ｒｓ２が並列に
接続されている。バイアス遮断用ＦＥＴＱｓのゲート端
子には、抵抗素子Ｒｇ１を介してコントロール信号ＣＴ
Ｌが供給される。
【００１７】また、増幅用ＦＥＴＱａのドレイン端子
（ＶＤＤ）とＧＮＤとの間には、抵抗素子Ｒ１，Ｒ２が
直列に接続されている。これら抵抗素子Ｒ１，Ｒ２の共
通接続点（分割点）Ｐと増幅用ＦＥＴＱａのゲート端子
との間には、抵抗素子Ｒｇ２が接続されている。これに
より、分割点Ｐの電圧がゲートバイアス電圧として増幅
用ＦＥＴＱａのゲート端子に与えられる。抵抗素子Ｒ２
には、ゲートバイアス切り替え用スイッチであるＦＥＴ
Ｑｇが並列に接続されている。このゲートバイアス切り
替え用ＦＥＴＱｇのゲート端子には、抵抗素子Ｒｇ３を
介してコントロール信号ＣＴＬが供給される。
（ＶＤＤ）とＧＮＤとの間には、抵抗素子Ｒ１，Ｒ２が
直列に接続されている。これら抵抗素子Ｒ１，Ｒ２の共
通接続点（分割点）Ｐと増幅用ＦＥＴＱａのゲート端子
との間には、抵抗素子Ｒｇ２が接続されている。これに
より、分割点Ｐの電圧がゲートバイアス電圧として増幅
用ＦＥＴＱａのゲート端子に与えられる。抵抗素子Ｒ２
には、ゲートバイアス切り替え用スイッチであるＦＥＴ
Ｑｇが並列に接続されている。このゲートバイアス切り
替え用ＦＥＴＱｇのゲート端子には、抵抗素子Ｒｇ３を
介してコントロール信号ＣＴＬが供給される。
【００１８】図２は、上記構成の本実施形態に係る高周
波増幅回路を用いた具体例を示す回路図であり、高周波
増幅素子であるＦＥＴおよび接地用容量素子で構成され
た２段のカスコード接続回路構成の一般的な化合物半導
体ＦＥＴ高周波増幅回路に適用した場合の回路構成を示
している。なお、図２中、図１と同等部分には同一符号
を付して示している。
波増幅回路を用いた具体例を示す回路図であり、高周波
増幅素子であるＦＥＴおよび接地用容量素子で構成され
た２段のカスコード接続回路構成の一般的な化合物半導
体ＦＥＴ高周波増幅回路に適用した場合の回路構成を示
している。なお、図２中、図１と同等部分には同一符号
を付して示している。
【００１９】図２において、高周波信号増幅用のＦＥＴ
Ｑａ１およびＦＥＴＱａ２がカスコード接続されてい
る。高周波信号増幅用ＦＥＴＱａ１のゲート端子には、
高周波信号ＲＦｉｎが入力整合回路１１およびカップリ
ング用容量素子Ｃｇを介して入力される。入力整合回路
１１は、インダクタンス素子Ｌ１１，Ｌ１２によって構
成されている。
Ｑａ１およびＦＥＴＱａ２がカスコード接続されてい
る。高周波信号増幅用ＦＥＴＱａ１のゲート端子には、
高周波信号ＲＦｉｎが入力整合回路１１およびカップリ
ング用容量素子Ｃｇを介して入力される。入力整合回路
１１は、インダクタンス素子Ｌ１１，Ｌ１２によって構
成されている。
【００２０】初段のＦＥＴＱａ１のソース端子とＧＮＤ
との間には、高周波接地用容量素子Ｃｓ１と抵抗素子Ｒ
ｓ１が並列に接続されている。抵抗素子Ｒｓ１には、互
いに直列に接続されたバイアス遮断用ＦＥＴＱｓおよび
抵抗素子Ｒｓ２が並列に接続されている。バイアス遮断
用ＦＥＴＱｓのゲート端子には、抵抗素子Ｒｇ１を介し
てコントロール信号ＣＴＬが供給される。なお、抵抗素
子Ｒｓ１，Ｒｓ２の合成抵抗値は、図５の従来回路にお
ける抵抗素子Ｒｓの抵抗値と等しくなるように設定され
る。
との間には、高周波接地用容量素子Ｃｓ１と抵抗素子Ｒ
ｓ１が並列に接続されている。抵抗素子Ｒｓ１には、互
いに直列に接続されたバイアス遮断用ＦＥＴＱｓおよび
抵抗素子Ｒｓ２が並列に接続されている。バイアス遮断
用ＦＥＴＱｓのゲート端子には、抵抗素子Ｒｇ１を介し
てコントロール信号ＣＴＬが供給される。なお、抵抗素
子Ｒｓ１，Ｒｓ２の合成抵抗値は、図５の従来回路にお
ける抵抗素子Ｒｓの抵抗値と等しくなるように設定され
る。
【００２１】また、増幅用ＦＥＴＱａ１のドレイン端子
とＧＮＤとの間には、抵抗素子Ｒ１１，Ｒ１２が直列に
接続されている。これら抵抗素子Ｒ１１，Ｒ１２の分割
点Ｐ１と増幅用ＦＥＴＱａのゲート端子との間には、抵
抗素子Ｒｇ２が接続されている。これにより、分割点Ｐ
１の電圧がゲートバイアス電圧として増幅用ＦＥＴＱａ
１のゲート端子に与えられる。抵抗素子Ｒ１２には、ゲ
ートバイアス切り替え用ＦＥＴＱｇ１が並列に接続され
ている。このゲートバイアス切り替え用ＦＥＴＱｇ１の
ゲート端子には、抵抗素子Ｒｇ３を介してコントロール
信号ＣＴＬが供給される。
とＧＮＤとの間には、抵抗素子Ｒ１１，Ｒ１２が直列に
接続されている。これら抵抗素子Ｒ１１，Ｒ１２の分割
点Ｐ１と増幅用ＦＥＴＱａのゲート端子との間には、抵
抗素子Ｒｇ２が接続されている。これにより、分割点Ｐ
１の電圧がゲートバイアス電圧として増幅用ＦＥＴＱａ
１のゲート端子に与えられる。抵抗素子Ｒ１２には、ゲ
ートバイアス切り替え用ＦＥＴＱｇ１が並列に接続され
ている。このゲートバイアス切り替え用ＦＥＴＱｇ１の
ゲート端子には、抵抗素子Ｒｇ３を介してコントロール
信号ＣＴＬが供給される。
【００２２】２段目のＦＥＴＱａ２のゲート端子とＧＮ
Ｄとの間には、高周波接地用容量素子Ｃｓ２が接続され
ている。この増幅用ＦＥＴＱａ２のドレイン端子には、
出力整合回路１２を介して電源電圧ＶＤＤが印加されて
おり、このドレイン端子からは、増幅後の高周波信号Ｒ
Ｆｏｕｔが出力整合回路１２を介して導出されるように
なっている。
Ｄとの間には、高周波接地用容量素子Ｃｓ２が接続され
ている。この増幅用ＦＥＴＱａ２のドレイン端子には、
出力整合回路１２を介して電源電圧ＶＤＤが印加されて
おり、このドレイン端子からは、増幅後の高周波信号Ｒ
Ｆｏｕｔが出力整合回路１２を介して導出されるように
なっている。
【００２３】出力整合回路１２は、増幅用ＦＥＴＱａ２
のドレイン端子に対して直列に接続されたインダクタン
ス素子Ｌ２１および容量素子Ｃ２１と、これらの共通接
続点とＧＮＤとの間に直接に接続されたインダクタンス
素子Ｌ２２および容量素子Ｃ２２とから構成されてい
る。そして、インダクタンス素子Ｌ２２と容量素子Ｃ２
２の共通接続点に電源電圧ＶＤＤが印加されている。
のドレイン端子に対して直列に接続されたインダクタン
ス素子Ｌ２１および容量素子Ｃ２１と、これらの共通接
続点とＧＮＤとの間に直接に接続されたインダクタンス
素子Ｌ２２および容量素子Ｃ２２とから構成されてい
る。そして、インダクタンス素子Ｌ２２と容量素子Ｃ２
２の共通接続点に電源電圧ＶＤＤが印加されている。
【００２４】また、増幅用ＦＥＴＱａ２のドレイン端子
とＧＮＤとの間には、抵抗素子Ｒ２１，Ｒ２２，Ｒ２３
が直列に接続されている。抵抗素子Ｒ２１，Ｒ２２の分
割点Ｐ２と増幅用ＦＥＴＱａ２のゲート端子との間に
は、抵抗素子Ｒｇ４が接続されている。これにより、分
割点Ｐ２の電圧がゲートバイアス電圧として増幅用ＦＥ
ＴＱａ２のゲート端子に与えられる。抵抗素子Ｒ２３に
は、ゲートバイアス切り替え用ＦＥＴＱｇ２が並列に接
続されている。このゲートバイアス切り替え用ＦＥＴＱ
ｇ２のゲート端子には、抵抗素子Ｒｇ５を介してコント
ロール信号ＣＴＬが供給される。
とＧＮＤとの間には、抵抗素子Ｒ２１，Ｒ２２，Ｒ２３
が直列に接続されている。抵抗素子Ｒ２１，Ｒ２２の分
割点Ｐ２と増幅用ＦＥＴＱａ２のゲート端子との間に
は、抵抗素子Ｒｇ４が接続されている。これにより、分
割点Ｐ２の電圧がゲートバイアス電圧として増幅用ＦＥ
ＴＱａ２のゲート端子に与えられる。抵抗素子Ｒ２３に
は、ゲートバイアス切り替え用ＦＥＴＱｇ２が並列に接
続されている。このゲートバイアス切り替え用ＦＥＴＱ
ｇ２のゲート端子には、抵抗素子Ｒｇ５を介してコント
ロール信号ＣＴＬが供給される。
【００２５】続いて、上記構成の化合物半導体ＦＥＴ高
周波増幅回路の回路動作について説明する。
周波増幅回路の回路動作について説明する。
【００２６】先ず、高レベルのコントロール信号ＣＴＬ
を供給して、バイアス遮断用ＦＥＴＱｓおよびゲートバ
イアス切り替え用ＦＥＴＱｇ１，Ｑｇ２を全てオン状態
とした場合、バイアス条件は図５の従来回路の場合とほ
ぼ同一となる。すなわち、初段の増幅用ＦＥＴＱａ１の
ゲート端子が抵抗素子Ｒｇ２およびＦＥＴＱｇ１を介し
てＧＮＤレベルにプルダウンされ、そのソース端子電位
が抵抗素子Ｒｓ１，Ｒｓ２の合成抵抗値によって決ま
る。また、２段目の増幅用ＦＥＴＱａ２のゲート端子に
は、抵抗Ｒ２１，Ｒ２２の分割によって決まるゲートバ
イアス電圧が与えられる。
を供給して、バイアス遮断用ＦＥＴＱｓおよびゲートバ
イアス切り替え用ＦＥＴＱｇ１，Ｑｇ２を全てオン状態
とした場合、バイアス条件は図５の従来回路の場合とほ
ぼ同一となる。すなわち、初段の増幅用ＦＥＴＱａ１の
ゲート端子が抵抗素子Ｒｇ２およびＦＥＴＱｇ１を介し
てＧＮＤレベルにプルダウンされ、そのソース端子電位
が抵抗素子Ｒｓ１，Ｒｓ２の合成抵抗値によって決ま
る。また、２段目の増幅用ＦＥＴＱａ２のゲート端子に
は、抵抗Ｒ２１，Ｒ２２の分割によって決まるゲートバ
イアス電圧が与えられる。
【００２７】唯一相違するのが、抵抗素子Ｒ１１が電源
−ＧＮＤ間に挿入される形になる点である。ただし、ゲ
ートバイアスを供給する抵抗素子としては、通常数１０
ｋΩ以上の抵抗値のものを用いることから、この経路に
おける消費電流は高々数１０μＡ程度となり、ドレイン
バイアス電流経路に対して無視できる程度の電流であ
る。したがって、図６に示す諸特性が再現される。
−ＧＮＤ間に挿入される形になる点である。ただし、ゲ
ートバイアスを供給する抵抗素子としては、通常数１０
ｋΩ以上の抵抗値のものを用いることから、この経路に
おける消費電流は高々数１０μＡ程度となり、ドレイン
バイアス電流経路に対して無視できる程度の電流であ
る。したがって、図６に示す諸特性が再現される。
【００２８】次に、低レベルのコントロール信号ＣＴＬ
を供給して、バイアス遮断用ＦＥＴＱｓおよびゲートバ
イアス切り替え用ＦＥＴＱｇ１，Ｑｇ２を全てオフ状態
とした場合、各ゲートバイアス点は各抵抗素子の抵抗値
比で決まる分だけ昇圧し、また初段のＦＥＴＱａ１のソ
ース抵抗は抵抗素子Ｒｓ１だけとなる。セルフバイアス
安定化方式においては、ソース端子電位を上昇させる分
だけ閾値電圧によるバイアス電流のバラツキを抑制する
効果がある。ドレイン電流は飽和領域で動作させる限
り、ゲート−ソース間電圧Ｖｇｓで決定されるため、ゲ
ートバイアス点を昇圧させることはソース電位の昇圧を
意味し、したがってバイアス電流のバラツキを抑制する
ことが可能となる。
を供給して、バイアス遮断用ＦＥＴＱｓおよびゲートバ
イアス切り替え用ＦＥＴＱｇ１，Ｑｇ２を全てオフ状態
とした場合、各ゲートバイアス点は各抵抗素子の抵抗値
比で決まる分だけ昇圧し、また初段のＦＥＴＱａ１のソ
ース抵抗は抵抗素子Ｒｓ１だけとなる。セルフバイアス
安定化方式においては、ソース端子電位を上昇させる分
だけ閾値電圧によるバイアス電流のバラツキを抑制する
効果がある。ドレイン電流は飽和領域で動作させる限
り、ゲート−ソース間電圧Ｖｇｓで決定されるため、ゲ
ートバイアス点を昇圧させることはソース電位の昇圧を
意味し、したがってバイアス電流のバラツキを抑制する
ことが可能となる。
【００２９】図３に、図２の回路において各抵抗素子Ｒ
ｓ１，Ｒ１１，Ｒ１２，Ｒ２３の各抵抗値を最適化し、
ＦＥＴＱｓ，Ｑｇ１，Ｑｇ２を全てオフ状態にした場合
における諸特性例（Ａ）〜（Ｃ）を示す。同図におい
て、（Ａ）は閾値電圧Ｖｔｈ−バイアス電流ＩＤＤの特
性を、（Ｂ）は閾値電圧Ｖｔｈ−利得の特性を、（Ｃ）
は閾値電圧Ｖｔｈ−ＩＩＰ３の特性をそれぞれ示してい
る。
ｓ１，Ｒ１１，Ｒ１２，Ｒ２３の各抵抗値を最適化し、
ＦＥＴＱｓ，Ｑｇ１，Ｑｇ２を全てオフ状態にした場合
における諸特性例（Ａ）〜（Ｃ）を示す。同図におい
て、（Ａ）は閾値電圧Ｖｔｈ−バイアス電流ＩＤＤの特
性を、（Ｂ）は閾値電圧Ｖｔｈ−利得の特性を、（Ｃ）
は閾値電圧Ｖｔｈ−ＩＩＰ３の特性をそれぞれ示してい
る。
【００３０】これらの諸特性から明らかなように、閾値
電圧Ｖｔｈに対するバイアス電流ＩＤＤのバラツキは大
幅に抑制されており、閾値電圧範囲−０．２〜−０．６
Ｖにおいて、変動幅は２．５〜３．５ｍＡである。一
方、高周波特性は同一閾値電圧範囲において、利得が１
３．１〜１３．７ｄＢ、ＩＩＰ３が−３〜−１ｄＢｍで
ある。
電圧Ｖｔｈに対するバイアス電流ＩＤＤのバラツキは大
幅に抑制されており、閾値電圧範囲−０．２〜−０．６
Ｖにおいて、変動幅は２．５〜３．５ｍＡである。一
方、高周波特性は同一閾値電圧範囲において、利得が１
３．１〜１３．７ｄＢ、ＩＩＰ３が−３〜−１ｄＢｍで
ある。
【００３１】ソース電位を昇圧することでＦＥＴに印加
されるドレイン−ソース間電圧Ｖｄｓは低減され、ま
た、ソース抵抗素子Ｒｓ１の抵抗値を大きく設定するこ
とによってバイアス電流ＩＤＤを低減していることか
ら、特にＩＩＰ３特性はコントロール信号ＣＴＬが高レ
ベルのときに比較して低下しているものの、これらは待
ち受け時における各特性を満足できるものである。
されるドレイン−ソース間電圧Ｖｄｓは低減され、ま
た、ソース抵抗素子Ｒｓ１の抵抗値を大きく設定するこ
とによってバイアス電流ＩＤＤを低減していることか
ら、特にＩＩＰ３特性はコントロール信号ＣＴＬが高レ
ベルのときに比較して低下しているものの、これらは待
ち受け時における各特性を満足できるものである。
【００３２】上述したように、化合物半導体ＦＥＴ高周
波増幅回路において、高周波信号増幅用ＦＥＴＱａ１，
Ｑａ２のドレインバイアス電流の切り替えに連動してゲ
ートバイアス電圧の切り替えも同時に行うバイアス切り
替え機能を付加したことにより、特に低バイアス電流の
切り替え時におけるバイアス電流のバラツキを抑制する
ことができる。
波増幅回路において、高周波信号増幅用ＦＥＴＱａ１，
Ｑａ２のドレインバイアス電流の切り替えに連動してゲ
ートバイアス電圧の切り替えも同時に行うバイアス切り
替え機能を付加したことにより、特に低バイアス電流の
切り替え時におけるバイアス電流のバラツキを抑制する
ことができる。
【００３３】したがって、このバイアス切り替え機能を
持つ化合物半導体ＦＥＴ高周波増幅回路は、携帯電話等
の低消費電流化の要求の厳しい無線システムにおける受
信フロントエンド増幅器において、特に低歪み特性の要
求されるシステムに用いて有効である。特に、待ち受け
時の低消費電流化を実現できるため、送受信が同時に行
われるＦＤＤ方式のＣＤＭＡシステムに好適な回路構成
例となる。
持つ化合物半導体ＦＥＴ高周波増幅回路は、携帯電話等
の低消費電流化の要求の厳しい無線システムにおける受
信フロントエンド増幅器において、特に低歪み特性の要
求されるシステムに用いて有効である。特に、待ち受け
時の低消費電流化を実現できるため、送受信が同時に行
われるＦＤＤ方式のＣＤＭＡシステムに好適な回路構成
例となる。
【００３４】なお、上記具体例では、増幅用ＦＥＴが２
段のカスコード接続構成の高周波増幅回路に適用した場
合を例に採って説明したが、これに限られるものではな
く、図１の基本構成に示した増幅用ＦＥＴが１段の高周
波増幅回路に適用することも当然可能である。
段のカスコード接続構成の高周波増幅回路に適用した場
合を例に採って説明したが、これに限られるものではな
く、図１の基本構成に示した増幅用ＦＥＴが１段の高周
波増幅回路に適用することも当然可能である。
【００３５】図４は、本発明に係る無線装置、例えばＣ
ＤＭＡ方式携帯電話装置のＲＦフロントエンド部の構成
の一例を示すブロック図である。
ＤＭＡ方式携帯電話装置のＲＦフロントエンド部の構成
の一例を示すブロック図である。
【００３６】図４において、アンテナ２１で受信された
受信波は、送受信に共用される帯域振分けフィルタ２２
を通過し、低ノイズアンプ２３を介してミキサ２４に供
給される。ミキサ２４では、局部発振器２５からの局部
発振周波数と混合され、中間周波（ＩＦ）に変換されて
後段の回路に供給される。一方、送信側では、前段の回
路から供給されるＩＦ信号がミキサ２６で局部発振器２
７からの局部発振周波数と混合され、ＲＦ信号に変換さ
れた後、パワーアンプ２８および帯域振分けフィルタ２
２を経てアンテナ２１から送信される。
受信波は、送受信に共用される帯域振分けフィルタ２２
を通過し、低ノイズアンプ２３を介してミキサ２４に供
給される。ミキサ２４では、局部発振器２５からの局部
発振周波数と混合され、中間周波（ＩＦ）に変換されて
後段の回路に供給される。一方、送信側では、前段の回
路から供給されるＩＦ信号がミキサ２６で局部発振器２
７からの局部発振周波数と混合され、ＲＦ信号に変換さ
れた後、パワーアンプ２８および帯域振分けフィルタ２
２を経てアンテナ２１から送信される。
【００３７】上記構成のＣＤＭＡ方式携帯電話装置のＲ
Ｆフロントエンド部において、低ノイズアンプ２３とし
て、先述した化合物半導体ＦＥＴ高周波増幅回路、即ち
バイアス切り替え機能を持つ化合物半導体ＦＥＴ高周波
増幅回路（図２を参照）が用いられる。
Ｆフロントエンド部において、低ノイズアンプ２３とし
て、先述した化合物半導体ＦＥＴ高周波増幅回路、即ち
バイアス切り替え機能を持つ化合物半導体ＦＥＴ高周波
増幅回路（図２を参照）が用いられる。
【００３８】このように、低ノイズアンプ２３としてバ
イアス切り替え機能を持つ化合物半導体ＦＥＴ高周波増
幅回路を用いることにより、当該高周波増幅回路は低バ
イアス電流の切り替え時におけるバイアス電流のバラツ
キを抑制することができるため、待ち受け時の低消費電
流化が図れる。具体的には、図２の回路構成の場合を例
に採ると、図５の従来回路に対して待ち受け時の消費電
流が最大１／４程度に低減可能であり、バッテリー駆動
が必要である携帯端末の長時間動作に大きな効果が期待
できる。
イアス切り替え機能を持つ化合物半導体ＦＥＴ高周波増
幅回路を用いることにより、当該高周波増幅回路は低バ
イアス電流の切り替え時におけるバイアス電流のバラツ
キを抑制することができるため、待ち受け時の低消費電
流化が図れる。具体的には、図２の回路構成の場合を例
に採ると、図５の従来回路に対して待ち受け時の消費電
流が最大１／４程度に低減可能であり、バッテリー駆動
が必要である携帯端末の長時間動作に大きな効果が期待
できる。
【００３９】なお、上記適用例では、ＣＤＭＡ方式携帯
電話装置に適用した場合を例に採って説明したが、これ
に限られるものではなく、高周波無線装置全般に適用可
能である。
電話装置に適用した場合を例に採って説明したが、これ
に限られるものではなく、高周波無線装置全般に適用可
能である。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
増幅回路およびこれを受信フロントエンド増幅器として
用いた無線装置において、増幅用ＦＥＴのドレインバイ
アス電流の切り替えに連動して増幅用ＦＥＴのゲートバ
イアス電圧の切り替えも同時に行うようにしたことによ
り、特に低バイアス電流の切り替え時におけるバイアス
電流のバラツキを抑制できるため、待ち受け時の低消費
電流化が図れるとともに、特に低歪み特性の要求される
システムに有用なものとなる。
増幅回路およびこれを受信フロントエンド増幅器として
用いた無線装置において、増幅用ＦＥＴのドレインバイ
アス電流の切り替えに連動して増幅用ＦＥＴのゲートバ
イアス電圧の切り替えも同時に行うようにしたことによ
り、特に低バイアス電流の切り替え時におけるバイアス
電流のバラツキを抑制できるため、待ち受け時の低消費
電流化が図れるとともに、特に低歪み特性の要求される
システムに有用なものとなる。
【図１】本発明の一実施形態に係る高周波増幅回路の基
本構成を示す回路図である。
本構成を示す回路図である。
【図２】本実施形態に係る高周波増幅回路を用いた具体
例を示す回路図である。
例を示す回路図である。
【図３】本実施形態に係る高周波増幅回路の閾値電圧に
対する諸特性例（Ａ）〜（Ｃ）を示す特性図である。
対する諸特性例（Ａ）〜（Ｃ）を示す特性図である。
【図４】本発明に係るＣＤＭＡ方式携帯電話装置のＲＦ
フロントエンド部の構成の一例を示すブロック図であ
る。
フロントエンド部の構成の一例を示すブロック図であ
る。
【図５】従来例に係る高周波増幅回路の構成を示す回路
図である。
図である。
【図６】従来例に係る高周波増幅回路の閾値電圧に対す
る諸特性例（Ａ）〜（Ｃ）を示す特性図である。
る諸特性例（Ａ）〜（Ｃ）を示す特性図である。
Ｑａ，Ｑａ１，Ｑａ２…高周波信号増幅用ＦＥＴ、Ｑｇ
１，Ｑｇ２…ゲートバイアス切り替え用ＦＥＴ、Ｑｓ…
ドレインバイアス電流遮断用ＦＥＴ
１，Ｑｇ２…ゲートバイアス切り替え用ＦＥＴ、Ｑｓ…
ドレインバイアス電流遮断用ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J090 AA01 CA21 CA36 FA10 FA18 GN01 HA09 HA25 HA29 HA33 HA39 KA12 KA29 KA32 KA41 MA17 SA13 TA01 TA02 5J092 AA01 CA21 CA36 FA10 FA18 GR09 HA09 HA25 HA29 HA33 HA39 KA12 KA29 KA32 KA41 MA17 SA13 TA01 TA02 VL01 5K062 AA00 AB14 AD04 BA02 BB01 BB16
Claims (3)
- 【請求項１】 ゲート端子に高周波信号が入力される電
界効果型トランジスタと、互いに並列に接続された第１
の抵抗素子および容量素子を有し、前記電界効果型トラ
ンジスタのソース端子と接地間に接続された第１のバイ
アス回路と、電源と接地間に直列に接続された第２，第
３の抵抗素子を有し、これら抵抗素子の分割点から前記
電界効果型トランジスタのゲート端子にバイアス電圧を
与える第２のバイアス回路とを備えた増幅回路であっ
て、 互いに直列に接続されかつ前記第１の抵抗素子に対して
並列に接続された第１のスイッチ素子および抵抗素子
と、 前記第２，第３の抵抗素子のうちの接地側抵抗素子に対
して並列に接続され、前記第１のスイッチ素子に連動し
て切り替え動作を行う第２のスイッチ素子とを有するこ
とを特徴とする増幅回路。 - 【請求項２】 前記電界効果型トランジスタが２段カス
コード接続され、その初段の電界効果型トランジスタに
対して前記第１，第２のバイアス回路、前記第１のスイ
ッチ素子および抵抗素子ならびに前記第２のスイッチ素
子が付加されており、 ２段目の電界効果型トランジスタには、このトランジス
タのゲートバイアス電圧を前記第１，第２のスイッチ素
子に連動して切り替える第３のバイアス回路が付加され
ていることを特徴とする請求項１記載の増幅回路。 - 【請求項３】 ゲート端子に高周波信号が入力される電
界効果型トランジスタと、互いに並列に接続された第１
の抵抗素子および容量素子を有し、前記電界効果型トラ
ンジスタのソース端子と接地間に接続された第１のバイ
アス回路と、電源と接地間に直列に接続された第２，第
３の抵抗素子を有し、これら抵抗素子の分割点から前記
電界効果型トランジスタのゲート端子にバイアス電圧を
与える第２のバイアス回路とを備え、 さらに、互いに直列に接続されかつ前記第１の抵抗素子
に対して並列に接続された第１のスイッチ素子および抵
抗素子と、前記第２，第３の抵抗素子のうちの接地側抵
抗素子に対して並列に接続され、前記第１のスイッチ素
子に連動して切り替え動作を行う第２のスイッチ素子と
を有する増幅回路を、 受信系の初段部分を構成する増幅器として用いたことを
特徴とする無線装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27362799A JP2001102877A (ja) | 1999-09-28 | 1999-09-28 | 増幅回路およびこれを用いた無線装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27362799A JP2001102877A (ja) | 1999-09-28 | 1999-09-28 | 増幅回路およびこれを用いた無線装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102877A true JP2001102877A (ja) | 2001-04-13 |
Family
ID=17530353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27362799A Pending JP2001102877A (ja) | 1999-09-28 | 1999-09-28 | 増幅回路およびこれを用いた無線装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102877A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008005160A (ja) * | 2006-06-21 | 2008-01-10 | Sharp Corp | カスコード接続増幅回路、および、それを用いた半導体集積回路並びに受信装置 |
| WO2008035480A1 (fr) * | 2006-09-20 | 2008-03-27 | Panasonic Corporation | Amplificateur à faible bruit et système de communication sans fil |
| WO2008044750A1 (fr) * | 2006-10-06 | 2008-04-17 | Nsc Co., Ltd. | Amplificateur à faible bruit |
| WO2019054176A1 (ja) * | 2017-09-15 | 2019-03-21 | 株式会社村田製作所 | 高周波回路、フロントエンド回路および通信装置 |
| CN110661497A (zh) * | 2018-06-29 | 2020-01-07 | 株式会社东芝 | 高频放大电路以及半导体装置 |
-
1999
- 1999-09-28 JP JP27362799A patent/JP2001102877A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008005160A (ja) * | 2006-06-21 | 2008-01-10 | Sharp Corp | カスコード接続増幅回路、および、それを用いた半導体集積回路並びに受信装置 |
| US7570119B2 (en) | 2006-06-21 | 2009-08-04 | Sharp Kabushiki Kaisha | Cascode-connected amplifier circuit, semiconductor integrated circuit using same, and receiving apparatus using same |
| WO2008035480A1 (fr) * | 2006-09-20 | 2008-03-27 | Panasonic Corporation | Amplificateur à faible bruit et système de communication sans fil |
| JPWO2008035480A1 (ja) * | 2006-09-20 | 2010-01-28 | パナソニック株式会社 | 低雑音増幅器及び無線通信システム |
| WO2008044750A1 (fr) * | 2006-10-06 | 2008-04-17 | Nsc Co., Ltd. | Amplificateur à faible bruit |
| WO2019054176A1 (ja) * | 2017-09-15 | 2019-03-21 | 株式会社村田製作所 | 高周波回路、フロントエンド回路および通信装置 |
| US10873355B2 (en) | 2017-09-15 | 2020-12-22 | Murata Manufacturing Co., Ltd. | High frequency circuit, front-end circuit, and communication device |
| CN110661497A (zh) * | 2018-06-29 | 2020-01-07 | 株式会社东芝 | 高频放大电路以及半导体装置 |
| CN110661497B (zh) * | 2018-06-29 | 2024-03-22 | 株式会社东芝 | 高频放大电路以及半导体装置 |
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