JP2008005160A - カスコード接続増幅回路、および、それを用いた半導体集積回路並びに受信装置 - Google Patents

カスコード接続増幅回路、および、それを用いた半導体集積回路並びに受信装置 Download PDF

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Abstract

【課題】カスコード接続増幅回路の動作を、容易な手段によって確実に停止させることができ、アイソレーションの改善を図ることが可能であるカスコード接続増幅回路を実現する。
【解決手段】本発明に係るカスコード接続増幅回路１は、カスコード接続されるトランジスタＱ１、Ｑ２を備える。このカスコード接続増幅回路１は、トランジスタＱ１のコレクタ端子を接地させるか否か、を選択するスイッチ素子ＳＷ１を備えている。
【選択図】図１

Description

本発明は、複数の各トランジスタを継続接続（以下、カスコード接続という）した、カスコード接続増幅回路及びこの増幅回路を用いた通信装置（例えば、通信端末）に関するものである。
従来、増幅回路および利得可変増幅回路には、エミッタ接地増幅回路よりも高周波特性に優れたカスコード接続増幅回路が多く用いられている。
前記エミッタ接地増幅回路の入力インピーダンスは、ベース−コレクタ間の抵抗Ｒｂｃおよびベース−コレクタ間の容量Ｃｂｃと、ベース−エミッタ間の容量Ｃｂｅとを並列接続したときの値として等価できる。
前記エミッタ接地増幅回路に用いられるエミッタ接地されたトランジスタの増幅度Ａｖとすると、ベース−コレクタ間容量Ｃｂｃがミラー効果によって（Ａｖ＋１）倍されるため、前記入力インピーダンスの容量成分は大きくなる。これにより、前記エミッタ接地増幅回路の高周波特性は悪くなってしまう。一方、カスコード接続増幅回路では、前記増幅度Ａｖが０となることから、ミラー効果の影響を受けないため、周波数特性をよくすることが可能となる。
図１４は、特許文献１に示されるような、従来のカスコード接続増幅回路の構成を示す回路図である。
カスコード接続増幅回路２００は、図１４に示されるように、エミッタ接地されているバイポーラ型のトランジスタＱ２０１と、ゲート接地されているＭＯＳトランジスタＭ２０２とがカスコード接続されており、トランジスタＱ２０１のベース端子に入力された電圧は、ＭＯＳトランジスタＭ２０２のドレイン端子から出力される構成となっている。
また、ＭＯＳトランジスタＭ２０２のゲート端子は、バイアス電源Ｖ２０２に接続され、ドレイン端子には、負荷抵抗Ｒ２０２を介して電源電圧Ｖｃｃが印加されている。
カスコード接続増幅回路２００で得られる利得の調整は、トランジスタＱ２０１のベース端子に流れる電流量を変化させ、この電流量の変化に応じて、コレクタ電流量が変化することによって行われている。従って、トランジスタＱ２０１のベース端子に流れる電流量を減らし、トランジスタＱ２０１のベース−エミッタ間の電圧をトランジスタの閾値電圧未満にすることによって、カスコード接続増幅回路２００の増幅動作を停止させることが可能となる。
具体的には、トランジスタＱ２０１がオフすることで、トランジスタＱ２０１のコレクタ端子の電位が上がる。そして、トランジスタＱ２０１のコレクタ端子は、ＭＯＳトランジスタＭ２０２のソース端子と接続されているので、トランジスタＱ２０１のコレクタ端子およびＭＯＳトランジスタＭ２０２のソース端子は同電位である。
従って、トランジスタＱ２０１がオフすることで、ＭＯＳトランジスタＭ２０２のソース端子の電位が上がることに伴い、ＭＯＳトランジスタＭ２０２のゲート−ソース間の電圧がトランジスタの閾値電圧未満となるため、ＭＯＳトランジスタＭ２０２はオフする。
しかしながら、カスコード接続増幅回路２００では、トランジスタＱ２０１の入力端子に大きな入力信号が入ってきた場合、その信号電力により、トランジスタＱ２０１が一時的にオンするため、トランジスタＱ２０１のコレクタ端子の電位が下がる。これに伴い、ＭＯＳトランジスタＭ２０２のゲート−ソース間の電圧がトランジスタの閾値電圧以上になるため、ＭＯＳトランジスタＭ２０２はオンすることとなる。これにより、本来はオフすべきカスコード接続増幅回路２００が一時的にオンし、充分なアイソレーションが取れないという問題が発生する。
また、利得可変増幅回路等のように、カスコード接続増幅回路２００を多段にしている場合、例えば、１段目のカスコード接続増幅回路を停止させるために１段目のトランジスタの動作を停止させたとしても、１段目のＭＯＳトランジスタのゲート端子には電圧が常にかかっているため、２段目のカスコード接続増幅回路の動作状態に影響する虞がある。１段目のカスコード接続増幅回路が動作状態で２段目のカスコード接続増幅回路が非動作状態の場合も同様である。従って、それぞれの増幅段から信号漏れが発生し、その結果、利得抑圧度および線形性が劣化するという問題が生じる。
そこで、このような問題を回避するために、例えば特許文献２に開示されているカスコード接続増幅回路は、バイポーラ型のトランジスタ、および／または、電界効果型トランジスタで構成されており、各トランジスタのベース端子またはゲート端子には、それぞれ制御回路が備えられている。
特開平１０−３０８６３４号公報（１９９８年１１月１７日公開） 特開２００５−３１２０１６号公報（２００５年１１月４日公開）
しかしながら、上記カスコード接続増幅回路においても、エミッタ接地されているバイポーラ型のトランジスタがオフである場合であっても、該バイポーラ型のトランジスタのベース端子（または、ソース接地されている電界効果型トランジスタのゲート端子）に印加される制御電圧を充分に下げられない場合、または、ベース接地されているバイポーラ型のトランジスタのベース電流、もしくは、ゲート接地されている電界効果型トランジスタのゲート電圧が充分に下げられない場合には、該バイポーラ型のトランジスタ（または、該電界効果型トランジスタ）がオンし、動作してしまう虞がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、カスコード接続増幅回路の動作を、容易な手段によって確実に停止させることができるため、アイソレーションの改善を図ることが可能となるカスコード接続増幅回路を実現することにある。
本発明に係るカスコード接続増幅回路は、上記課題を解決するため、エミッタ接地されている第１トランジスタ、または、ソース接地されている第１電界効果型トランジスタと、ベース接地されている第２トランジスタ、または、ゲート接地されている第２電界効果型トランジスタとがカスコード接続されているカスコード接続増幅回路において、上記第１トランジスタのコレクタ端子、または、第１電界効果型トランジスタのドレイン端子を接地させるか否か、を選択する選択手段を備えている。
上記構成によれば、選択手段によって、エミッタ接地されている第１トランジスタのコレクタ端子、または、ソース接地されている第１電界効果型トランジスタのドレイン端子が接地される場合には、第１トランジスタのコレクタ端子およびエミッタ端子、または、第１電界効果型トランジスタのドレイン端子およびソース端子が同電位となるため、コレクタ−エミッタ間、または、ドレイン−ソース間に電流が流れなくなる。
これにより、第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子に印加される電圧等の影響を受けて、第１トランジスタ、または、第１電界効果型トランジスタが動作してしまう場合であっても、カスコード接続増幅回路の動作を確実に停止させることができ、アイソレーションの改善を図ることが可能となる。
上記第２トランジスタのベース端子、または、第２電界効果型トランジスタのゲート端子に印加する電圧を制御する第１電圧制御手段を備えており、上記第１電圧制御手段が、上記選択手段の接地動作時に、上記第２トランジスタのベース電圧、または、第２電界効果型トランジスタのゲート電圧を制御して、第２トランジスタ、または、第２電界効果型トランジスタに流れる電流を減少させることが好ましい。
上記構成によれば、第１電圧制御手段は、第２トランジスタのベース電圧、または、第２電界効果型トランジスタのゲート電圧を制御することにより、第２トランジスタ、または、第２電界効果型トランジスタに流れる電流を制御する。
これにより、上記選択手段が第１トランジスタのコレクタ端子、または、第１電界効果型トランジスタのドレイン端子を接地させるときに、第１電圧制御手段によって、第２トランジスタ、または、第２電界効果型トランジスタに流れる電流を減少させることが可能となる。
従って、上記カスコード接続増幅回路の動作が停止しているときに、第２トランジスタ、または、第２電界効果型トランジスタに流れる電流を抑制することが可能となるため、消費電力を低減することが可能となる。
上記第１電圧制御手段が上記選択手段の接地動作よりも先に動作して、上記第２トランジスタのベース電圧、または、第２電界効果型トランジスタのゲート電圧を低下させておくことが好ましい。
上記構成によれば、上記選択手段を導通させるとき、それよりも前に、第１電圧制御手段は、第２トランジスタのベース電圧、または、第２電界効果型トランジスタのゲート電圧を低下させ、第２トランジスタ、または、第２電界効果型トランジスタに流れる電流を減少させる。
これにより、上記カスコード接続増幅回路の動作を停止させる前に、第２トランジスタ、または、第２トランジスタに流れる電流を減少することが可能となるため、消費電力をさらに低減させることが可能となる。
上記選択手段は、入力信号の信号レベルが所定の閾値に達した場合には導通し、入力信号の信号レベルが所定の閾値未満である場合には導通しないように制御されることが好ましい。
上記構成によれば、上記選択手段は、上記カスコード接続増幅回路に入力される信号の信号レベルと所定の閾値とを比較した結果に基づいて、導通するか否かの制御が行われる。入力信号の信号レベルは、例えば、受信装置に備えられている信号強度指標回路によって検出される。
これにより、入力される信号の信号レベルが高いときに、上記選択手段を導通させて、上記カスコード接続増幅回路の動作を停止させることが可能となるため、アイソレーションを改善することが可能となる。
入力信号の信号レベルは、上記カスコード接続増幅回路の利得を制御する制御電圧に基づいて検出されることが好ましい。
上記構成によれば、上記選択手段は、上記カスコード接続増幅回路に入力される信号の信号レベルを直接検出するのではなく、該カスコード接続増幅回路の利得を制御する制御電圧を検出することによっても、制御することが可能となる。
これにより、入力される信号の信号レベルが高いときに、上記選択手段を導通させて、上記カスコード接続増幅回路の動作を停止させることが可能となるため、アイソレーションを改善することが可能となる。
上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子に印加する電圧を制御する第２電圧制御手段を備えており、上記選択手段は、上記第１トランジスタのベース電圧、または、第１電界効果型トランジスタのゲート電圧に基づいて、制御されることが好ましい。
上記構成によれば、第２電圧制御手段は、第１トランジスタのベース電圧、または、第１電界効果型トランジスタのゲート電圧を、トランジスタの閾値電圧未満に制御することによって、該第１トランジスタまたは第１電界効果型トランジスタの動作を停止させることができる。
従って、第２電圧制御手段が上記ベース電圧またはゲート電圧を低下させるときに、該ベース電圧またはゲート電圧と、所定の閾値とが比較されることによって、上記選択手段の選択動作の制御を行うことが可能となる。これにより、上記カスコード接続増幅回路の動作を停止させることが可能となる。
第１電圧制御手段を備える構成において、上記選択手段は、第２トランジスタのベース電圧、または、第２ゲート電圧に基づいて、制御されることが好ましい。
上記構成によれば、第１電圧制御手段は、第２トランジスタのベース電圧、または、第２電界効果型トランジスタのゲート電圧を、トランジスタの閾値電圧未満に制御することによって、該第２トランジスタまたは第２電界効果型トランジスタの動作を停止させることができる。
従って、第１電圧制御手段が上記ベース電圧またはゲート電圧を低下させるときに、該ベース電圧またはゲート電圧と、所定の閾値とが比較されることによって、上記選択手段の選択動作の制御を行うことが可能となる。これにより、上記カスコード接続増幅回路の動作を停止させることが可能となる。
上記構成のカスコード接続増幅回路が複数段備えられており、隣り合う２段の間で、前段における上記第２トランジスタのコレクタ端子、または、第２電界効果型トランジスタのドレイン端子と、後段における上記第２トランジスタのコレクタ端子、または、第２電界効果型トランジスタのドレイン端子とが互いに接続され、上記前段における上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子と、上記後段における上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子とが互いに接続されていることが好ましい。
上記構成によれば、上記カスコード接続増幅回路を複数段備えているため、動作が停止している他段のカスコード接続増幅回路の影響を受けることなく、利得および線形性の諸特性の範囲を広くすることが可能となる。すなわち、線形性および利得抑圧度を向上させることが可能となる。
上記前段における上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子と、上記後段における上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子とが、結合容量を介して、互いに接続されていることが好ましい。
上記構成によれば、結合容量は、その容量値を適切に選択することによって、各段の第１トランジスタ、または、第１電界効果型トランジスタに入力される信号レベルを意図的に変えること（設計）ができる。また、第１トランジスタ、または、第１電界効果型トランジスタの動作点を変えることができるので、各カスコード接続増幅回路の利得を自由に変えることが可能となる。従って、該カスコード接続増幅回路を、自由度高く設計することが可能となる。
所定の閾値より利得が高いカスコード接続増幅回路には、上記選択手段が備えられていることを特徴とする請求項８または９に記載のカスコード接続増幅回路。
上記構成によれば、複数段のカスコード接続増幅回路では、各カスコード接続増幅回路の信号漏れが発生する結果、線形性および利得抑圧度が劣化するが、利得の低いカスコード接続増幅回路からの信号漏れは、利得の高いカスコード接続増幅回路からの信号漏れに比べて、複数段のカスコード接続増幅回路の線形性および利得抑圧度を劣化させにくい。
従って、所定の閾値よりも利得が高いカスコード接続増幅回路に上記選択手段を備えるだけでよく、複数段のカスコード接続増幅回路の回路規模を縮小させることが可能となる。
上記選択手段には、ＭＥＭＳスイッチが用いられていることが好ましい。
上記構成によれば、上記選択手段としてＭＥＭＳスイッチを用いることにより、通常用いられるＭＯＳスイッチ、または、ＣＭＯＳスイッチよりもオン抵抗の影響を少なくすることが可能となる。
本発明の半導体集積回路および受信装置は、上記構成のカスコード接続増幅回路を含んでいることが好ましい。また、本発明の受信装置は、上記構成の半導体集積回路を有することが好ましい。このような受信装置においては、アイソレーションの改善が図られた上記構成のカスコード接続増幅回路を含むことにより、当該増幅回路によって増幅される受信信号の質を向上させることができる。
本発明に係るカスコード接続増幅回路は、以上のように、第１トランジスタのコレクタ端子、または、第１電界効果型トランジスタのドレイン端子を接地させるか否か、を選択する選択手段を備えていることで、第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子に印加される電圧等の影響を受けて、該第１トランジスタ、または、第１電界効果型トランジスタが動作してしまう場合であっても、カスコード接続増幅回路の動作を確実に停止させることができ、アイソレーションの改善を図ることが可能となるという効果を奏する。
〔実施形態１〕
本発明の一実施形態について図１ないし図８に基づいて説明すると以下の通りである。
図１は、本実施形態に係るカスコード接続増幅回路１の構成を示す回路図である。
本実施形態に係るカスコード接続増幅回路１は、エミッタ接地されているバイポーラ型のトランジスタ（第１トランジスタ）Ｑ１と、ベース接地されているバイポーラ型のトランジスタ（第２トランジスタ）Ｑ２と、ベース電圧電源Ｖ１およびＶ２と、バイアス抵抗Ｒ１と、負荷抵抗Ｒ２と、結合容量Ｃ１とを備えている。
カスコード接続増幅回路１に入力される信号は、結合容量Ｃ１を介して、トランジスタＱ１のベース端子に入力され、該結合容量Ｃ１は、入力される信号のもつ直流成分を阻止する。また、トランジスタＱ１のベース端子には、バイアス抵抗Ｒ１を介してベース電圧電源Ｖ１が接続されている。ベース電圧電源Ｖ１は、可変電圧電源であり、トランジスタＱ１のベース電流を制御する。これにより、カスコード接続増幅回路１の利得が制御されている。
また、トランジスタＱ２のベース端子には、バイアス電源としての機能をもつベース電圧電源Ｖ２が接続されている。また、トランジスタＱ２のコレクタ端子には、負荷抵抗Ｒ２を介して電源電圧Ｖｃｃが印加されている。負荷抵抗Ｒ２は、トランジスタＱ２のコレクタ電流を電圧に変換しており、変換された電圧は、トランジスタＱ２のコレクタ端子から電圧信号として出力される。
さらに、トランジスタＱ１のコレクタ端子は、トランジスタＱ２のエミッタ端子と接続されているため、トランジスタＱ１のベース端子に入力された信号は、増幅または減衰された後、トランジスタＱ２のコレクタ端子から後段の回路に出力されることとなる。
また、カスコード接続増幅回路１は、スイッチ素子（選択手段）ＳＷ１を備えており、該スイッチ素子ＳＷ１の一方の端子は、トランジスタＱ１のコレクタ端子に接続されており、他方の端子は接地されている。また、スイッチ素子ＳＷ１の制御端子には、制御信号が与えられている。なお、スイッチ素子ＳＷ１の制御については、後に詳しく説明する。
スイッチ素子ＳＷ１がオンになると、トランジスタＱ１のコレクタ端子は接地されるため、該トランジスタＱ１のコレクタ端子およびエミッタ端子が同電位となる。このため、トランジスタＱ１のコレクタ−エミッタ間に電流が流れなくなる。これにより、スイッチ素子ＳＷ１を制御することによって、カスコード接続増幅回路１の動作を停止させることが可能となる。
従って、トランジスタＱ１のベース端子に印加される制御電圧の大きさに拘わらず、すなわち、該制御電圧を充分に減少させることができない場合であっても、スイッチ素子ＳＷ１をオンするだけで、カスコード接続増幅回路１の動作を確実に停止させることが可能となり、アイソレーションを改善することができる。
なお、スイッチ素子ＳＷ１がオンとなっているとき、カスコード接続増幅回路１はオフとなっており、トランジスタＱ１に入力される信号が該カスコード接続増幅回路１から出力されることはない。従って、トランジスタＱ１にベース電圧を印加する必要はないため、スイッチ素子ＳＷ１がオンとなっているときには、ベース電圧電源Ｖ１によって、トランジスタＱ１のベース電圧を低下させておくことが好ましい。また、トランジスタＱ１のベース電圧を低下させておくことにより、トランジスタＱ１のベース電圧が該トランジスタＱ１のコレクタ電圧よりも充分高くなる、逆バイアス現象を防ぐことができる。
また、トランジスタＱ１のコレクタ電圧が低い場合には、図２（ａ）に示されるように、スイッチ素子ＳＷ１として、ＭＯＳトランジスタで構成されたＭＯＳスイッチＳＷ１ａを使用するとよい。また、トランジスタＱ１のコレクタ電圧が高い場合には、図２（ｂ）に示されるように、ＣＭＯＳトランジスタで構成されたＣＭＯＳスイッチＳＷ１ｂを使用するとよい。なお、ＣＭＯＳトランジスタは、ＮＭＯＳトランジスタＭ１０２およびＰＭＯＳトランジスタＭ１０３で構成されており、該ＰＭＯＳトランジスタＭ１０３の制御端子には、制御信号ＣＯＮＴＲＯＬを反転した制御信号ＣＯＮＴＲＯＬｘが入力されている。さらに、ＭＯＳスイッチＳＷ１ａおよびＣＭＯＳスイッチＳＷ１ｂのオン抵抗が大きく、挿入損失が大きくなる場合には、図２（ｃ）に示されるように、ＭＥＭＳ（Micro Electro Mechanical Systems）スイッチＳＷ１ｃを使用してもよい。
また、本実施形態に係るカスコード接続増幅回路１は、トランジスタＱ１とトランジスタＱ２とをカスコード接続することにより構成されているが、これに限定されるものではなく、図３ないし図５に示されるように、ゲート接地されているＭＯＳトランジスタ（第１電界効果型トランジスタ）Ｍ１、および／または、ソース接地されているＭＯＳトランジスタ（第２電界効果型トランジスタ）Ｍ２を用いてもよい。
具体的には、図３は、エミッタ接地されているトランジスタＱ１と、ゲート接地されているＭＯＳトランジスタＭ２とがカスコード接続されたカスコード接続増幅回路１ａを示している。同様に、図４は、ソース接地されているＭＯＳトランジスタＭ１と、ベース接地されているトランジスタＱ２とがカスコード接続されたカスコード接続増幅回路１ｂを示しており、図５は、ソース接地されているＭＯＳトランジスタＭ１と、ゲート接地されているＭＯＳトランジスタＭ２とがカスコード接続されたカスコード接続増幅回路１ｃを示している。
さらに、図６は、カスコード接続増幅回路１の変形例であるカスコード接続増幅回路２の構成を示す回路図である。
カスコード接続増幅回路２では、トランジスタＱ２のベース端子に、ベース電圧電源Ｖ２の代わりにベース電圧電源（電圧制御手段）Ｖ３が接続されている点でカスコード接続増幅回路１と異なる。
ベース電圧電源Ｖ３は、ベース電圧電源Ｖ１と同様、可変電圧電源であるため、トランジスタＱ２のベース電圧を制御する。従って、スイッチ素子ＳＷ１がオンであるときに、トランジスタＱ２のベース電圧を低下させることによって、トランジスタＱ２のベース電流を減少させることが可能となる。
これにより、スイッチ素子ＳＷ１がオンであるときには、カスコード接続増幅回路２の動作は停止しているため、トランジスタＱ２に流れる電流を抑制することができ、消費電力を低減させることが可能となる。
なお、スイッチ素子ＳＷ１をオンにする前に、トランジスタＱ２のベース電圧を低下させておくことが好ましい。
この場合、ベース電圧電源Ｖ３によって、トランジスタＱ２のベース電圧を低下させ、該ベース電圧が所定の電圧値未満になったときに、スイッチ素子ＳＷ１をオンになるように制御する。なお、このスイッチ素子ＳＷ１の制御は、図１３に示されるスイッチ制御回路（制御手段）１０７ｃによって実現されるが、該スイッチ制御回路１０７ｃについては、後に詳しく説明する。
これにより、カスコード接続増幅回路２の動作を停止させる前にトランジスタＱ２のベース電圧を低下させることができるため、該トランジスタＱ２に流れる電流を減少させることが可能となる。このため、さらに消費電力を削減させることが可能となる。
また、カスコード接続増幅回路２は、トランジスタＱ１とＱ２とをカスコード接続することによって構成されているが、これに限定されるものではなく、カスコード接続増幅回路１と同様、ＭＯＳトランジスタＭ１および／またはＭ２を用いてもよい。すなわち、上記図３ないし図５に示されるカスコード接続増幅回路１ａ、１ｂおよび１ｃにおいても、ベース電圧電源Ｖ２の代わりに、ベース電圧電源Ｖ３を用いてよい。
〔実施形態２〕
本発明の他の実施形態について説明すれば、以下の通りである。なお、実施形態１と同一の機能を有する部材については、同一の符号を付記し、その説明は省略する。
図７は、本実施形態におけるカスコード接続増幅回路３の構成を示す回路図である。
カスコード接続増幅回路３は、エミッタ接地されているトランジスタＱ１と、ベース接地されているトランジスタＱ２とが接続された第１カスコード接続増幅回路、および、エミッタ接地されているトランジスタ（第１トランジスタ）Ｑ１１と、ベース接地されているトランジスタ（第２トランジスタ）Ｑ１２とが接続された第２カスコード接続増幅回路とを備えている。すなわち、カスコード接続増幅回路３は、２段のカスコード接続増幅回路によって構成されている。
また、カスコード接続増幅回路３に入力される信号は、結合容量Ｃ１を介して、トランジスタＱ１およびＱ１１のベース端子にそれぞれ入力されており、該結合容量Ｃ１は、入力される信号のもつ直流成分を阻止する。さらに、トランジスタＱ２のコレクタ端子は、トランジスタＱ１２のコレクタ端子と接続されており、カスコード接続増幅回路３において増幅または減衰された信号を出力する。
また、トランジスタＱ１のコレクト端子にはスイッチ素子ＳＷ１が接続されており、トランジスタＱ１１のコレクタ端子にはスイッチ素子（選択手段）ＳＷ２が接続されている。そして、スイッチ素子ＳＷ１およびＳＷ２の制御端子それぞれにスイッチ制御回路（図示しない）が接続されている。このため、スイッチ素子ＳＷ１およびＳＷ２は、それぞれ独立に制御することが可能である。なお、スイッチ素子ＳＷ１およびＳＷ２の制御については、後に詳しく説明する。
従って、例えば第１カスコード接続増幅回路の動作を停止させ、第２カスコード接続増幅回路を動作させるといった、複数段のカスコード接続増幅回路をそれぞれ独立に制御することが可能となる。
また、第１および第２カスコード接続増幅回路は、スイッチ素子ＳＷ１およびＳＷ２をオンすることによって、その動作を確実に停止させることが可能である。このため、第１カスコード接続増幅回路の動作が停止されている場合、該第１カスコード接続増幅回路から第２カスコード接続増幅回路への信号漏れが殆どなくなるため、線形性および利得抑圧度を向上させることが可能となる。
図８は、カスコード接続増幅回路３ａの構成を示す回路図であり、ベース電圧電源Ｖ１１、バイアス抵抗Ｒ１１および結合容量Ｃ１１を備えている点でカスコード接続増幅回路３とは異なる。
結合容量Ｃ１１は、トランジスタＱ１のベース端子、および、トランジスタＱ１１のベース端子の間に挿入されている。また、トランジスタＱ１１のベース端子には、バイアス抵抗Ｒ１１を介して、ベース電圧電源Ｖ１１が接続されている。
ベース電圧電源Ｖ１１は、ベース電圧電源Ｖ１と同様、可変電圧電源であり、トランジスタＱ１１のベース電流を制御する。これにより、カスコード接続増幅回路３ａの利得が制御されている。
また、結合容量Ｃ１１は、その容量値を適切に選択することによって、トランジスタＱ１およびＱ１１に入力される信号レベルを意図的に変えること（設計）ができる。また、トランジスタＱ１およびＱ１１の動作点を変えることができるので、各カスコード接続増幅回路の利得を自由に変えることが可能となる。従って、カスコード接続増幅回路３ａを構成する各カスコード接続増幅回路を、自由度高く設計することが可能となる。
図９は、カスコード接続増幅回路３ｂの構成を示す回路図である。カスコード接続増幅回路３ｂは、トランジスタＱ１のコレクタ端子は、スイッチ素子ＳＷ１が接続されているが、トランジスタＱ１１のコレクタ端子にはスイッチ素子ＳＷ２が備えられていない点でカスコード接続増幅回路３ａとは異なる。
カスコード接続増幅回路３ｂでは、トランジスタＱ１の利得は、トランジスタＱ１１の利得よりも充分大きい。このため、トランジスタＱ１１から信号漏れが生じた場合、トランジスタＱ１から信号漏れが生じた場合に比べて、線形性および利得抑圧度の劣化を抑制することが可能である。
従って、カスコード接続増幅回路を複数段接続し、エミッタ接地されているトランジスタの利得が所定の閾値よりも高い場合に、該トランジスタのコレクタ端子にスイッチ素子を備えるだけでよい。
これにより、各カスコード接続増幅回路のエミッタ接地されているトランジスタにそれぞれスイッチ素子を備える構成に比べて、該スイッチ素子を削減することができるため、回路規模の縮小を図ることが可能となる。
本実施形態に係るカスコード接続増幅回路３、３ａおよび３ｂにおける第１および第２カスコード接続増幅回路は、バイポーラ型のトランジスタによって構成されているが、これに限られたものではなく、ＭＯＳトランジスタによって構成されていてもよい。すなわち、上記図３ないし図５に示されるカスコード接続増幅回路１ａ、１ｂまたは１ｃの何れかを用いて、第１および第２カスコード接続増幅回路を構成してもよい。また、カスコード接続増幅回路３、３ａおよび３ｂは、第１および第２カスコード接続増幅回路によって構成されているが、これに限られたものではなく、３段以上のカスコード接続増幅回路によって構成されていてもよい。
上記各実施形態に係るカスコード接続増幅回路を構成しているバイポーラ型のトランジスタおよびＭＯＳトランジスタには、それぞれｎｐｎバイポーラ型トランジスタおよびｎチャネルＭＯＳトランジスタを用いられているが、これに限られたものではなく、ｐｎｐバイポーラ型トランジスタおよびｐチャネルＭＯＳトランジスタが用いられてもよい。
また、バイポーラ型のトランジスタとは、ｎｐｎバイポーラ型トランジスタ、ｐｎｐバイポーラ型トランジスタ、ＩＧＢＴ（絶縁ゲートバイポーラ型トランジスタ）等を指しており、ＭＯＳトランジスタとは、ＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）を指している。なお、上記各実施形態に係るカスコード接続増幅回路では、ＭＯＳトランジスタを用いているが、これに限られたものではなく、ＭＥＳＦＥＴ（金属−半導体電界効果トランジスタ）、ＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果トランジスタ）、ＪＦＥＴ（接合型電界効果トランジスタ）等の電界効果型トランジスタを用いてもよい。
また、エミッタ接地されているトランジスタのベース端子、および、ソース接地されているＭＯＳトランジスタのゲート端子は、バイアス抵抗Ｒ１を介してベース電圧電源Ｖ１と接続されているが、バイアス抵抗Ｒ１の代わりにコイル、ダイオード、電界効果型トランジスタ、バイポーラ型のトランジスタ等を用いてもよい。また、ベース接地されているトランジスタのコレクタ端子、および、ゲート接地されているＭＯＳトランジスタのドレイン端子は、負荷抵抗Ｒ２を介して電源電圧Ｖｃｃと接続されているが、負荷抵抗Ｒ２の代わりにコイル等を用いてもよい。
さらに、エミッタ接地されているトランジスタのエミッタ端子、および、ソース接地されているトランジスタのソース端子は直接接地されているが、該エミッタ端子およびソース端子は抵抗またはコイル等を介して接地されていてもよい。
〔実施形態３〕
本発明の他の実施形態について説明すれば、以下の通りである。なお、実施形態１または２と同一の機能を有する部材については、同一の符号を付記し、その説明は省略する。
図１０は、前述の各実施形態に係るカスコード接続増幅回路１、１ａ、１ｂ、１ｃ、２、３、３ａまたは３ｂの何れか１つを備えている受信装置１０の一例を示す概略ブロック図である。
受信装置１０は、ＲＦ周波数帯域用フィルタ１０１と、ＲＦ増幅器１０２と、周波数変換用乗算器１０３と、ローカル信号発生器１０４と、ＩＦ周波数帯域用フィルタ１０５と、復調回路１０６とを備えている。
ＲＦ周波数帯域用フィルタ１０１は、受信装置１０に入力されるＲＦ信号を、希望周波数の信号帯域に制限した後、ＲＦ増幅器１０２に出力する。
ＲＦ増幅器１０２は、前述の各実施形態に係るカスコード接続増幅回路１、１ａ、１ｂ、１ｃ、２、３、３ａまたは３ｂの何れか１つを備えており、入力されるＲＦ信号を増幅または減衰させて、周波数変換用乗算器１０３に出力する。
周波数変換用乗算器１０３は、カスコード接続増幅回路１０２から出力されるＲＦ信号と、ローカル信号発生器１０４から出力されるローカル信号とを乗算することによって、ＲＦ信号をＩＦ信号に変換し、後段のＩＦ周波数帯域用フィルタ１０５に出力する。
ＩＦ周波数帯域用フィルタ１０５は、前記ＩＦ信号を、希望周波数の信号帯域に制限した後、復調回路１０６に出力する。
復調回路１０６は、入力されるＩＦ信号の信号レベルが一定となるように、利得制御信号をＲＦ増幅器１０２に出力し、該ＲＦ増幅器１０２の利得を制御する。具体的には、復調回路１０６は、入力されるＩＦ信号の信号レベルが小さいときにはＲＦ増幅器１０２の利得が大きくなるように、また、該信号レベルが大きいときには該利得が小さくなるように、利得制御信号を生成した後、該ＲＦ増幅器１０２に出力する。また、復調回路１０６に入力されたＩＦ信号は、該復調回路１０６においてデジタル処理がなされた後、受信装置１０に接続されている後段の回路に出力される。
また、受信装置１０は、スイッチ制御回路（制御手段）１０７および信号強度指標回路１０８を備えている。スイッチ制御回路１０７は、カスコード接続増幅回路１に備えられているスイッチ素子ＳＷ１の制御端子と、信号強度指標回路１０８とに接続されている。また、信号強度指標回路１０８は、ＲＦ周波数帯域用フィルタ１０１の後段に接続されている。
信号強度指標回路１０８は、ＲＦ増幅器１０２に入力されるＲＦ信号の信号レベルを検出し、該検出結果をスイッチ制御回路１０７に出力する。
スイッチ制御回路１０７は、前記信号レベルの検出結果を参照して、カスコード接続増幅回路１、１ａ、１ｂ、１ｃ、２、３、３ａおよび３ｂに備えられているスイッチ素子ＳＷ１に、制御信号を出力する。具体的には、前記信号レベルが所定の閾値に達した場合には、スイッチ素子ＳＷ１をオンにするための制御信号を該スイッチ素子ＳＷ１に出力する。一方、前記信号レベルが所定の閾値未満である場合には、スイッチ素子ＳＷ１をオフにするための制御信号を該スイッチ素子ＳＷ１に出力する。これにより、スイッチ素子ＳＷ１のオン／オフが制御される。
また、スイッチ制御回路１０７は、信号強度指標回路１０８での前記検出結果を参照して、スイッチ素子ＳＷ１のオン／オフ制御を行っているが、これに限定されるものではなく、例えば、復調回路１０６での検出結果を参照して、スイッチ素子ＳＷ１のオン／オフ制御を行ってもよい。
図１１は、カスコード接続増幅回路１、１ａ、１ｂ、１ｃ、２、３、３ａまたは３ｂの何れか１つを備えている受信装置の他の例を示す概略ブロック図である。受信装置１０ａは、図１１に示されるように、受信装置１０から信号強度指標回路１０８が取り除かれた構成となっている。
復調回路１０６ａは、ＲＦ増幅器１０２ａの利得を制御するために、利得制御信号を該ＲＦ増幅器１０２に出力するとともに、スイッチ制御回路（制御手段）１０７ａに出力する。利得制御信号は、上述したように、復調回路１０６ａに入力されるＩＦ信号の信号レベルに基づいて利得を制御している。従って、利得制御信号からＲＦ信号の信号強度を検出することができるため、スイッチ制御回路１０７ａは、利得制御信号の信号レベルに応じてスイッチ素子ＳＷ１のオン／オフを制御することが可能となる。
上述のように、スイッチ制御回路１０７および１０７ａがスイッチ素子ＳＷ１を制御することによって、カスコード接続増幅回路１および１ａの動作を停止させることが可能となる。
なお、スイッチ制御回路１０７は、信号強度指標回路１０８から出力される検出結果と、復調回路１０６から出力される利得制御信号とに基づいて、スイッチ素子ＳＷ１のオン／オフを判定してもよい。
スイッチ制御回路１０７は、受信装置１０に備えられている信号強度指標回路１０８の出力結果に基づいて、また、スイッチ制御回路１０７ａは、受信装置１０ａに備えられている復調回路１０６ａの出力結果に基づいて、スイッチ素子ＳＷ１のオン／オフを制御しているが、これに限られたものではなく、各実施形態に係るカスコード接続増幅回路１、１ａ、１ｂ、１ｃおよび２に備えられているトランジスタＱ１またはＱ２のベース電圧の電圧値によって、スイッチ素子ＳＷ１のオン／オフを制御してもよい。
カスコード接続増幅回路１ｄは、図１２に示されるように、カスコード接続増幅回路１に備えられているトランジスタＱ１のベース端子に、スイッチ制御回路（制御手段）１０７ｂが接続されている構成となっている。
スイッチ制御回路１０７ｂは、トランジスタＱ１のベース端子に接続されており、該スイッチ制御回路１０７ｂには、ベース電圧電源Ｖ１によって制御されている該トランジスタＱ１のベース電圧が入力される。また、スイッチ制御回路１０７ｂは、スイッチ素子ＳＷ１の制御端子に接続されている。
従って、スイッチ制御回路１０７ｂは、トランジスタＱ１のベース電圧が所定の電圧値未満の場合には、スイッチ素子ＳＷ１をオンにするための制御信号をスイッチ素子ＳＷ１に出力する一方で、該ベース電圧が所定の電圧値以上である場合には、スイッチ素子ＳＷ１をオフにするための制御信号をスイッチ素子ＳＷ１に出力する。これにより、スイッチ素子ＳＷ１のオン／オフが制御される。
なお、カスコード接続増幅回路１ｄにおいて、トランジスタＱ２のベース端子に接続されているベース電圧電源Ｖ２は、可変電圧電源ではないが、これに限られたものではなく、可変電圧電源であるベース電圧電源Ｖ３であってもよい。すなわち、カスコード接続増幅回路２にスイッチ制御回路１０７ｂが適用されていてもよい。
また、カスコード接続増幅回路２ａは、図１３に示されるように、カスコード接続増幅回路２に備えられているトランジスタＱ２のベース端子に、スイッチ制御回路１０７ｃが接続されている。
スイッチ制御回路１０７ｃは、トランジスタＱ２のベース端子に接続されており、該スイッチ制御回路１０７ｃには、ベース電圧電源Ｖ３によって制御されている該トランジスタＱ２のベース電圧が入力される。また、スイッチ制御回路１０７ｃは、スイッチ素子ＳＷ１の制御端子に接続されている。
ベース電圧電源Ｖ３は、ベース電圧電源Ｖ１と同様、可変電圧電源である。このため、トランジスタＱ２のベース電圧を制御することが可能となる。これにより、スイッチ制御回路１０７ｂと同様に、ベース電圧の電圧値によって、スイッチ素子ＳＷ１を制御することが可能となる。
具体的には、トランジスタＱ２のベース電圧が所定の電圧値未満の場合には、スイッチ素子ＳＷ１をオンにするための信号を該スイッチ素子ＳＷ１に出力し、該ベース電圧が所定の電圧値以上である場合には、該スイッチ素子ＳＷ１をオフにするための信号を該スイッチ素子ＳＷ１に出力する。これにより、スイッチ素子ＳＷ１のオン／オフを制御することが可能となる。
上述のように、スイッチ制御回路１０７ｂおよび１０７ｃがスイッチ素子ＳＷ１を制御することによって、カスコード接続増幅回路１および１ａの動作を停止させることが可能となる。
なお、カスコード接続増幅回路１ｄは、バイポーラ型のトランジスタによって構成されているが、これに限られたものではなく、ＭＯＳトランジスタＭ１および／またはＭ２によって構成されていてもよい。すなわち、上記図３ないし図５に示されるカスコード接続増幅回路１ａ、１ｂまたは１ｃに、スイッチ制御回路１０７ｂが備えられていてもよい。また、スイッチ制御回路１０７ｂおよび１０７ｃは、各実施形態に係るカスコード接続増幅回路２、３、３ａまたは３ｂに備えられていてもよい。
また、スイッチ制御回路１０７、１０７ａ、１０７ｂおよび１０７ｃは、スイッチ素子ＳＷ１を制御しているが、これに限られたものではなく、スイッチ素子ＳＷ２についても同様の制御を行う。
なお、上記カスコード接続増幅回路１、１ａ、１ｂ、１ｃ、１ｄ、２、２ａ、３、３ａおよび３ｂは、いずれも、通常の半導体プロセスによって形成可能な素子（トランジスタ、抵抗、容量等）のみによって回路基板上に製造することが可能であるため、半導体集積回路上において、他の回路構成と共に作り込むことが可能である。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明に係るカスコード接続増幅回路は、通信端末（例えば、携帯端末）等の高周波デバイスに備えられる増幅回路に有効である。
本発明の実施形態１を示すものであり、カスコード接続増幅回路の構成を示す回路図である。 （ａ）ないし（ｃ）は、図１に示されるカスコード接続増幅回路に備えられているスイッチ素子の構成を示す回路図である。 図１に示されるカスコード接続増幅回路の構成の変形例を示す回路図である。 図１に示されるカスコード接続増幅回路の構成の他の変形例を示す回路図である。 図１に示されるカスコード接続増幅回路の構成のさらに他の変形例を示す回路図である。 図１に示されるカスコード接続増幅回路の構成の変形例を示すものであり、出力側のバイアス電源が可変電圧電源である場合のカスコード接続増幅回路の構成を示す回路図である。 本発明の実施形態２を示すものであり、複数段のカスコード接続増幅回路を備えているカスコード接続増幅回路の構成を示す回路図である。 実施形態３に示されるカスコード接続増幅回路の構成の変形例を示す回路図である。 実施形態３に示されるカスコード接続増幅回路の構成の他の変形例を示す回路図である。 各実施形態に示されるカスコード接続増幅回路を備えている受信装置の一例を示す概略ブロック図である。 各実施形態に示されるカスコード接続増幅回路を備えている受信装置の他の例を示す概略ブロック図である。 図１に示されるカスコード接続増幅回路において、入力側のトランジスタのベース端子にスイッチ制御回路が接続されている場合を示す回路図である。 図６に示されるカスコード接続増幅回路において、出力側のトランジスタのベース端子にスイッチ制御回路が接続されている場合を示す回路図である。 従来のカスコード接続増幅回路の構成を示す回路図である。
符号の説明
１、１ａ、１ｂ、１ｃ、１ｄ、２、２ａ、３、３ａ、３ｂ カスコード接続増幅回路
１０、１０ａ 受信装置
１０７、１０７ａ、１０７ｂ、１０７ｃ スイッチ制御回路（制御手段）
Ｑ１、Ｑ１１ トランジスタ（第１トランジスタ）
Ｑ２、Ｑ１２ トランジスタ（第２トランジスタ）
Ｍ１ ＭＯＳトランジスタ（第１電界効果型トランジスタ）
Ｍ２ ＭＯＳトランジスタ（第２電界効果型トランジスタ）
ＳＷ１、ＳＷ２ スイッチ素子（選択手段）
Ｖ３ ベース電圧電源（電圧制御手段）
Ｃ１１ 結合容量

Claims (14)

  1. エミッタ接地されている第１トランジスタ、または、ソース接地されている第１電界効果型トランジスタと、ベース接地されている第２トランジスタ、または、ゲート接地されている第２電界効果型トランジスタとがカスコード接続されているカスコード接続増幅回路において、
    上記第１トランジスタのコレクタ端子、または、第１電界効果型トランジスタのドレイン端子を接地させるか否か、を選択する選択手段を備えていることを特徴とするカスコード接続増幅回路。
  2. 上記第２トランジスタのベース端子、または、第２電界効果型トランジスタのゲート端子に印加する電圧を制御する第１電圧制御手段を備えており、
    上記第１電圧制御手段が、上記選択手段の接地動作時に、上記第２トランジスタのベース電圧、または、第２電界効果型トランジスタのゲート電圧を制御して、第２トランジスタ、または、第２電界効果型トランジスタに流れる電流を減少させることを特徴とする請求項１に記載のカスコード接続増幅回路。
  3. 上記第１電圧制御手段が上記選択手段の接地動作よりも先に動作して、上記第２トランジスタのベース電圧、または、第２電界効果型トランジスタのゲート電圧を低下させておくことを特徴とする請求項２に記載のカスコード接続増幅回路。
  4. 上記選択手段は、入力信号の信号レベルが所定の閾値に達した場合には導通し、入力信号の信号レベルが所定の閾値未満である場合には導通しないように制御されることを特徴とする請求項１〜３の何れか１項に記載のカスコード接続増幅回路。
  5. 入力信号の信号レベルは、上記カスコード接続増幅回路の利得を制御する制御電圧に基づいて検出されることを特徴とする請求項４に記載のカスコード接続増幅回路。
  6. 上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子に印加する電圧を制御する第２電圧制御手段を備えており、
    上記選択手段は、上記第１トランジスタのベース電圧、または、第１電界効果型トランジスタのゲート電圧に基づいて、制御されることを特徴とする請求項１〜３の何れか１項に記載のカスコード接続増幅回路。
  7. 上記選択手段は、第２トランジスタのベース電圧、または、第２ゲート電圧に基づいて、制御されることを特徴とする請求項２または３に記載のカスコード接続増幅回路。
  8. 請求項１〜７の何れか１項に記載のカスコード接続増幅回路が複数段備えられており、 隣り合う２段の間で、前段における上記第２トランジスタのコレクタ端子、または、第２電界効果型トランジスタのドレイン端子と、後段における上記第２トランジスタのコレクタ端子、または、第２電界効果型トランジスタのドレイン端子とが互いに接続され、
    上記前段における上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子と、上記後段における上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子とが互いに接続されていることを特徴とするカスコード接続増幅回路。
  9. 上記前段における上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子と、上記後段における上記第１トランジスタのベース端子、または、第１電界効果型トランジスタのゲート端子とが、結合容量を介して、互いに接続されていることを特徴とする請求項８に記載のカスコード接続増幅回路。
  10. 所定の閾値より利得が高いカスコード接続増幅回路には、上記選択手段が備えられていることを特徴とする請求項８または９に記載のカスコード接続増幅回路。
  11. 上記選択手段には、ＭＥＭＳスイッチが用いられていることを特徴とする請求項１〜１０の何れか１項に記載のカスコード接続増幅回路。
  12. 請求項１〜１１の何れか１項に記載のカスコード接続増幅回路を含むことを特徴とする半導体集積回路。
  13. 請求項１〜１１の何れか１項に記載のカスコード接続増幅回路を有することを特徴とする受信装置。
  14. 請求項１２に記載の半導体集積回路を有することを特徴とする受信装置。
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