JP2005197415A - 半導体装置およびリーク制御回路 - Google Patents

Abstract

【課題】 オン抵抗の小さいリークカットオフスイッチを小さなサイズで実現することができる半導体装置およびリーク制御回路を得る。
【解決手段】 回路ブロック２の駆動電源または接地間にスイッチ手段３を設け、スタンバイ状態でスイッチ手段３をオフ状態として不要なリーク電流を遮断するようになした半導体装置において、スイッチ手段３を回路ブロック２と同一チップ上に存在する導電性電極からなる可動部８の機械的な動作による接触、非接触の切り換えによって行うようにした半導体装置またはリーク制御回路を得る。
【選択図】 図１

Description

本発明は、半導体装置およびリーク制御回路に係わり、特に、相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）を用いた、マルチスレショルドＣＭＯＳ（Ｍｕｌｔｉ−ＴｈｒｅｓｈｏｌｄＣＭＯＳ、以下「ＭＴＣＭＯＳ」という。）用半導体装置およびリーク制御回路の改良に関する。

従来からＣＭＯＳブロック等の設計は低消費電力であることが要求されている。消費電力は電源電圧の２乗に比例するため、電源電圧を下げることは低消費電力化に有効となるが、電源電圧を下げた場合、ＣＭＯＳブロックを構成するトランジスタの動作速度が遅くなるので、トランジスタの閾値電圧を低下させて高速化を図ろうとすると、スタンバイ時（待機時）におけるサブスレショルドリーク電流の増加が消費電力の増加につながるという問題がある。

このような問題点を解決するため、アクティブ時には低電源電圧（例えば、１Ｖ程度）での動作が可能であり、かつ、スタンバイ時にはリーク電流による消費電力が少ないＭＴＣＭＯＳが用いられている。このＭＴＣＭＯＳ技術の構成例が特許文献１に開示されている。

図４は、特許文献１に記載された従来のＭＴＣＭＯＳ技術をＳＲＡＭに適用させた構成例を示す概略図である。このＳＲＡＭでは、メモリセルアレイ１０を高閾値電圧のＭＯＳトランジスタで構成し、周辺回路２０を低閾値電圧のＭＯＳトランジスタで構成している。

メモリセルアレイ１０は、複数のワード線ＷＬと、これと直交する方向に配置された正相ビット線ＢＬ及び逆相ビット線ＢＬＩからなる複数のビット線対とを有し、これらの複数の交差場所に、データ記憶用のメモリセル１１がそれぞれ接続されている。

周辺回路２０は、複数のワード線ＷＬに接続されたロウ（行）アドレスデコーダ２１及び複数のビット線ＢＬ，ＢＬＩ対に接続された入出力回路２２等を有している。ロウアドレスデコーダ２１は、外部から与えられる複数ビットのアドレスＡＤをデコードし、ワード線ＷＬを選択する回路である。入出力回路２２は、外部から与えられる複数ビットのアドレスＡＤをデコードしてビット線選択信号であるカラムセレクト信号を出力するカラム（列）アドレスデコーダ等を有し、読み出し制御信号であるリードイネーブル信号により読み出しモードになり、あるいは書き込み制御信号であるライトイネーブル信号により書き込みモードになり、カラムセレクト信号で選択されたビット線ＢＬ，ＢＬＩ対に接続されたメモリセル１１に対し、複数ビットのデータＤＡの読み出し、あるいは書き込みを行う回路である。

このような構成のＳＲＡＭにおいて、例えば、あるメモリセル１１にデータＤＡを書き込む場合、このメモリセル１１に接続されたワード線ＷＬをロウアドレスデコーダ２１で選択すると共に、メモリセル１１に接続されたビット線ＢＬ，ＢＬＩ対を入出力回路２２で選択し、外部から与えられるデータＤＡをメモリセル１１に書き込む。

メモリセル１１の記憶データを読み出す場合、このメモリセル１１に接続されたワード線ＷＬをロウアドレスデコーダ２１で選択すると共に、メモリセル１１に接続されたビット線ＢＬ，ＢＬＩ対を入出力回路２２で選択し、メモリセル１１からデータを読み出して入出力回路２２から出力する。

周辺回路２０は、高閾値電圧のＭＯＳトランジスタによるスイッチ２３を介して、電源電圧ＶＤＤ（例えば、１Ｖ程度）のノードに接続されている。スタンバイ時は、スリープ信号φＳを用いてスイッチ２３をオフ状態に制御し、サブスレショルドリーク電流によるバッテリー（例えば、１．２Ｖ）の消耗を抑えている。複数のメモリセル１１については、記憶内容を保持する必要から、スタンバイ中も電源をカットオフできないので、低閾値電圧のＭＯＳトランジスタの適用は難しい。また、メモリセルアレイ１０の規模が大きくなると、サブスレショルドリーク電流による動作時のメモリセル部の消費電力も問題になるがこの問題は本発明とは別の問題であるので詳述しない。
特開２００３−１５１２７７号公報

上述の、ＭＴＣＭＯＳの課題は電源用のスイッチ２３のオン抵抗によって生ずる電圧降下のため、ＣＭＯＳ回路で構成される周辺回路２０の動作速度に低下を来すことで有る。しかも、電源用のスイッチ２３で用いられるトランジスタは回路ブロックを構成する周辺回路２０のトランジスタに比べて十分小さいリークレベルが要求され、ゲート絶縁膜が厚く、閾値電圧（Ｖ_ｔｈ）が高く、ゲート長が長いトランジスタが必要になる。このため電源用のスイッチ２３のオン抵抗を低下させる為には、動作する周辺回路２０のサイズに対して無視できない大きさの電源用のスイッチ２３を用いる必要があり、面積ロスが非常に大きくなる課題を有していた。

仮に１００００ゲートの回路ブロック（周辺回路）２０が動作状態にあり、その１０％が動作状態にあると考えたとき電源用のスイッチ２３による電位効果を電源電圧(例えば１．０Ｖ)の２％以下（例えば２０ｍＶ以下）に抑えるためには電源スイッチ２３のトランジスタの規模は、回路ブロック２０の１／４程度のサイズになる。

もし面積の増加を最小限に抑えオン抵抗の低減を両立させる事を考えると、現実的には必ずしも理想的なリークのカットオフが出来ず、ある程度リークを許容しながら回路の高速性を確保するというトレードオフの設計が必要となる。

本発明は叙上の課題を除去するためになされたもので、発明が解決しようとする課題は、マイクロエレクトロ・メカニカル・システム・スイッチ(以下ＭＥＭＳスイッチと記す)を用いることによりＣＭＯＳトランジスタに比べてオン抵抗が小さく、オンチップの電源スイッチを小面積で実現し、低コストでパワーマネジメントを可能にすると共にメカニカルなスイッチ動作により遮断状態におけるリークが殆ど存在しないスイッチを有する半導体装置およびリーク制御回路を得ることを目的とするものである。

第１の本発明はＭＴＣＭＯＳのリークカットオフスイッチ（電源スイッチ）にＭＥＭＳスイッチを用いることにより極めてオン抵抗の小さいリークカットオフスイッチを小さなサイズで実現する様にしたものである。

第２の本発明は、低閾値電圧トランジスタで構成した回路ブロックの駆動電源または接地間にスイッチ手段を設け、スタンバイ状態でスイッチ手段をオフ状態として不要なリーク電流を遮断するようになした半導体装置において、スイッチ手段を回路ブロックと同一チップ上に存在する導電性電極の可動部からなる機械的な動作による接触、非接触の切り換えによって行うようになしたことを特徴とする半導体装置としたものである。

第３の本発明は、低閾値電圧トランジスタで構成した回路ブロックの駆動電源または接地間にスイッチ手段を設け、スタンバイ状態で該スイッチ手段をオフ状態として不要なリーク電流を遮断するようになしたリーク制御回路において、スイッチ手段を回路ブロックと同一チップ上に存在する導電性電極の機械的な動作による接触、非接触の切り替えによって行うようになしたことを特徴とするリーク制御回路としたものである。

本発明の半導体装置およびリーク制御回路によれば、ＭＥＭＳスイッチを用いることによりＣＭＯＳのスイッチングトランジスタに比べてオン抵抗が小さく、オンチップの電源スイッチが小面積で実現でき、低コストでパワーマネジメントが可能になると共にメカニカルなスイッチ動作を行うため、遮断状態におけるリークが殆ど存在しないスイッチが得られる。

以下、本発明の１形態例を図１乃至図３を用いて詳記する。図１は本発明の半導体装置を示す回路図、図２は本発明に使用するＭＥＭＳスイッチの平面図および側断面図、図３は本発明に使用する他の構成を示すＭＥＭＳスイッチの平面図である。

図１において、１は全体として、本発明の１形態例の回路構成を示すもので、破線内は各種トランジスタで構成された、例えば、ＭＴＣＭＯＳ回路からなるＩＣ、ＬＳＩ等であり、回路ブロック２のＣＭＯＳの閾値電圧（Ｖ_ｔｈ）は低く、ゲート絶縁膜は薄く、ゲート長は短い従来と同様のＣＭＯＳが用いられている。ここで、Ｖ_ＤＤは駆動電源電圧であり、回路ブロック２のＣＭＯＳのバーチャル電圧Ｖ_ＳＳと接地間あるいは駆動電源電圧Ｖ_ＤＤと接地間にリークカットオフ用の電源スイッチとしてＭＥＭＳスイッチ３が接続されている。

従来の図４で説明した高閾値電圧のＭＯＳトランジスタによる電源スイッチ２３では、高速性と低スタンバイリークを両立させるために周辺回路２０に対応する図１に示すブロック回路２で考えると、このブロック回路２のＣＭＯＳは低い閾値Ｖ_ｔｈで作り、ブロック回路２の電源または接地との間にリーク電流をカットオフする高い閾値Ｖ_ｔｈのスイッチ手段（電源スイッチ）２３を設け、スタンバイ状態にこれをオフ状態にする事により、不要なリーク電流を遮断するＭＴＣＭＯＳ１とされているが、本発明によれば、電源スイッチとしてＭＥＭＳスイッチ３を用いることで極めてオン抵抗の小さいリークカットオフスイッチを小さなサイズで実現することができる様になる。

ＬＳＩやＩＣの作成工程で９０ｎｍ世代では通常１ｍｍ^２当たり１０万ゲート程度の２０万ゲートのロジックを搭載できる集積度を持っている（配線領域などを考えない理想的なケースでは１ｍｍ^２当たり２０万〜３０万ゲートに達する）が ロジックブロックが１０Ｋゲートの規模を考えた場合には、面積は３３０μｍ角程度となる。

このロジックブロックの１０％（例えばＮＭＯＳ１０００個）がオン状態になるとき、平均的なＮＭＯＳサイズが1ゲート当たり０.５μｍとすると、合計のオン抵抗は２〜３Ω（ＮＭＯＳのチャネル幅５００μｍ相当）となる。電源電圧１Ｖとすると、電源スイッチ２３を介して３００〜５００ｍＡ程度の瞬時電流が流れることになる。ブロック回路２の高速性を維持するためには電位降下を３０〜５０ｍＶ以下に抑える必要があり、電源スイッチ２３のオン抵抗を０.１Ω程度にする必要が有る。このときの電源スイッチ２３をＮＭＯＳで作るとチャネル幅２５ｍｍ程度のサイズの高い閾値Ｖ_ｔｈのＮＭＯＳトランジスタが必要となり、スイッチブロックの大きさは２００μｍ角程度になる。

つぎに、図２Ａ、Ｂを用いて本発明のＣＭＯＳに接続するＭＥＭＳスイッチ３の１形態例を説明する。図２ＡはＭＴＣＭＯＳ１の基板上の平面図、図２Ｂは図２ＡのＡ−Ａ断面矢視図であり、図２Ａ、Ｂにおいて、４はシリコン等の回路用の基板でスイッチブロックの大きさは１００μｍ角程度になる。勿論、この基板１に図２Ａに示す様に例えば、低い閾値Ｖ_ｔｈのＣＭＯＳ２からなるＩＣ回路を一体に形成してもよい。基板１上にはＳ_ｉＯ_２
等の酸化膜５を形成し、この酸化膜５上にポリシリコン（ＰＳ_ｉ）等の静電電極６を略正方形状にパターニングする。つぎに、ＣＶＤ等でＳ_ｉＯ_２等の熱酸化膜１１（図３Ａ参照）を形成した後にＰＳ_ｉを熱酸化膜上に形成し、マスクを介して左右の固定用電極７Ｌ、７Ｒを略多角形状にパターンエッチングする。

さらに、静電電極６および左右の固定用電極７Ｌ、７Ｒ上にＳ_ｉＯ_２等の犠牲層１２を形成し（図３Ａ参照）、片もち梁の可動部８の形成用マスクにより、可動部８の形状にパターンエッチングする。つぎに、この可動部形状になされた犠牲層１２上に例えば、あるミニウム（ＡＩ）等のけ金属からなる略帯状の可動部８が形成される。なお、図２Ｂで９はＳ_ｉＯ_２等の絶縁膜である。

この様に構成させた静電電極６を接地電位に落とし左電極７Ｌにプラス電圧を供給すれば可動部８は静電力によってき吸着されて、可動部８に形成したコンタックトは出力電極となる右電極に接してオン状態となり左電極７Ｌの入力端子Ｔを接地電位にすれば、オフ状態とすることが出来る。

この様なＭＥＭＳスイッチ３を用いると、電源リークカットオフスイッチとしてのスイッチブロックの大きさは従来の１／４程度のサイズで０.１Ω程度までオン抵抗を下げることが出来る。電源電圧は現在６Ｖ程度で有るがＩ／Ｏ_ｔｒ（３.３Ｖ／Ｖ２.５Ｖ）程度になれば、高耐圧のトランジスタ無しでもの実現が可能となる。この場合の追加マスクは5−6枚だが面積削減と特性向上でメリットは生ずる。但し、スイッチング時間は数マイクロ秒となることが制約となり、ＭＥＭＳスイッチがＭＯＳスイッチに比べて相当大きいため、中規模以上（数１０００ゲート以上）の回路規模でのパワーマネジメントに適する。

上述の説明では可動部８として、ＡIを用いたば場合を説明したがＡIと窒化シリコン（Ｓ_ｉＮ）を用いて可動部８を強化する場合の作成方法を図３Ａによって説明する。左電極７Ｌには可動部８の金属部分である上側可動部８Ｂとのコンタクトをとるためのコンタクト突部１４が形成されている。また、左右電極７Ｌ，７Ｒ、静電電極６上の熱酸化膜１１上にポリマー犠牲層１２を形成する。この犠牲層１２には片もち梁の可動部８のコンタクトとなる部分には図示しない突部が形成されている。この犠牲層１２上に可動部８の下側可動部８ＡとなるＳ_ｉＮを略帯状にマスクを用いてパターニングし、片もち梁の可動部８のコンタクト部の突部をエッチングして犠牲層１２にコンタクト孔１３を形成する。次に、Ｓ_ｉＮの下側可動部８Ａ上に可動部８の上側可動部８ＢとなるＡＩを略帯状にマスクを用いてパターニングすることで基板４上に２重構造の可動部８を形成可能となる。

図３Ｂは、基板４上に形成した、ＭＴＣＭＯＳなどのＩＣあるいはＬＳＩ上に絶縁層を介してＭＥＭＳスイッチをパターニングした場合の平面図であり、本例では、基板４の略中央位置に静電電極を設け、左右電極７Ｌ、７Ｒに夫々固定された略帯状の可動部８は中央部分にコンタクト部１５が設けられたもので、オフ状態では、静電電極６とコンタクト間は犠牲層により３μｍ程度のギャプが形成されている。この構成では静電電極６に供給した静電力によって可動部８の中央部が下側に曲がりコンタクト部１５が右電極(出力電極)７Ｒに接し、左電極(入力電極)７Ｌからの電圧をオン状態となし、静電力を付与しなければオフ状態となされる。上述のＭＥＭＳスイッチでは可動部８を静電力で吸引あるいは反撥させる場合を説明したが、上述の図３Ａに示すコンタクト１３の近傍に抵抗器を形成し、この抵抗器に所定の電力を供給すれば、熱膨張係数の異なる上側可動部８Ｂと下側可動部８Ａの材料の熱膨張係数の差によって、コンタクト１３は右電極７Ｒ側に曲げることが可能となり熱によって可動部８を可動させることが出来る。勿論、この様な熱と静電力を組み合わせても良い。さらに、静電電極６上あるいはこの静電電極６に代えてに磁力を生ずるコイル等をパターニングして磁力により可動部８をオン、オフ制御させるようにしても良い。従って、本発明に用いるＭＥＭＳスイッチを定義すると、１つまたは複数の支持部、可動部、この可動部に位置する電気的接点を有し、静電力、熱、磁力あるいはこれらを組み合わせることによって可動部を動かす機構を有する機械的動作によるスイッチ手段とすることが出来る。

上述の各々の半導体装置およびリーク制御回路によればＭＥＭＳスイッチを用いることによってＣＭＯＳトランジスタに比べて、オン抵抗の小さいオンチップ電源スイッチを小面積で構成することができるので低コストでパワーマネジメントが可能となる。またメカニカルなスイッチ動作を行うため、オフ状態におけるリークが殆ど無いスイッチを得ることができる。

本発明は、図面に示した前述した半導体装置およびリーク制御回路の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々の変形実施が可能である。例えば、半導体装置の製造方法およびリーク制御方法とすることもできる。

本発明の半導体装置およびリーク制御回路を示す回路図である。 本発明の半導体装置およびリーク制御回路に使用するＭＥＭＳスイッチの平面図および側断面図である。 本発明の半導体装置およびリーク制御回路に使用する他の構成を示すＭＥＭＳスイッチの側断面図および平面図である。 従来の半導体装置およびリーク制御回路を示す回路図である。

符号の説明

１…ＭＴＣＭＯＳ、２…ＣＭＯＳ、３…ＭＥＭＳスイッチ、４…基板、５…酸化膜、
６…静電電極、７Ｌ、７Ｒ…左右電極、８（８Ａ）（８Ｂ）…可動部（下側可動部）（上側可動部）、９…絶縁膜

Claims (6)

1. 低閾値電圧トランジスタで構成した回路ブロックの駆動電源または接地間にスイッチ手段を設け、スタンバイ状態で該スイッチ手段をオフ状態として不要なリーク電流を遮断するように成した半導体装置において、
   上記スイッチ手段を上記回路ブロックと同一チップ上に存在する導電性電極の可動部からなる機械的な動作による接触、非接触の切り換えによって行うように成したことを特徴とする半導体装置。
2. 上記スイッチ手段がマイクロエレクトロ・メカニカル・システム・スイッチの片持ち梁型スイッチまたは両持ち梁型スイッチであることを特徴とする請求項１記載の半導体装置。
3. 上記１つのスイッチ手段で上記駆動電源がスイッチングされる上記回路ブロックの規模を１００トランジスタ以上と成したことを特徴とする請求項１または請求項２記載の半導体装置。
4. 低閾値電圧トランジスタで構成した回路ブロックの駆動電源または接地間にスイッチ手段を設け、スタンバイ状態で該スイッチ手段をオフ状態として不要なリーク電流を遮断するように成したリーク制御回路において、
   上記スイッチ手段を上記回路ブロックと同一チップ上に存在する導電性電極の可動部からなる機械的な動作による接触、非接触の切り替えによって行うように成したことを特徴とするリーク制御回路。
5. 上記スイッチ手段がマイクロエレクトロ・メカニカル・システム・スイッチの片持ち梁型スイッチまたは両持ち梁型スイッチであることを特徴とする請求項４記載のリーク制御回路。
6. 上記１つのスイッチ手段で上記駆動電源がスイッチングされる上記回路ブロックの規模を１００トランジスタ以上と成したことを特徴とする請求項４または請求項５記載のリーク制御回路。

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