CN101118785B - 半导体单元阵列以及静态随机存取存储单元阵列 - Google Patents

半导体单元阵列以及静态随机存取存储单元阵列 Download PDF

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Abstract

一种半导体晶体管阵列，具有多个相同的晶体管，其中晶体管的源极耦接至第一电压供应源，而晶体管的基极耦接至不同于第一电压供应源的第二电压供应源，因此可分别提供给源极与基极不同的电压。

Description

半导体单元阵列以及静态随机存取存储单元阵列
技术领域
本发明涉及一种半导体存储器装置，特别涉及一种静态随机存取存储器(SRAM)单元阵列结构。
背景技术
静态随机存取存储器(SRAM)长久以来由于其操作简单、存取速度快，以及低消耗功率等特性，而成为存储器的主要产品。SRAM的简单操作是来自于双稳定单元，即只要提供适当的电压，SRAM可无限期地保持其状态，而不像动态随机存取存储器(DRAM)一般会被更新。
已知的传统SRAM单元结构具有六晶体管(6T)，其中六晶体管被建构为具有一对通栅晶体管以及两个交叉耦接的反相器。“交叉耦接”在此指的是反相器的输出端耦接至另一反相器的输入端，因此形成具有双稳定状态的闩锁电路。每个反相器由下拉NMOS晶体管与上拉PMOS晶体管所组成。传统设计中，上拉晶体管的源极与基极耦接至正电压源，或称Vdd。而下拉晶体管的源极与基极，如同通栅晶体管的基极耦接至地线，或称Vss。反相器的输出端如同两个存储的节点，当其中一个被拉低，另一个则被拉高。一组互补的位线分别通过一对通栅晶体管耦接到一对存储节点。通栅晶体管的栅极通常耦接至字线。当字线电压切换至Vdd时，通栅晶体管会导通，因此存储节点转换为可被位线组存取的。当字线电压切换至Vss时，通栅晶体管不会导通，因此纵使有一些漏电发生，存储节点大体上与位线绝缘。但只要Vdd维持在一定程度的电平，存储节点的状态可以无限期地维持。
伴随着MOSFET的尺寸大幅缩小至深次微米范围，许多因素开始严重地影响存储器晶片的性能。首先低于1.0V的系统电压会太接近晶体管的临界电压(Vt)。另一个因素为随机掺杂物与装置大小的波动。这些因素特别影响会造成SRAM合格率下降的静态噪声容限(static noise margin，SNM)。
较小的装置大小与较低的功率消耗需要降低系统电压。但SRAM的存取速度、稳定度、以及可靠度需要一个适当的电压。它们是互相矛盾的目标，并限制了传统SRAM的效能。
因此，需要一种改良的设计通过变化上拉晶体管的电压提供以达到大体读/写的噪声容限。通过不耦接源极与基极，可以更容易转变提供到源极的电压。
发明内容
根据本发明的一个实施例，一种半导体晶体管阵列，具有多个相同的晶体管，其中晶体管的源极耦接至第一电压供应源，而晶体管的基极耦接至不同于第一电压供应源的第二电压供应源，因此可分别提供给源极与基极不同的电压。
本发明旨在提供一种半导体晶体管阵列，在所述半导体晶体管阵列的第一行具有多个相同的晶体管，所述半导体晶体管阵列包括：第一晶体管，位于所述半导体晶体管阵列的所述第一行，所述第一晶体管具有第一源极与第一基极；以及第二晶体管，位于所述半导体晶体管阵列的所述第一行，所述第二晶体管具有第二源极与第二基极，其中所述第一与第二源极耦接至第一电压供应线，且所述第一与第二基极耦接至第二电压供应线，所述第二电压供应线与所述第一电压供应线不同；当所述半导体晶体管阵列在读取周期中，所述第一电压供应线的电压级高于所述第二电压供应线的电压级，在写入周期中，所述第一电压供应线的电压级低于所述第二电压供应线的电压级。
根据本发明的半导体晶体管阵列，还包括：第三晶体管，位于所述半导体晶体管阵列的第二行，所述第三晶体管具有第三源极与第三基极，其中所述第三源极耦接至第三电压供应线，所述第三电压供应线与所述第一电压供应线以及所述第二电压供应线不同，并且所述第三基极耦接至所述第二电压供应线。
根据本发明的半导体晶体管阵列，其中所述第一电压供应线、所述第二电压供应线以及所述第三电压供应线分别耦接至不同的电压源。
根据本发明的半导体晶体管阵列，其中所述第一晶体管与所述第二晶体管形成于第一N阱区，所述第一N阱区耦接至所述第二电压供应线，并且所述第三晶体管形成于第二N阱区，所述第二N阱区也耦接至所述第二电压供应线，其中所述第一N阱区与所述第二N阱区为分离的。
本发明旨在提供一种半导体单元阵列，具有多个相同的单元，所述半导体单元阵列包括：第一单元，具有第一晶体管，所述第一晶体管具有第一源极与第一基极；以及第二单元，具有第二晶体管，所述第二晶体管具有第二源极与第二基极，其中所述第一源极耦接至第一电压供应线，所述第二源极耦接至第二电压供应线，所述第二电压供应线与所述第一电压供应线不同并大体平行，并且所述第一基极与所述第二基极耦接至第三电压供应线，所述第三电压供应线与所述第一电压供应线以及所述第二电压供应线不同，并且当上述半导体单元阵列在读取周期或写入周期中，会提供不同的电压给所述第一电压供应线以及所述第二电压供应线。
根据本发明的半导体单元阵列，其中所述第一晶体管形成于第一N阱区，所述第二晶体管形成于第二N阱区，并且所述第二N阱区与所述第一N阱区分离，所述第一N阱区与所述第二N阱区都耦接至所述第三电压供应线。
根据本发明的半导体单元阵列，还包括一个或多个位线导体，其中所述第一电压供应线与所述第二电压供应线大体与所述位线导体平行。
根据本发明的半导体单元阵列，其中所述第一电压供应线与所述第二电压供应线形成于第一金属层，并且所述第三电压供应线形成于第二金属层，其中所述第一电压供应线与所述第二电压供应线大体与所述第三电压供应线垂直。
根据本发明的半导体单元阵列，其中当读取所述第一单元时，所述第一电压供应线的电压级高于所述第三电压供应线的电压级，当写入所述第一单元时，所述第一电压供应线的电压级低于所述第三电压供应线的电压级。
本发明旨在提供一种静态随机存取存储单元阵列，包括：第一连续N阱区行，用以作为位于所述静态随机存取存储单元阵列的一第一行中的多个上拉晶体管的基极；第一电压供应线，耦接至一个或多个所述上拉晶体管的源极；以及第二电压供应线，耦接至所述第一连续N阱区行，所述第二电压供应线大体与所述第一连续N阱区行垂直，其中所述第一电压供应线与所述第二电压供应线电性分离，并且其中所述第一电压供应线大体与所述第一连续二电压供应线电性分离，并且其中所述第一电压供应线大体与所述第一连续N阱区行平行。
根据本发明的静态随机存取存储单元阵列，其中所述第一电压供应线与第二电压供应线分别位于不同的金属层，并且所述第一电压供应线大体与所述第二电压供应线垂直。
根据本发明的静态随机存取存储单元阵列，其中在读取周期中，所述第一电压供应线的电压级高于所述第二电压供应线的电压级，在写入周期中，所述第一电压供应线的电压级低于所述第二电压供应线的电压级。
根据本发明的静态随机存取存储单元阵列，还包括：第二连续N阱区行，耦接到所述第二电压供应线，所述第二连续N阱区行用以作为位于所述静态随机存取存储单元阵列之一第二行中的多个第二上拉晶体管的基极；第三电压供应源，耦接至一个或多个所述第二上拉晶体管的源极，其中所述第一连续N阱区行与所述第二连续N阱区行大体互相平行，并且位于两连续P型行的侧边，并且所述第三电压供应线大体与所述第一连续N阱区行以及所述第二连续N阱区行平行。
根据本发明的静态随机存取存储单元阵列，其中所述第一电压供应线与所述第三电压供应线分别耦接至不同的电压源。
附图说明
图1显示传统六晶体管SRAM单元。
图2根据本发明的一个实施例显示SRAM单元阵列的电路图。
图3显示PMOS上拉晶体管的横切面图。
图4显示电源导体布局安排的单元阵列布局图。
图5显示具有电性分离电压源的存储阵列。
其中，附图标记说明如下：
20、400～SRAM单元阵列；
100、200、210、220、230～SRAM单元；
110、111、112、113、120、121、122、123～PMOS上拉晶体管；
115、125～NMOS下拉晶体管；
130、135～NMOS通栅晶体管；
150、155、160、165～位线；
310、410～N阱区；
320～P型基底；
330～P+区域；
340～N+区域；
420、425～P阱区；
430、435～字线导体；
440～N阱区导体；
450、455～Vss导体；
460、465～位线导体；
470～Vcc导体；
500～存储阵列；
502、504、512、514～存储单元；
520～Vdd电压线；
525～单一电压源；
530、540～Vcc电压线；
535、545～多层电压源；
A～SRAM单位单元行孔距；
C、D～节点；
E～第一SRAM单位单元列孔距；
F～第二SRAM单位单元列孔距；
Vcc、Vcc1、Vcc2、Vdd、Vss～电压源。
具体实施方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并配合附图，作详细说明如下：
实施例：
图1显示传统6晶体管(6T)的SRAM单元100。PMOS上拉晶体管110与NMOS下拉晶体管115在正电压源Vdd与接地电压Vss之间耦接形成第一反相器。第二反相器如同第一反相器一样由另一个PMOS晶体管120与NMOS晶体管125耦接形成。接着两个反相器交叉耦接，即第一反相器的输出端耦接至第二反相器的输入端，第一反相器的输入端耦接至第二反相器的输出端，由此形成一个具有双稳定状态的锁存器用以作为存储器元件。节点C与D为两存储节点。
参考图1，当节点C具有高电压时，PMOS上拉晶体管120不会导通，而NMOS下拉晶体管125会导通，因此将节点D的电压拉到Vss。当节点D具有低电压，NMOS下拉晶体管115不会导通，而PMOS上拉晶体管110会导通，因此将节点C的电压拉高到Vdd。于是此锁存器为正回馈电路，且最终会到达稳定状态，其中节点C的电压为Vdd，节点D的电压为Vss。由于节点C与D的电路互为镜像，另一个节点C的电压为Vss，节点D的电压为Vdd的状态也是稳定状态。只要保持Vdd与Vss的电压，此双稳定状态可被无限期地保留。
两通栅NMOS晶体管130与135分别为存储节点C与节点D的通栅。NMOS通栅晶体管130与135的栅极通常耦接至字线140，通过分别切换字线140的电压至Vdd或Vss来控制是否导通NMOS通栅晶体管130与135。当NMOS通栅晶体管130与135导通时，存储节点C与D的电压可被一对位线组150与155读入，或位线组150与155上的互补驱动电压可被写入存储节点，即位线150的电压覆写节点C的电压，位线155的电压覆写节点D的电压。当此单元未被选择时，位线150与155都被保持在Vdd。
图2显示包含四个SRAM单元200、210、220以及230的SRAM单元阵列20，其中在每个单元中除了电源耦接根据本发明的一个实施例修改，其余每个单元内晶体管耦接方式都与图1所示的传统6T SRAM单元相同。位于SRAM单元阵列20第一行的SRAM单元200与220中的PMOS上拉晶体管110、120、112与122的源极耦接至正电压源Vcc1，其与Vdd电性分离。而PMOS上拉晶体管110、120、112与122的基极维持耦接至Vdd。位于SRAM单元阵列20第二行的SRAM单元210与230中的PMOS上拉晶体管111、121、113与123的源极耦接至正电压源Vcc2，其与Vdd电性分离。而PMOS上拉晶体管111、121、113与123的基极维持耦接至Vdd。
图3显示PMOS上拉晶体管110的横切面图，其与PMOS上拉晶体管120相同。在本发明的一个实施例中，PMOS上拉晶体管110形成于N阱区310的内部，而N阱区310存在于P型基底320中。P+区域330形成装置的源极与漏极。其中一个P+区域330耦接至Vcc1，并形成源极。N阱区310的接触区由N+区域340所形成。N+区域340为PMOS上拉晶体管110的基极，并耦接至Vdd，其中Vdd与Vcc1电性分离。根据本发明的一个实施例，Vdd保持在常数正电压，而Vcc1可随读、写以及未被选择(未被定址)等操作而动态改变。将Vcc1与Vdd电性分离是为了提供SRAM单元200更宽的读/写噪声容限。
以下表一与表二总结根据本发明的SRAM操作条件。
Figure G2007101009696D00071
表1：SRAM读取周期操作条件
Figure G2007101009696D00072
表2：SRAM写入周期操作条件
在此“区块”一词指的是最小的单元阵列单位，其中所有一列中的单元耦接至单一字线并且所有一行中的单元耦接至单一位线组。通常任何相当大的SRAM(大于数十万位)会划分成多个区块，以获得较快的速度以及较低的功率消耗。在一些较大尺寸的SRAM(例如，大于一百万位)，存储器可先划分成多个彼此互相独立的部分，每个部分中具有多个区块。在两个情况中，某个地址仅会选择在整个存储器中的一个区块或在存储器的一个部分中的一个区块。在被选择的区块中，仅会有字线与每个位的位线(通常一个区块会有九条位线)为主动的。单元仅在其字线与位线组都被选择时才会是主动的，因此仅有位于主动的字线与位线交叉点上的单元为被选择的单元。其它在主动字线上的单元不会被选择，且其他在主动位线组上的单元也不会被选择。
请参考表1与表2，电压Vb，Vz，Vy与Va可依据经验设为Vdd的3％～30％。附加上电压值(约30％)的原因是：(1)给予源极与基极不同的电压可大体地偏压回晶体管，且太大的偏压会造成晶体管的临界电压下降，以致于晶体管会一直在导通的状态，这会造成SRAM单元故障。(2)现今薄膜栅极氧化物无法承受非常高的电压。但附加的确切电压大小会根据实际的制作技术与设计考虑。
请参考表1(读取周期操作条件)，以及图2，并假设在读取前节点C为高电压(Vdd)，节点D为低电压(Vss)，单元200为被选择的单元，其Vcc1＝Vdd+Vz，因此节点C的电压会被拉高，高于Vdd。此较高的节点C电压会进一步导通下拉晶体管，即提供更多的源-漏电流，因此会强迫拉低位线155的电压。为了读取存储单元的状态，感测放大器(未显示于图中)耦接至位线组150与155，并感测它们之间的电压差。电压差越大，感测或读取的容限越大。强而有力地拉低位线155可因此使感测放大器更早开始感测，而帮助读取速度。
请参考表1，未被选择的单元的Vcc1/Vcc2保持在Vdd或减少至Vdd-Vy。减少Vcc1/Vcc2可帮助降低存储单元的功率消耗。
请参考表2(写入周期操作条件)，以及图2，Vcc1/Vcc2减少至Vdd-Va以允许写入更容易。写入的操作大体上为位线驱动器(未显示于图中)中的下拉晶体管与存储单元200中的上拉晶体管110与120之间的抗衡，因此较弱的上拉晶体管可使写入更容易。另一方面，若被选择的单元其位线的驱动电压(V_Bit-line)与通过位线电压的字线电压(V_Word-line)拉高至Vdd+Vb，下拉位线电平的能力变得更为有效，因此可以加快写入的速度。
在同一被选择的区块中，未被选择的单元的Vcc1/Vcc2会被拉得更高(Vdd+Vz)以避免未被选择的单元被扰乱。在未被选择的区块中，Vcc1/Vcc2可保持在Vdd或降低到Vdd-Vy。降低Vcc1/Vcc2可帮助减少存储单元的功率消耗。
如上述的改变Vcc1/Vcc2可改善噪声容限以及读/写的操作速度，但若Vcc1/Vcc2与一个减低电压摆荡速度的大电容耦接时，Vcc1/Vcc2的改变并不实用于现今高密度与高速的SRAM中。因此本发明的精神如同图2所示，在于将耦接于源极以及上拉晶体管110与120基极的电源电性分离，因此Vcc1/Vcc2只会看到源极电容，而不是如同图1中所示的传统单元阵列结构会看到源极与基极的电容。
图4为一个将耦接于源极与基极的电源电性分离的单元阵列400布局图。图中两个SRAM单位单元分别沿着行的方向相邻并排，标号A为SRAM单位单元行孔距，标号E为第一SRAM单位单元列孔距，标号F为第二SRAM单位单元列孔距，且此单元阵列可形成静态随机存取存储器的核心。PMOS上拉晶体管形成于中间部分的N阱区410内，NMOS通栅晶体管与下拉晶体管形成于两个P阱区420与425中，其中P阱区420与425分别位在N阱区410的两侧。字线导体430与435呈水平分布，且可由金属或多晶硅所组成。提供电压Vdd给两个单元的N阱区导体440也是呈水平分布，并且可由金属层所组成。大体水平的字线导体430与435以及N阱区导体440可通过层金属层形成。Vss导体450与455，位线导体460与465，以及PMOS源/漏极Vcc导体470大体为垂直排列，它们可通过不同于N阱区导体440的金属层形成，因此它们彼此之间不会互相干扰，即Vcc与Vss可具有不同的电压源提供。单元阵列400还可镜像产生与N阱区410平行的第二N阱区(未显示于图中)，以及位于第二N阱区两侧的两P阱区(未显示于图中)，其中第二N阱区与N阱区410电性分离，并且第二N阱区耦接至N阱区导体440，形成两个位于单元阵列400第二行SRAM单位单元。
图5显示分开提供电压源的存储阵列500。存储阵列500建立于先前讨论中所提及的提供不同的电压源以提升存储器读或写的效能的技术上。除此之外，电性分离的PMOS源极与N阱区基极会因为降低电容而造成PMOS源极电压更容易摆荡。参考图5，在同一存储器区块中的四个存储单元502、512、504、514具有电性分离的电压源Vcc与Vdd，其中Vcc为PMOS源极电压源，Vdd为PMOS N阱区基极电压源。当源极电压Vcc因不同的操作改变时，N阱区基极电压Vdd不会由于不同的操作而改变。因此Vdd电压线520耦接至单一电压源525，Vcc电压线530与540分别耦接到多层电压源535与545。多层电压源535与545为电性分离的，因此个别的Vcc线可具有不同的电压，例如当读或写的操作只发生在某些行上的单元时，剩余存储器区块中的行为不活动的，于是它们的Vcc线不会摆荡。仅摆荡单一Vcc线可更进一步降低电容。因此存储器区块指的是一小块存储阵列，其中所有的列与行关系于列地址解码器与行地址解码器。例如一个具有256列与16行的区块中，所有的列共用相同的8-到-256二元解码器，所有的行共用相同的4-到-16二元解码器。
本发明公开的实施例是做出本发明的不同特征的实例，实施例中的所举的特定元件与方法为帮助阐明本发明的内容，并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (14)

1.一种半导体晶体管阵列，在所述半导体晶体管阵列的第一行具有多个相同的晶体管，所述半导体晶体管阵列包括：
第一晶体管，位于所述半导体晶体管阵列的所述第一行，所述第一晶体管具有第一源极与第一基极；以及
第二晶体管，位于所述半导体晶体管阵列的所述第一行，所述第二晶体管具有第二源极与第二基极，其中所述第一与第二源极耦接至第一电压供应线，且所述第一与第二基极耦接至第二电压供应线，所述第二电压供应线与所述第一电压供应线不同；
当所述半导体晶体管阵列在读取周期中，所述第一电压供应线的电压级高于所述第二电压供应线的电压级，在写入周期中，所述第一电压供应线的电压级低于所述第二电压供应线的电压级。
2.如权利要求1所述的半导体晶体管阵列，还包括：
第三晶体管，位于所述半导体晶体管阵列的第二行，所述第三晶体管具有第三源极与第三基极，其中所述第三源极耦接至第三电压供应线，所述第三电压供应线与所述第一电压供应线以及所述第二电压供应线不同，并且所述第三基极耦接至所述第二电压供应线。
3.如权利要求2所述的半导体晶体管阵列，其中所述第一电压供应线、所述第二电压供应线以及所述第三电压供应线分别耦接至不同的电压源。
4.如权利要求2所述的半导体晶体管阵列，其中所述第一晶体管与所述第二晶体管形成于第一N阱区，所述第一N阱区耦接至所述第二电压供应线，并且所述第三晶体管形成于第二N阱区，所述第二N阱区也耦接至所述第二电压供应线，其中所述第一N阱区与所述第二N阱区为分离的。
5.一种半导体单元阵列，具有多个相同的单元，所述半导体单元阵列包括：
第一单元，具有第一晶体管，所述第一晶体管具有第一源极与第一基极；以及
第二单元，具有第二晶体管，所述第二晶体管具有第二源极与第二基极，其中所述第一源极耦接至第一电压供应线，所述第二源极耦接至第二电压供应线，所述第二电压供应线与所述第一电压供应线不同并平行，并且所述第一基极与所述第二基极耦接至第三电压供应线，所述第三电压供应线与所述第一电压供应线以及所述第二电压供应线不同，并且当上述半导体单元阵列在读取周期或写入周期中，会提供不同的电压给所述第一电压供应线以及所述第二电压供应线。
6.如权利要求5所述的半导体单元阵列，其中所述第一晶体管形成于第一N阱区，所述第二晶体管形成于第二N阱区，并且所述第二N阱区与所述第一N阱区分离，所述第一N阱区与所述第二N阱区都耦接至所述第三电压供应线。
7.如权利要求5所述的半导体单元阵列，还包括一个或多个位线导体，其中所述第一电压供应线与所述第二电压供应线与所述位线导体平行。
8.如权利要求5所述的半导体单元阵列，其中所述第一电压供应线与所述第二电压供应线形成于第一金属层，并且所述第三电压供应线形成于第二金属层，其中所述第一电压供应线与所述第二电压供应线与所述第三电压供应线垂直。
9.如权利要求5所述的半导体单元阵列，其中当读取所述第一单元时，所述第一电压供应线的电压级高于所述第三电压供应线的电压级，当写入所述第一单元时，所述第一电压供应线的电压级低于所述第三电压供应线的电压级。
10.一种静态随机存取存储单元阵列，包括：
第一连续N阱区行，用以作为位于所述静态随机存取存储单元阵列的一第一行中的多个上拉晶体管的基极；
第一电压供应线，耦接至一个或多个所述上拉晶体管的源极；以及
第二电压供应线，耦接至所述第一连续N阱区行，所述第二电压供应线与所述第一连续N阱区行垂直，其中所述第一电压供应线与所述第二电压供应线电性分离，并且其中所述第一电压供应线与所述第一连续N阱区行平行。
11.如权利要求10所述的静态随机存取存储单元阵列，其中所述第一电压供应线与第二电压供应线分别位于不同的金属层，并且所述第一电压供应线与所述第二电压供应线垂直。
12.如权利要求10所述的静态随机存取存储单元阵列，其中在读取周期中，所述第一电压供应线的电压级高于所述第二电压供应线的电压级，在写入周期中，所述第一电压供应线的电压级低于所述第二电压供应线的电压级。
13.如权利要求10所述的静态随机存取存储单元阵列，还包括：
第二连续N阱区行，耦接到所述第二电压供应线，所述第二连续N阱区行用以作为位于所述静态随机存取存储单元阵列之一第二行中的多个第二上拉晶体管的基极；
第三电压供应源，耦接至一个或多个所述第二上拉晶体管的源极，其中所述第一连续N阱区行与所述第二连续N阱区行互相平行，并且位于两连续P型行的侧边，并且所述第三电压供应线与所述第一连续N阱区行以及所述第二连续N阱区行平行。
14.如权利要求13所述的静态随机存取存储单元阵列，其中所述第一电压供应线与所述第三电压供应线分别耦接至不同的电压源。
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