JP2013012519A - 半導体装置 - Google Patents

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Abstract

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。
【選択図】図９

Description

本発明は半導体装置に関し、特に、特性を正確に一致させる必要のある複数の回路ブロック（セル）を含む半導体装置に関する。
半導体装置には、特性を正確に一致させる必要のある複数の回路ブロックが含まれることがある。このような回路ブロックの一例としては、入力初段回路が挙げられる。入力初段回路は、外部データが入力されるデータパッドに接続される回路であり、入力初段回路によって生成される内部データの変化タイミングは、入力初段回路の特性に依存する。このため、複数の内部データの変化タイミングを正確に一致させるためには、複数の入力初段回路の特性を正確に一致させる必要がある。
複数の回路ブロックの特性を一致させるためには、各回路ブロックのレイアウトを一致させればよい。つまり、各回路ブロックを構成する複数のトランジスタの形状及びサイズをこれら回路ブロック間において互いに一致させればよい。したがって、これら回路ブロックが入力初段回路である場合、複数の入力初段回路に関連する複数のデータパッドを一列に配列し、これらデータパッドに沿って同一レイアウトを有する入力初段回路を配置すればよい。これにより、各入力初段回路の特性はほぼ一致することになる。また、データパッド数が多いためこれらを一列に配列できない場合には、これらデータパッドを２列に配列し、同一レイアウトを有する入力初段回路を対応するデータパッドに沿ってそれぞれ配置すればよい。この場合、一方のデータパッド列に割り当てられた入力初段回路と、他方のデータパッド列に割り当てられた入力初段回路とを対称に配置することにより、各入力初段回路内の配線負荷を一致させることができる。
特開２００９−８６８８０号公報
しかしながら、複数の入力初段回路を対称に配置すると、一方の列に配置された入力初段回路と他方の列に配置された入力初段回路の向きが互いに１８０°異なることになる。つまり、一方の列に配置された入力初段回路に含まれる複数のトランジスタのレイアウトと、他方の列に配置された入力初段回路に含まれる複数のトランジスタのレイアウトは、形状及びサイズについては互いに同一であるものの、向きが互いに１８０°異なってしまう。これにより、これら入力初段回路に流れる電流の向きも１８０°異なるため、プロセス条件によってソース側の抵抗とドレイン側の抵抗に差がある場合、これら入力初段回路の特性に僅かな差が生じてしまう。
他方、特許文献１の図１６は、各回路ブロックにおける電流方向を一致させることを開示する。しかし、この場合には、各回路ブロックにおける配線負荷に差が生じてしまう。これは入力初段回路に限らず、特性を正確に一致させる必要のある複数の回路ブロックにおいて共通に生じる。
本発明の第１の側面による半導体装置は、それぞれ外部との接続点である第１及び第２のポートと、前記第１及び第２のポートにそれぞれ対応して設けられ、前記第１及び第２のポートの間に互いに対称に配置される第１及び第２の回路と、前記第１及び第２の回路からの出力信号がそれぞれ供給され、前記第１及び第２のポートの間に互いに対称に配置される第１及び第２のノードと、を備え、前記第１の回路は、それぞれ第１及び第２の信号を生成する第１及び第２のトランジスタを含み、前記第２の回路は、それぞれ第３及び第４の信号を生成する第３及び第４のトランジスタを含み、前記第１及び第２の信号が流れる向きと前記第３及び第４の信号が流れる向きは、前記第１及び第２のポートが配置される第１の軸に沿って、それぞれ互いに対称であり、前記第１及び第３のトランジスタは、前記第１の軸に沿って、互いに対称にそれぞれ電流を流し、前記第２及び第４のトランジスタは、前記第１の軸に沿って、互いに同一方向にそれぞれ電流を流すことを特徴とする。
本発明の第２の側面による半導体装置は、所定の軸上に配置された第１及び第２の入力ポートと、前記所定の軸上に配置され、それぞれ複数のトランジスタを含む第１及び第２のセルと、第３及び第４のセルと、を備え、前記第１のセルは、第１の入力配線を介して前記第１の入力ポートに接続された第１の入力端子と、第１の出力配線を介して前記第３のセルに接続された第１の出力端子と、をさらに含み、前記第２のセルは、第２の入力配線を介して前記第２の入力ポートに接続された第２の入力端子と、第２の出力配線を介して前記第４のセルに接続された第２の出力端子と、をさらに含み、前記第１のセルに含まれる複数のトランジスタのレイアウトと、前記第２のセルに含まれる複数のトランジスタのレイアウトは、形状、サイズ及び向きが互いに同一であり、前記第１及び第２の入力配線の配線負荷は互いに等しく、前記第１及び第２の出力配線の配線負荷は互いに等しいことを特徴とする。
本発明の一つの側面によれば、２つの回路ブロックにおける電流方向を一致させつつ、更に、配線負荷も一致させることができることから、これら回路ブロックの特性を正確に一致させることが可能となる。
本発明の原理を説明するための模式図である。 本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 半導体装置１０のレイアウトを示す模式的な平面図である。 データ入出力回路３０の回路図である。 入力初段回路１１０の回路図である。 データ端子３１及びデータ入出力回路３０のレイアウトを説明するための模式的な平面図である。 第１の実施形態における入力初段回路１１０の配列を示すブロック図である。 第１の実施形態によるレイアウトを示す平面図である。 第１の実施形態によるレイアウトを示す別の平面図である。 ゲート電極Ｇが１本であるＭＯＳトランジスタの平面図である。 ＭＯＳトランジスタの構造を示す断面図である。 ゲート電極の数が異なる複数のＭＯＳトランジスタの構造を示す平面図である。 アンプ回路１２０を構成するトランジスタＴ３〜Ｔ１０のゲート電極を３本に分割した例を示す略平面図である。 比較例による入力初段回路１１０のレイアウトを示す略平面図である。 第１の比較例によるレイアウトを示す平面図である。 第２の比較例によるレイアウトを示す平面図である。 第２の実施形態によるレイアウトを示す平面図である。 第２の実施形態によるレイアウトを示す他の平面図である。 第３の実施形態によるレイアウトを示す平面図である。 第３の実施形態によるレイアウトを示す他の平面図である。 第４の実施形態によるレイアウトを示す平面図である。 第４の実施形態によるレイアウトを示す他の平面図である。 アドレス入力回路２３の回路図である。 第５の実施形態によるレイアウトを示す平面図である。 第５の実施形態によるレイアウトを示す他の平面図である。 第６の実施形態によるレイアウトを示す平面図である。 第７の実施形態による入力初段回路１１０ａの回路図である。 入力初段回路１１０ａを構成するトランジスタのレイアウトを示す略平面図である。 第７の実施形態によるレイアウトを示す平面図である。 第８の実施形態による内部電源発生回路３００の回路図である。 第８の実施形態によるレイアウトを示す平面図である。 第８の実施形態によるレイアウトを示す他の平面図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、特性を正確に一致させる必要のある２つの回路ブロック（セル）に含まれる複数のトランジスタの形状、サイズ及び向きを互いに同一とし、且つ、これらセルに入力信号を供給する入力配線の配線負荷を互いに一致させるとともに、これらセルから出力信号を取り出す出力配線の配線負荷を互いに一致させることを技術思想とする。各セルを構成する複数のトランジスタの形状、サイズ及び向きを互いに同一とすることにより、ソース側の抵抗とドレイン側の抵抗に差がある場合であっても、各セル自体の回路特性が正確に一致する。しかも、入力配線の配線負荷が互いに等しく、且つ、出力配線の配線負荷も互いに等しいことから、信号配線を含めたセルの特性も一致することになる。このため、他のセルとの位置関係を入れ替えても特性が変化しない。
図１は、本発明の原理を説明するための模式図である。
図１に示す例では、Ｙ方向（第１の軸）に第１の入力ポートＰＴ１（第１のポート）、第１のセルＣ１、第１の出力ノードＮ１（第１のノード）、第２の出力ノードＮ２（第２のノード）、第２のセルＣ２、第２の入力ポートＰＴ２（第２のポート）がこの順に配列されている。第１のセルＣ１と第２のセルＣ２はいずれも複数のトランジスタを含む複数の回路ブロック（第１及び第２の回路）であり、第１のセルＣ１に含まれる複数のトランジスタのレイアウトと、第２のセルＣ２に含まれる複数のトランジスタのレイアウトは、形状、サイズ及び向きが互いに同一である。
第１のセルＣ１はＹ方向における長さがＷであり、Ｙ方向における中央部、つまりＹ方向の両端部からＷ／２の位置に、入力端子ＩＮ１及び出力端子ＯＵＴ１が配置されている。第２のセルＣ２についても同様であり、Ｙ方向における中央部に入力端子ＩＮ２及び出力端子ＯＵＴ２が配置されている。
そして、第１のセルＣ１と第１の入力ポートＰＴ１のＹ方向における距離は、第２のセルＣ２と第２の入力ポートＰＴ２のＹ方向における距離と等しく、このため入力配線Ｌ１，Ｌ２の配線負荷は互いに等しい。同様に、第１のセルＣ１と第１の出力ノードＮ１のＹ方向における距離は、第２のセルＣ２と第２の出力ノードＮ２のＹ方向における距離と等しく、このため出力配線Ｌ３，Ｌ４の配線負荷も互いに等しい。
これにより、第１のセルＣ１と第２のセルＣ２の特性が正確に一致する。しかも、第１及び第２のセルＣ１，Ｃ２は形状及びサイズだけでなく、向きについても互いに同一であることから、第１のセルＣ１に流れる電流の方向ｉ１と、第２のセルＣ２に流れる電流の方向ｉ２も一致する。このため、プロセス条件によってソース側の抵抗とドレイン側の抵抗に差が生じている場合であっても、第１のセルＣ１と第２のセルＣ２との間で特性に差が生じない。
尚、図１に示す例では、入力端子ＩＮ１，ＩＮ２及び出力端子ＯＵＴ１，ＯＵＴ２をＹ方向における中央部に配置することによって配線負荷を一致させているが、後述する好ましい実施形態において詳細に説明するように、これら端子をＹ方向における中央部に配置することは必須でなく、これら端子をオフセット配置することも可能である。この場合には、配線負荷を一致させるためのダミー配線を設ければよい。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１及びアドレス入力回路２３を介して外部からアドレス信号ＡＤＤが供給されるとともに、コマンド端子２２及びコマンド入力回路２４を介して外部からコマンド信号ＣＭＤが供給される。アドレス入力回路２３は、アドレス端子２１に供給されるアドレス信号ＡＤＤを受け、これを増幅する役割を果たす。コマンド入力回路２４も同様であり、コマンド端子２２に供給されるコマンド信号ＣＭＤを受け、これを増幅する役割を果たす。アクセス制御回路２０は、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。
具体的には、コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
一方、コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
図３は、半導体装置１０のレイアウトを示す模式的な平面図である。
図３に示す例ではメモリセルアレイ１１が４つに分割され、マトリクス状に配置されている。分割された各メモリセルアレイ１１のＹ方向側にはロウデコーダ１２が配置され、Ｘ方向側にはカラムデコーダ１３が配置される。隣接するカラムデコーダ１３間には、アンプ回路１５が配置される。また、隣接するロウデコーダ１２間には、外部端子がＸ方向に２列に配列されている。図３に示すように、図面の右側のエリアは複数のデータ端子３１が２列に配列されるエリアであり、図面の左側のエリアは複数のアドレス端子２１及び複数のコマンド端子２２が２列に配列されるエリアである。
一方の列に属するデータ端子３１Ａと他方の列に属するデータ端子３１Ｂとの間には、データ入出力回路３０が配置される。データ入出力回路３０の詳細については後述する。また、一方の列に属するアドレス端子２１Ａ及びコマンド端子２２Ａと、他方の列に属するアドレス端子２１Ｂ及びコマンド端子２２Ｂとの間には、アドレス入力回路２３及びコマンド入力回路２４が配置される。
かかるレイアウトにより、メモリセルアレイ１１から読み出されたリードデータＤＱは、Ｘ方向に延在するＩ／Ｏ線ＩＯＬ、Ｙ方向に延在するデータバスＤＢＹ、Ｘ方向に延在するデータバスＤＢＸを経由してデータ入出力回路３０に供給され、データ端子３１から出力される。また、データ端子３１に入力されるライトデータＤＱはデータ入出力回路３０に供給され、データバスＤＢＸ、データバスＤＢＹ、Ｉ／Ｏ線ＩＯＬを介してメモリセルアレイ１１に書き込まれる。
図３に示す例のようにデータ端子３１を２列に配置するレイアウトは、データ端子３１の数が多い場合に好適なレイアウトである。データ端子３１の数は、同時に入出力するリードデータ又はライトデータＤＱのビット数に相当し、１６ビットや３２ビットといった多ビット製品においては、データ端子３１を一列に配置することが困難となることがある。このような場合に、データ端子３１が２列に配置される。
図４は、データ入出力回路３０の回路図である。
図４に示すように、データ入出力回路３０は、対応するデータ端子３１に接続されたデータ入力回路１００及びデータ出力回路２００からなる。データ入力回路１００は、入力初段回路１１０とその後段に接続されたディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０によって構成される。かかる構成により、データ端子３１に入力されたライトデータＤＱは、データ入力回路１００を介してデータバスＤＢＸに供給される。一方、データ出力回路２００は、出力制御回路２１０及び出力バッファ回路２２０によって構成される。かかる構成により、データバスＤＢＸ上のリードデータＤＱは、データ出力回路２００を介してデータ端子３１から出力される。
入力初段回路１１０は、アンプ回路１２０、波形生成回路１３０及び電圧変換回路１４０を含んでいる。アンプ回路１２０は、ライトデータＤＱの電位と基準電位ＶＲＥＦとを比較し、比較の結果に基づいて出力信号ＯＵＴを生成する回路である。波形生成回路１３０は、アンプ回路１２０から出力される出力信号ＯＵＴの波形を整形する回路であり、電圧変換回路１４０は波形生成回路１３０から出力される信号の振幅を内部電圧レベルまで拡大する回路である。波形生成回路１３０及び電圧変換回路１４０は、アンプ回路１２０の出力信号が供給されるサブ回路を構成する。
ディレイ回路１５０は、ライトデータＤＱのタイミングを調整するための回路である。ラッチ回路１６０は、ディレイ回路１５０から出力されたライトデータＤＱをクロック信号ＣＬＫ，／ＣＬＫに同期してラッチする回路である。ラッチ回路１６０にラッチされたライトデータＤＱは、バッファ回路１７０を介してデータバスＤＢＸに供給される。
図５は、入力初段回路１１０の回路図である。
図５に示すように、入力初段回路１１０を構成するアンプ回路１２０はトランジスタＴ１〜Ｔ１０によって構成され、波形生成回路１３０及び電圧変換回路１４０はいずれも２段のインバータによって構成される。入力初段回路１１０を構成する回路ブロックのうち、アンプ回路１２０は特にセンシティブな回路であり、複数のアンプ回路１２０間において特性を正確に一致させる必要がある。実際に特性を正確に一致させる必要があるのは、アンプ回路１２０を構成するトランジスタのうち、差動回路を構成するトランジスタＴ３〜Ｔ１０である。トランジスタＴ１，Ｔ２は当該アンプ回路１２０に動作電流を流すためのトランジスタであるため、差動回路を構成するトランジスタＴ３〜Ｔ１０ほどセンシティブではない。以下の説明においてアンプ回路１２０と言う場合、トランジスタＴ３〜Ｔ１０のみを指すことがある。
アンプ回路１２０を構成するトランジスタＴ１〜Ｔ１０のうち、奇数番号が付されたトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９はＰチャンネル型のＭＯＳトランジスタであり、偶数番号が付されたトランジスタＴ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０はＮチャンネル型のＭＯＳトランジスタである。トランジスタＴ１，Ｔ２は当該入力初段回路１１０を活性化させるためのトランジスタであり、そのゲート電極にはそれぞれ活性化信号ＯＮＢ，ＯＮが供給される。トランジスタＴ１のソースは電源電位ＶＤＤに接続され、トランジスタＴ２のソースは接地電位ＶＳＳに接続される。これにより、活性化信号ＯＮＢ，ＯＮがそれぞれローレベル及びハイレベルに活性化すれば、トランジスタＴ３〜Ｔ１０に動作電圧が供給され、ライトデータＤＱを受け付け可能な状態となる。これに対し、活性化信号ＯＮＢ，ＯＮがそれぞれハイレベル及びローレベルに非活性化すれば、トランジスタＴ３〜Ｔ１０に動作電圧が供給されなくなるため、入力初段回路１１０の消費電力がほぼゼロとなる。
トランジスタＴ３〜Ｔ１０は、いわゆる差動アンプを構成する。図５に示すように、入力信号であるライトデータＤＱは、入力配線１２１を介してトランジスタＴ３，Ｔ４のゲート電極に供給される。トランジスタＴ３，Ｔ４のドレインは共通接続されており、その接続点から出力配線１２３を介して出力信号ＯＵＴが取り出される。また、基準電位ＶＲＥＦは、入力配線１２２を介してトランジスタＴ７，Ｔ８のゲート電極に供給される。トランジスタＴ７，Ｔ８のドレインは共通接続されており、その接続点はトランジスタＴ５，Ｔ６，Ｔ９，Ｔ１０のゲート電極に接続されるとともに、トランジスタＴ９，Ｔ１０のドレインに接続される。
図６は、データ端子３１及びデータ入出力回路３０のレイアウトを説明するための模式的な平面図である。
図６に示すように、データ端子３１はグループＡ，Ｂに分かれて２列に配置されており、データ入出力回路３０はこれら２列のデータ端子３１に挟まれるように配置されている。この場合、データ端子３１Ａ，３１Ｂがそれぞれ第１及び第２のポートに対応し、グループＡ，Ｂがそれぞれ第１及び第２の回路に対応する。グループＡとグループＢはＸ方向に延在する対称軸Ｃを介して対称配置されている。これにより、グループＡにおいてはデータ端子３１からデータバスＤＢＸＡへの信号の流れが図面の上方向となり、グループＢにおいてはデータ端子３１からデータバスＤＢＸＢへの信号の流れが図面の下方向となる。この場合、データバスＤＢＸＡ，ＤＢＸＢの入出力ノードがそれぞれ第１及び第２のノードに対応する。データバスＤＢＸＡ，ＤＢＸＢ間には、クロック系の信号が供給される信号配線ＳＬがＸ方向に延在して設けられている。
図７は、第１の実施形態における入力初段回路１１０の配列を示すブロック図である。
図７に示す入力初段回路１１０内のセル配列は、図６に示したグループＡ，Ｂに共通である。したがって、データ端子３１から対称軸Ｃへ向かって、アンプ回路１２０、波形生成回路１３０及び電圧変換回路１４０がこの順にレイアウトされる。当然ながら、グループＡのアンプ回路１２０、波形生成回路１３０及び電圧変換回路１４０を構成する複数のトランジスタの形状及びサイズと、グループＢのアンプ回路１２０、波形生成回路１３０及び電圧変換回路１４０を構成する複数のトランジスタの形状及びサイズは、互いに同一である。つまり、同一のレイアウトを有している。一方、これらトランジスタの向きに関しては、アンプ回路１２０についてはグループＡ，Ｂ間で同一であり、波形生成回路１３０及び電圧変換回路１４０についてはグループＡ，Ｂ間で対称であり、１８０°異なっている。換言すれば、グループＡの入力初段回路１１０とグループＢの入力初段回路１１０は、トランジスタレベルでは対称軸Ｃを介して完全に対称ではなく、アンプ回路１２０のみ同一方向を向いていることになる。
図８は、アンプ回路１２０を構成するトランジスタＴ３〜Ｔ１０のレイアウトを示す略平面図であり、本発明の第１の実施形態に相当する。上述の通り、トランジスタＴ３〜Ｔ１０は差動アンプを構成するトランジスタである。
図８において濃い網掛けで表示しているのは半導体基板に設けられた拡散層ＤＦであり、塗りつぶしで表示しているのはゲート電極Ｇである。ゲート電極Ｇは最下層の配線を構成する。また、薄い網掛けで表示しているのはゲート電極Ｇよりも上層に位置する第１配線層Ｍ１であり、ハッチングで表示しているのは第１配線層Ｍ１よりも上層に位置する第２配線層Ｍ２である。各トランジスタは、拡散層ＤＦからなるソース及びドレインと、ソースドレイン間に配置されたゲート電極Ｇによって構成される。図８に示すように、Ｐチャンネル型であるトランジスタＴ３，Ｔ５，Ｔ７，Ｔ９はＸ方向の上側に配置されており、Ｎチャンネル型であるトランジスタＴ４，Ｔ６，Ｔ８，Ｔ１０はＸ方向の下側に配置されている。そして、対を成す２つのトランジスタ、すなわち、トランジスタＴ３とＴ４、トランジスタＴ５とＴ６、トランジスタＴ７とＴ８、トランジスタＴ９とＴ１０は、Ｘ方向に並べて配置されており、これにより対を成す２つのトランジスタのＹ座標は互いに等しい。尚、トランジスタＴ４，Ｔ６，Ｔ８，Ｔ１０を構成する拡散層ＤＦのＸ方向における長さ（チャネル幅）よりも、トランジスタＴ３，Ｔ５，Ｔ７，Ｔ９を構成する拡散層ＤＦのＸ方向における長さ（チャネル幅）が長いのは、Ｎチャンネル型ＭＯＳトランジスタの電流供給能力よりもＰチャンネル型ＭＯＳトランジスタの電流供給能力の方が低いからである。
ゲート電極Ｇ及び拡散層ＤＦは、それぞれ対応するコンタクト導体ＴＨを介して第１配線層Ｍ１に接続される。第１配線層Ｍ１のうち、Ｙ方向における一方の端部（右側）に配置されＸ方向に延在しているのは入力配線Ｌ１であり、データ端子３１に接続される。つまり、入力配線Ｌ１はライトデータＤＱが供給される配線である。また、Ｙ方向における他方の端部（左側）に配置されＸ方向に延在しているのは、基準電位ＶＲＥＦが供給される基準配線ＬＲＥＦである。つまり、アンプ回路１２０を構成するトランジスタＴ３〜Ｔ１０は、いずれもＸ方向に延在する入力配線Ｌ１と基準配線ＬＲＥＦとの間に配置されている。図８に示すように、入力配線Ｌ１と基準配線ＬＲＥＦのＹ方向における距離は２ａである。このことは、トランジスタＴ３〜Ｔ１０からなるセルのＹ方向における距離が２ａであることを意味する。
図８に示すように、入力配線Ｌ１は、コンタクト導体ＴＨ１を介して第２配線層Ｍ２に設けられた入力配線１２１に接続される。同様に、基準配線ＬＲＥＦは、コンタクト導体ＴＨ２を介して第２配線層Ｍ２に設けられた入力配線１２２に接続される。入力配線１２１，１２２は、いずれもＹ方向に延在しており、その長さは２ａである。つまり、トランジスタＴ３〜Ｔ１０からなるセルのＹ方向における長さと一致している。これにより、入力配線１２１に対しては、一方の端部１２１ａからも他方の端部１２１ｂからもライトデータＤＱを供給することができる。同様に、入力配線１２２に対しては、一方の端部１２２ａからも他方の端部１２２ｂからも基準電位ＶＲＥＦを供給することができる。そして、いずれの端部からライトデータＤＱ及び基準電位ＶＲＥＦを供給しても配線負荷は変わらない。
また、アンプ回路１２０の出力端子ＱＺは、トランジスタＴ３〜Ｔ１０からなるセルのＹ方向における中央に配置されている。つまり、入力配線Ｌ１から出力端子ＱＺのＹ方向における距離はａであり、基準配線ＬＲＥＦから出力端子ＱＺのＹ方向における距離もａである。出力端子ＱＺは、コンタクト導体ＴＨ３を介して第２配線層Ｍ２に引き出される。このように、出力端子ＱＺがＹ方向における中央に配置されていることから、アンプ回路１２０からの出力信号ＯＵＴを第２配線層Ｍ２によって図８の右側（入力配線Ｌ１側）に出力する場合と、図８の左側（基準配線ＬＲＥＦ側）に出力する場合とで、配線負荷は同じとなる。
これらにより、図８に示すセルは、Ｙ方向におけるいずれの側からライトデータＤＱ及び基準電位ＶＲＥＦを供給しても入力配線の配線負荷が変化せず、且つ、Ｙ方向におけるいずれの側へ出力信号ＯＵＴを取り出しても出力配線の配線負荷が変化しない。このことは、図８に示すセルを１８０°回転させても配線負荷が全く変化しないことを意味する。
図９は、第１の実施形態において、Ｙ方向に並ぶ２つのデータ入出力回路３０及びデータ端子３１のレイアウトを説明するための平面図である。
図９には、グループＡに属するデータ入出力回路３０Ａ（第１の回路）及びデータ端子３１Ａ（第１のポート）と、グループＢに属するデータ入出力回路３０Ｂ（第２の回路）及びデータ端子３１Ｂ（第２のポート）が図示されており、それぞれ入力初段回路１１０Ａ，１１０Ｂのレイアウトについてはトランジスタレベルで拡大して示されている。図９に示す各セルは、全てＹ方向に延在する軸Ｄ（第１の軸）に沿って配置されている。
図９に示すように、グループＡに属するデータ入出力回路３０Ａ及びデータ端子３１Ａと、グループＢに属するデータ入出力回路３０Ｂ及びデータ端子３１Ｂは、Ｘ方向に延在する対称軸Ｃ（第１の軸と直交する方向）に対して対称配置されている。具体的には、データ入出力回路３０Ａについては、データ端子３１Ａから対称軸Ｃに向かって、入力初段回路１１０Ａ、ディレイ回路１５０Ａ、ラッチ回路１６０Ａ及びバッファ回路１７０Ａがこの順に配置された構成を有し、データ入出力回路３０Ｂについては、データ端子３１Ｂから対称軸Ｃに向かって、入力初段回路１１０Ｂ、ディレイ回路１５０Ｂ、ラッチ回路１６０Ｂ及びバッファ回路１７０Ｂがこの順に配置された構成を有している。さらに、入力初段回路１１０Ａ，１１０Ｂを構成するセルの配置も対称である。つまり、入力初段回路１１０Ａについては、データ端子３１Ａから対称軸Ｃに向かって、アンプ回路１２０Ａ、波形生成回路１３０Ａ及び電圧変換回路１４０Ａがこの順に配置された構成を有し、入力初段回路１１０Ｂについては、データ端子３１Ｂから対称軸Ｃに向かって、アンプ回路１２０Ｂ、波形生成回路１３０Ｂ及び電圧変換回路１４０Ｂがこの順に配置された構成を有している。
このため、グループＡのアンプ回路１２０ＡにおいてはライトデータＤＱが図面の下側から供給され、グループＢのアンプ回路１２０ＢにおいてはライトデータＤＱが図面の上側から供給される。しかしながら、入力配線１２１の長さはグループＡ，Ｂ間において同一であることから、入力配線１２１の信号負荷はグループＡ，Ｂ間において一致する。基準電位ＶＲＥＦを供給する入力配線１２２についても同様である。また、アンプ回路１２０Ａ，１２０Ｂの出力端子ＱＺは、出力配線１２３を介して次段の波形生成回路１３０に接続される。上述の通り、出力端子ＱＺはアンプ回路１２０のＹ方向における中央に配置されていることから、出力配線１２３の長さもグループＡ，Ｂ間において同一となる。これにより、出力配線１２３の信号負荷もグループＡ，Ｂ間において一致する。
図９に示す矢印Ｓは、信号が流れる方向を表している。図９に示す矢印Ｉは、電流が流れる方向を表している。ここで、アンプ回路１２０以外のセル（波形生成回路１３０、電圧変換回路１４０、ディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０）については、グループＡに属するセルの向き（シンボル「Ｆ」が示す方向）と、グループＢに属するセルの向きとが１８０°異なっている。より正確には、これらセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに１８０°異なっている。トランジスタのレイアウトの向きが互いに１８０°異なっていることは、互いのトランジスタが流す電流の向き（矢印Ｉが示す方向）が逆であることを示す。つまり、これらのセルは、グループＡ，Ｂ間においてトランジスタレベルで対称配置されている。
これに対し、図９に示すように、アンプ回路１２０Ａ，１２０Ｂに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。トランジスタのレイアウトの向きが互いに同一であることは、互いのトランジスタが流す電流の向き（矢印Ｉが示す方向）が同一であることを示す。つまり、アンプ回路１２０については、グループＡ，Ｂ間においてトランジスタレベルでシフト配置されている。
以上のレイアウトにより、グループＡ，Ｂ間における信号の流れについては互いに１８０°異なる方向（矢印Ｓが示す方向）となるため、グループＡ，Ｂ間において信号の伝搬距離が等しくなる。さらに、アンプ回路１２０については、グループＡ，Ｂ間において電流の流れる方向（矢印Ｉが示す方向）も同じとなることから、電流方向の違いによる僅かな特性差も生じない。これに対し、波形生成回路１３０及び電圧変換回路１４０については、グループＡ，Ｂ間において電流の流れる方向（矢印Ｉが示す方向）が互いに１８０°異なっている。
ここで、電流方向（矢印Ｉが示す方向）の違いによって特性に差が生じる理由について説明する。
図１０はゲート電極Ｇが１本であるＭＯＳトランジスタの平面図であり、（ａ）と（ｂ）は同じレイアウトを有しているものの、ソースＳとドレインＤの位置が互いに逆である。具体的には、図１０（ａ）では左側がソースＳ、右側がドレインＤであり、したがって当該トランジスタがオンすると電流は左側から右側に流れる。これに対し、図１０（ｂ）では左側がドレインＤ、右側がソースＳであり、したがって当該トランジスタがオンすると電流は右側から左側に流れる。
図１１は、ＭＯＳトランジスタの構造を示す断面図である。図１１（ａ）に示すように、ＭＯＳトランジスタのゲート電極Ｇの両側にはサイドウォール絶縁膜ＳＷが設けられており、サイドウォール絶縁膜ＳＷに対して自己整合的にソースＳ及びドレインＤが形成される。サイドウォール絶縁膜ＳＷはＬＤＤ領域を形成するために必要な絶縁膜である。ソースＳ及びドレインＤは、コンタクトプラグＣＰを介して上層の配線層に接続される。ここで、図１１（ａ）に示すように、サイドウォール絶縁膜ＳＷの膜厚がソース側とドレイン側で一致しており、且つ、コンタクトプラグＣＰの位置がソース側とドレイン側で対称であれば、いずれの拡散層をソース及びドレインとして使用しても特性に変化はない。つまり、電流方向によって特性は変化しない。
これに対し、図１１（ｂ）に示すように、サイドウォール絶縁膜ＳＷの膜厚がソース側とドレイン側とで実質的に相違する場合には、ソースＳの抵抗とドレインＤの抵抗が実質的に相違してしまう。サイドウォール絶縁膜ＳＷの膜厚にこのような差が生じるのは、プロセス条件によるものであり、したがって完全に解消することは難しい。また、図１１（ｃ）に示すように、コンタクトプラグＣＰの位置がソース側とドレイン側で実質的に非対称である場合にも、ソースＳの抵抗とドレインＤの抵抗が実質的に相違してしまう。コンタクトプラグＣＰの位置にこのような差が生じるのもプロセス条件によるものであり、したがって完全に解消することは難しい。このようにソースＳの抵抗とドレインＤの抵抗が異なる場合、いずれの拡散層をソース及びドレインとして使用するかによって特性が変化する。つまり、電流方向によって特性が変化してしまう。
このような問題を解決する方法としては、ゲート電極を２つに分ける方法がある。具体的には、図１２（ａ）に示すようにチャネル幅Ｗを有するゲート電極Ｇを、図１２（ｂ）に示すようにチャネル幅Ｗ／２を有する２つのゲート電極Ｇに分割し、ダブルゲート構造とする方法である。この方法によれば、右から左へ流れる電流と、左から右へ流れる電流が生じることから、電流方向による特性差が相殺される。しかしながら、レイアウト上の制約から、ゲート電極を常に２本に分割できるわけではなく、図１２（ａ）に示すように１本のゲート電極でトランジスタを構成せざるを得ないケースも多々生じる。特に、アンプ回路１２０を構成するトランジスタＴ３〜Ｔ１０については、電流を削減すべくトランジスタサイズを小さく設計する必要があり、このような小さなトランジスタをダブルゲート構造とすると、チャネル幅が狭くなるため逆ナローチャネル効果を引き起こしてしまう。このため、アンプ回路１２０を構成するトランジスタＴ３〜Ｔ１０についてはシングルゲート構造を採らざるを得ないケースが多くなる。或いは、レイアウト上の制約から、図１２（ｃ）に示すようにゲート電極を３本に分割する必要が生じることも考えられる。この場合にはゲート電極の本数が奇数となることから、電流方向による特性差は完全には相殺されない。
これに対し、本実施形態のレイアウトによれば、非常にセンシティブな回路であるアンプ回路１２０については、グループＡ，Ｂのいずれに属していても電流方向（矢印Ｉが示す方向）が同一であることから、ゲート電極の本数にかかわらず、特性を同一とすることが可能となる。しかも、グループＡ，Ｂ間において各セルを対称配置していることから、グループＡ，Ｂにおける信号の流れ（矢印Ｓが示す方向）が対称となり、その結果、グループＡ，Ｂ間における信号の伝搬距離が等しくなる。
図１３は、アンプ回路１２０を構成するトランジスタＴ３〜Ｔ１０のゲート電極を３本に分割した例を示す略平面図である。
図１３に示すように、各トランジスタＴ３〜Ｔ１０のゲート電極を３本に分割すると、各トランジスタＴ３〜Ｔ１０のＹ方向における長さが長くなる。これによってトランジスタＴ３〜Ｔ１０からなるセルのＹ方向における長さが２ａ'（＞２ａ）に拡大されている。この場合であっても、Ｙ方向に延在する入力配線１２１，１２２の長さを２ａ'とし、トランジスタＴ３〜Ｔ１０からなるセルのＹ方向における長さに実質的に一致させれば、いずれの端部からライトデータＤＱ及び基準電位ＶＲＥＦを供給しても配線負荷は変わらない。入力配線１２１，１２２の長さ２ａ'は、アンプ回路１２０のセル枠（不図示）に対して若干の余裕を持ってセルの内側に配置される。隣接のセル枠の配線パターンとの接触を避けるためである。よって、入力配線１２１，１２２の長さは、その入力配線を含むセルの長さに実質的に一致する。
アンプ回路１２０の出力端子ＱＺについても、トランジスタＴ３〜Ｔ１０からなるセルのＹ方向における実質的に中央に配置する。図１３に示す例では、出力端子ＱＺをセルの中央に配置するために第２配線層Ｍ２を用いた出力配線１２３を用いている。これにより、入力配線Ｌ１から出力端子ＱＺのＹ方向における距離はａ'となり、基準配線ＬＲＥＦから出力端子ＱＺのＹ方向における距離もａ'となることから、出力信号ＯＵＴをＹ方向におけるいずれの側に伝送しても配線負荷は変わらない。
図１４は、比較例による入力初段回路１１０のレイアウトを示す略平面図である。尚、アンプ回路１２０を構成するトランジスタＴ１，Ｔ２のレイアウトについては省略されている。
図１４に示す例では、図８に示したレイアウトとは異なり、第２配線層Ｍ２の入力配線１２１，１２２が設けられておらず、また、出力端子ＱＺがトランジスタＴ３〜Ｔ１０からなるセルのＹ方向における中央からずれた位置にオフセット配置されている。具体的には、出力端子ＱＺが波形生成回路１３０の近傍にオフセット配置されており、これにより、出力配線１２３の配線長が短縮されている。
図１５は、Ｙ方向に並ぶ２つのデータ入出力回路３０及びデータ端子３１のレイアウトを説明するための平面図であり、第１の比較例に相当する。
図１５に示す例では、グループＡに属するデータ入出力回路３０Ａ及びデータ端子３１Ａと、グループＢに属するデータ入出力回路３０Ｂ及びデータ端子３１Ｂは、Ｘ方向に延在する対称軸Ｃに対してトランジスタレベルで完全に対称配置されている。つまり、これらセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに１８０°異なっている。
このようなレイアウトによれば、矢印Ｓに示すようにグループＡ，Ｂ間における信号の流れが互いに１８０°異なる方向となるため、グループＡ，Ｂ間において信号の伝搬距離が等しくなる。しかしながら、矢印Ｉに示すようにグループＡ，Ｂ間における電流の流れについても互いに１８０°異なる方向となるため、アンプ回路１２０のように非常にセンシティブなセルにおいては、図１０〜図１２を用いて説明した理由により、電流方向の違いによる僅かな特性差が生じうる。
図１６は、Ｙ方向に並ぶ２つのデータ入出力回路３０及びデータ端子３１のレイアウトを説明するための平面図であり、第２の比較例に相当する。
図１６に示す例では、入力初段回路１１０をグループＡ，Ｂ間においてシフト配置している。つまり、入力初段回路１１０を構成する全てのトランジスタについて、グループＡ，Ｂ間において形状、サイズ及び向きを互いに同一としている。
この場合、矢印Ｉに示すように、入力初段回路１１０に流れる電流の向きがグループＡ，Ｂ間において同一となることから、電流方向の違いによる特性差は生じない。しかしながら、矢印Ｓに示すように、グループＡ，Ｂ間における信号の流れが大きく異なってしまうため、グループＡ，Ｂ間における信号の伝搬距離に大きな差が生じてしまう。これにより、グループＡ，Ｂ間において実質的な特性差が生じる。
これらの比較例に対し、上述した第１の実施形態のレイアウトによれば、グループＡ，Ｂ間における信号の流れについては互いに１８０°異なる方向となり、且つ、センシティブなアンプ回路１２０についてはグループＡ，Ｂ間において電流の流れる方向が同じであることから、グループＡ，Ｂ間における信号の伝搬距離を一致させつつ、電流方向の違いによる僅かな特性差を解消することが可能となる。
次に、本発明の好ましい第２の実施形態について説明する。
図１７は、アンプ回路１２０及び波形生成回路１３０のレイアウトを示す略平面図であり、本発明の第２の実施形態に相当する。尚、アンプ回路１２０を構成するトランジスタＴ１，Ｔ２のレイアウトについては省略されている。
図１７に示すように、本実施形態では、アンプ回路１２０及び波形生成回路１３０を一つの回路ブロックとみなし、これを１８０°回転させても配線負荷が変化しないようレイアウトされている。具体的には、アンプ回路１２０及び波形生成回路１３０からなる回路ブロックのＹ方向における長さを２ｂとした場合、Ｙ方向に延在する入力配線１２１，１２２の長さも２ｂに設計される。これにより、第１の実施形態と同様、入力配線１２１のいずれの端部１２１ａ，１２１ｂからライトデータＤＱを供給することも可能であり、入力配線１２２のいずれの端部１２２ａ，１２２ｂから基準電位ＶＲＥＦを供給することも可能となる。そして、いずれの端部からライトデータＤＱ及び基準電位ＶＲＥＦを供給しても配線負荷は変わらない。
本実施形態においてはアンプ回路１２０の出力端子ＱＺが当該回路ブロックのＹ方向における中央に配置されておらず、波形生成回路１３０側にオフセット配置されている。出力端子ＱＺは、第２配線層Ｍ２に設けられた出力配線１２３を介して、波形生成回路１３０の入力端子１３１に接続される。このようなオフセット配置により、アンプ回路１２０と波形生成回路１３０とを接続する出力配線１２３の配線抵抗が最小限とされている。波形生成回路１３０の出力端子１３２は、第２配線層Ｍ２に設けられた出力配線１３３を介して、当該回路ブロックの出力端子ＯＵＴ１に接続される。出力端子ＯＵＴ１はＹ方向における中央に配置されており、したがって、当該回路ブロックのＹ方向における両端部から出力端子ＯＵＴ１までの距離は、いずれもｂである。これにより、波形生成回路１３０からの出力信号ＯＵＴを第２配線層Ｍ２によって図１７の右側（波形生成回路１３０側）に出力する場合と、図１７の左側（アンプ回路１２０側）に出力する場合とで、配線負荷は同じとなる。
これらにより、図１７に示すセルは、Ｙ方向におけるいずれの側からライトデータＤＱ及び基準電位ＶＲＥＦを供給しても配線負荷が変化せず、且つ、Ｙ方向におけるいずれの側へ出力信号ＯＵＴを取り出しても配線負荷が変化しない。このことは、図１７に示すセルを１８０°回転させても配線負荷が全く変化しないことを意味する。
図１８は、第２の実施形態において、Ｙ方向に並ぶ２つのデータ入出力回路３０及びデータ端子３１のレイアウトを説明するための平面図である。
図１８に示すように、グループＡに属するデータ入出力回路３０Ａ及びデータ端子３１Ａと、グループＢに属するデータ入出力回路３０Ｂ及びデータ端子３１Ｂは、Ｘ方向に延在する対称軸Ｃに対して対称配置されているが、アンプ回路１２０及び波形生成回路１３０についてはこれらを１つの回路ブロックとみなしてシフト配置している。したがって、データ入出力回路３０Ａについては、データ端子３１Ａから対称軸Ｃに向かって、アンプ回路１２０Ａ、波形生成回路１３０Ａ、電圧変換回路１４０Ａ、ディレイ回路１５０Ａ、ラッチ回路１６０Ａ及びバッファ回路１７０Ａがこの順に配置された構成を有し、データ入出力回路３０Ｂについては、データ端子３１Ｂから対称軸Ｃに向かって、波形生成回路１３０Ｂ、アンプ回路１２０Ｂ、電圧変換回路１４０Ｂ、ディレイ回路１５０Ｂ、ラッチ回路１６０Ｂ及びバッファ回路１７０Ｂがこの順に配置された構成を有している。
ここで、アンプ回路１２０及び波形生成回路１３０以外のセル（電圧変換回路１４０、ディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０）については、グループＡに属するセルの向きと、グループＢに属するセルの向きとが１８０°異なっている。より正確には、これらセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに１８０°異なっている。つまり、これらのセルは、グループＡ，Ｂ間においてトランジスタレベルで対称配置されている。
これに対し、図１８に示すように、アンプ回路１２０Ａ，１２０Ｂ及び波形生成回路１３０Ａ，１３０Ｂに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。つまり、アンプ回路１２０及び波形生成回路１３０については、グループＡ，Ｂ間においてトランジスタレベルでシフト配置されている。
以上のレイアウトにより、グループＡ，Ｂ間における信号の流れについては互いに１８０°異なる方向となるため、グループＡ，Ｂ間において信号の伝搬距離が等しくなる。さらに、アンプ回路１２０及び波形生成回路１３０については、グループＡ，Ｂ間において電流の流れる方向も同じとなることから、電流方向の違いによる僅かな特性差も生じない。したがって、本実施形態は、波形生成回路１３０についても電流方向の差に起因する特性差を相殺する必要がある場合に好適なレイアウトである。但し、第１の実施形態と比べて入力配線１２１，１２２の長さがやや長くなる。
次に、本発明の好ましい第３の実施形態について説明する。
図１９は、入力初段回路１１０のレイアウトを示す略平面図であり、本発明の第３の実施形態に相当する。尚、アンプ回路１２０を構成するトランジスタＴ１，Ｔ２のレイアウトについては省略されている。
図１９に示すように、本実施形態では、入力初段回路１１０を一つの回路ブロックとみなし、これを１８０°回転させても配線負荷が変化しないようレイアウトされている。具体的には、アンプ回路１２０、波形生成回路１３０及び電圧変換回路１４０からなる回路ブロックのＹ方向における長さを２ｃとした場合、Ｙ方向に延在する入力配線１２１，１２２の長さも２ｃに設計される。これにより、第１及び第２の実施形態と同様、入力配線１２１のいずれの端部１２１ａ，１２１ｂからライトデータＤＱを供給することも可能であり、入力配線１２２のいずれの端部１２２ａ，１２２ｂから基準電位ＶＲＥＦを供給することも可能となる。そして、いずれの端部からライトデータＤＱ及び基準電位ＶＲＥＦを供給しても配線負荷は変わらない。
本実施形態においてはアンプ回路１２０の出力端子ＱＺや、波形生成回路１３０の出力端子１３２が当該回路ブロックのＹ方向における中央に配置されていない。アンプ回路１２０の出力端子ＱＺについては波形生成回路１３０側にオフセット配置されており、波形生成回路１３０の出力端子１３２については電圧変換回路１４０側にオフセット配置されている。出力端子ＱＺは、第２配線層Ｍ２に設けられた出力配線１２３を介して、波形生成回路１３０の入力端子１３１に接続される。また、出力端子１３２は、第２配線層Ｍ２に設けられた出力配線１３３を介して、電圧変換回路１４０の入力端子１４１に接続される。このようなオフセット配置により、出力配線１２３，１３３の配線抵抗が最小限とされている。
電圧変換回路１４０の出力端子１４２は、第２配線層Ｍ２に設けられた出力配線１４３を介して、当該回路ブロックの出力端子ＯＵＴ１に接続される。出力端子ＯＵＴ１はＹ方向における中央に配置されており、したがって、当該回路ブロックのＹ方向における両端部から出力端子ＯＵＴ１までの距離は、いずれもｃである。これにより、電圧変換回路１４０からの出力信号ＯＵＴを第２配線層Ｍ２によって図１９の右側（電圧変換回路１４０側）に出力する場合と、図１９の左側（アンプ回路１２０側）に出力する場合とで、配線負荷は同じとなる。
これらにより、図１９に示すセルは、Ｙ方向におけるいずれの側からライトデータＤＱ及び基準電位ＶＲＥＦを供給しても配線負荷が変化せず、且つ、Ｙ方向におけるいずれの側へ出力信号ＯＵＴを取り出しても配線負荷が変化しない。このことは、図１９に示すセルを１８０°回転させても配線負荷が全く変化しないことを意味する。
図２０は、第３の実施形態において、Ｙ方向に並ぶ２つのデータ入出力回路３０及びデータ端子３１のレイアウトを説明するための平面図である。
図２０に示すように、グループＡに属するデータ入出力回路３０Ａ及びデータ端子３１Ａと、グループＢに属するデータ入出力回路３０Ｂ及びデータ端子３１Ｂは、Ｘ方向に延在する対称軸Ｃに対して対称配置されているが、入力初段回路１１０についてはこれらを１つの回路ブロックとみなしてシフト配置している。したがって、データ入出力回路３０Ａについては、データ端子３１Ａから対称軸Ｃに向かって、アンプ回路１２０Ａ、波形生成回路１３０Ａ、電圧変換回路１４０Ａ、ディレイ回路１５０Ａ、ラッチ回路１６０Ａ及びバッファ回路１７０Ａがこの順に配置された構成を有し、データ入出力回路３０Ｂについては、データ端子３１Ｂから対称軸Ｃに向かって、電圧変換回路１４０Ｂ、波形生成回路１３０Ｂ、アンプ回路１２０Ｂ、ディレイ回路１５０Ｂ、ラッチ回路１６０Ｂ及びバッファ回路１７０Ｂがこの順に配置された構成を有している。
ここで、入力初段回路１１０以外のセル（ディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０）については、グループＡに属するセルの向きと、グループＢに属するセルの向きとが１８０°異なっている。より正確には、これらセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに１８０°異なっている。つまり、これらのセルは、グループＡ，Ｂ間においてトランジスタレベルで対称配置されている。
これに対し、図２０に示すように、入力初段回路１１０Ａ，１１０Ｂに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。つまり、入力初段回路１１０Ａ，１１０Ｂについては、グループＡ，Ｂ間においてトランジスタレベルでシフト配置されている。
以上のレイアウトにより、グループＡ，Ｂ間における信号の流れについては互いに１８０°異なる方向となるため、グループＡ，Ｂ間において信号の伝搬距離が等しくなる。さらに、入力初段回路１１０については、グループＡ，Ｂ間において電流の流れる方向も同じとなることから、電流方向の違いによる僅かな特性差も生じない。したがって、本実施形態は、波形生成回路１３０及び電圧変換回路１４０についても電流方向の差に起因する特性差を相殺する必要がある場合に好適なレイアウトである。但し、第２の実施形態と比べて入力配線１２１，１２２の長さがやや長くなる。
次に、本発明の好ましい第４の実施形態について説明する。
図２１は、アンプ回路１２０を構成するトランジスタＴ３〜Ｔ１０のレイアウトを示す略平面図であり、本発明の第４の実施形態に相当する。
図２１に示すように、本実施形態では、Ｘ方向に延在する入力配線Ｌ１及び基準配線ＬＲＥＦがアンプ回路１２０のＹ方向における端部に配置されているのではなく、Ｙ方向おける略中央部に配置されている点において、図８に示した第１の実施形態と相違している。これに関連して、Ｙ方向に延在する入力配線１２１，１２２の長さも短縮されている。具体的には、入力配線１２１，１２２のＹ方向における長さは、入力配線Ｌ１及び基準配線ＬＲＥＦのＹ方向における距離と一致している。これにより、第１〜第３の実施形態と同様、入力配線１２１のいずれの端部１２１ａ，１２１ｂからライトデータＤＱを供給することも可能であり、入力配線１２２のいずれの端部１２２ａ，１２２ｂから基準電位ＶＲＥＦを供給することも可能となる。そして、いずれの端部からライトデータＤＱ及び基準電位ＶＲＥＦを供給しても配線負荷は変わらない。しかも、入力配線１２１，１２２の長さが短いことから、配線抵抗もより低くなる。
また、アンプ回路１２０の出力端子ＱＺは、出力配線１２３を介してトランジスタＴ３〜Ｔ１０からなるセルのＹ方向における中央に配置されている。つまり、セルのＹ方向における両端部から出力端子ＱＺのＹ方向における距離はいずれもｄである。このように、出力端子ＱＺがＹ方向における中央に配置されていることから、アンプ回路１２０からの出力信号ＯＵＴを第２配線層Ｍ２によって図２１の右側（入力配線Ｌ１側）に出力する場合と、図２１の左側（基準配線ＬＲＥＦ側）に出力する場合とで、配線負荷は同じとなる。
図２２は、第４の実施形態において、Ｙ方向に並ぶ２つのデータ入出力回路３０及びデータ端子３１のレイアウトを説明するための平面図である。
図２２に示すレイアウトは基本的に図９に示したレイアウトと同様であり、グループＡ，Ｂとも、データ端子３１から対称軸Ｃに向かって、アンプ回路１２０、波形生成回路１３０、電圧変換回路１４０、ディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０がこの順に配置されている。そして、アンプ回路１２０以外のセル（波形生成回路１３０、電圧変換回路１４０、ディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０）については、グループＡに属するセルの向きと、グループＢに属するセルの向きとが１８０°異なっているのに対し、アンプ回路１２０Ａ，１２０Ｂに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。つまり、アンプ回路１２０については、グループＡ，Ｂ間においてトランジスタレベルでシフト配置されている。
以上のレイアウトにより、第１の実施形態と同じ効果を得ることができるとともに、入力配線１２１，１２２の短縮により配線負荷を低減することも可能となる。
次に、本発明の好ましい第５の実施形態について説明する。第５の実施形態は、本発明をアドレス入力回路２３に適用するものである。
図２３は、アドレス入力回路２３の回路図である。
図２３に示すように、アドレス入力回路２３は、図４に示したデータ入力回路１００と同じ回路構成を有している。つまり、入力初段回路１１０とその後段に接続されたディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０によって構成され、入力初段回路１１０は、アンプ回路１２０、波形生成回路１３０及び電圧変換回路１４０によって構成される。かかる構成により、アドレス入力回路２３に入力されたアドレス信号ＡＤＤは、アドレス入力回路２３を介してアドレスバスＡＢＸに供給される。
図２４は、アドレス端子２１及びアドレス入力回路２３のレイアウトを説明するための模式的な平面図である。
図２４に示すように、アドレス端子２１はグループＡ，Ｂに分かれて２列に配置されており、アドレス入力回路２３はこれら２列のアドレス端子２１に挟まれるように配置されている。グループＡとグループＢはＸ方向に延在する対称軸Ｃを介して対称配置されている。これにより、グループＡにおいてはアドレス端子２１からアドレスバスＡＢＸへの信号の流れが図面の上方向となり、グループＢにおいてはアドレス端子２１からアドレスバスＡＢＸへの信号の流れが図面の下方向となる。アドレスバスＡＢＸの近傍には、クロック系の信号が供給される信号配線ＳＬがＸ方向に延在して設けられている。
図２５は、アドレス入力回路２３を構成する各セルの配列の一例を示すブロック図である。
図２５に示す例では、入力初段回路１１０内の配列は図２４に示したグループＡ，Ｂに共通である。したがって、アドレス端子２１から対称軸Ｃへ向かって、アンプ回路１２０、波形生成回路１３０及び電圧変換回路１４０がこの順にレイアウトされる。これは、上述した第１及び第４の実施形態と同様のレイアウトである。したがって、各セルはグループＡ，Ｂにおいて対称に配置されているが、アンプ回路１２０を構成する複数のトランジスタのみシフト配置されている。或いは、上述した第２及び第３の実施形態のように、入力初段回路１１０に含まれる２以上のセルを１つの回路ブロックとし、これをグループＡ，Ｂ間においてトランジスタレベルでシフト配置しても構わない。
このように、本発明の適用範囲は、データ入出力回路３０に限定されるものではなく、アドレス入力回路２３にも適用することができる。また、本実施形態では、本発明をアドレス入力回路２３に適用した例を示したが、コマンド入力回路２４に適用することも可能である。さらには、アドレス信号ＡＤＤやコマンド信号ＣＭＤ以外の信号（クロック信号など）の入力回路に適用することも可能である。
次に、本発明の好ましい第６の実施形態について説明する。第６の実施形態は、２列に配列されたデータ端子３１がチップの端部に設けられている例である。
図２６は、本実施形態による半導体装置１０ａのレイアウトを示す模式的な平面図であり、一部を拡大して示している。
図２６に示すように、本実施形態においてはＸ方向に延在するチップの辺ｘ１，ｘ２に沿って複数の端子Ｐが配列されている。端子Ｐは、アドレス端子２１、コマンド端子２２、データ端子３１などの端子である。したがって、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３などの内部回路は、チップの辺ｘ１に沿って配列された端子列Ｐ１と、チップの辺ｘ２に沿って配列された端子列Ｐ２との間にレイアウトされる。
本例では、端子列Ｐ１には主にデータ端子３１が配列され、端子列Ｐ２には主にアドレス端子２１が配列される。したがって、ライトデータＤＱについてはデータ端子３１を介して図面の上方向に流れるのに対し、アドレス信号ＡＤＤについてはアドレス端子２１を介して図面の下方向に流れる。このように、本発明は、１８０°異なる方向に流れる信号が同種の信号であることは必須でなく、ライトデータＤＱとアドレス信号ＡＤＤのように異種の信号であっても構わない。
次に、本発明の好ましい第７の実施形態について説明する。第７の実施形態は、入力初段回路が差動アンプを含んでいない例である。
図２７は、本実施形態による入力初段回路１１０ａの回路図である。
図２７に示すように、本実施形態による入力初段回路１１０ａは、インバータ１２０ａ、波形生成回路１３０及び電圧変換回路１４０が直列接続された構成を有している。波形生成回路１３０及び電圧変換回路１４０は、いずれも２段のインバータによって構成されている。このように、本実施形態による入力初段回路１１０ａは、差動アンプを備えていない。
図２８は、入力初段回路１１０ａを構成するトランジスタのレイアウトを示す略平面図である。
図２８に示すように、インバータ１２０ａの入力端子ＩＮ１と出力端子ＯＵＴ１は、いずれもインバータ１２０ａのＹ方向における中央に配置されている。つまり、入力端子ＩＮ１と出力端子ＯＵＴ１のＹ座標は一致しており、インバータ１２０ａのＹ方向における両端部までの距離はいずれもｅである。これにより、入力端子ＩＮ１に接続される入力配線や、出力端子ＯＵＴ１に接続される出力配線をＹ方向におけるいずれの側に配置しても、配線負荷は変わらない。このため、インバータ１２０ａを１８０°回転させたレイアウトを用いても配線負荷が変化しないことから、上記各実施形態と同様の効果を得ることが可能となる。
図２９は、第７の実施形態において、Ｙ方向に並ぶ２つのデータ入出力回路３０及びデータ端子３１のレイアウトを説明するための平面図である。
図２９に示すレイアウトは基本的に図９に示したレイアウトと同様であり、グループＡ，Ｂとも、データ端子３１から対称軸Ｃに向かって、インバータ１２０ａ、波形生成回路１３０、電圧変換回路１４０、ディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０がこの順に配置されている。そして、インバータ１２０ａ以外のセル（波形生成回路１３０、電圧変換回路１４０、ディレイ回路１５０、ラッチ回路１６０及びバッファ回路１７０）については、グループＡに属するセルの向きと、グループＢに属するセルの向きとが１８０°異なっているのに対し、インバータ１２０ａＡ，１２０ａＢに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。つまり、インバータ１２０ａについては、グループＡ，Ｂ間においてトランジスタレベルでシフト配置されている。以上のレイアウトにより、第１の実施形態と同じ効果を得ることが可能となる。
次に、本発明の好ましい第８の実施形態について説明する。第８の実施形態は、本発明を入力初段回路とは異なる回路に適用した例である。
図３０は、本実施形態による内部電源発生回路３００の回路図である。
図３０に示すように、内部電源発生回路３００は、アンプ回路３１０とドライバ回路３２０によって構成される。アンプ回路３１０はカレントミラーアンプ構造を有しており、トランジスタＴ１１〜Ｔ１５を備える。トランジスタＴ１１はＮチャンネル型ＭＯＳトランジスタであり、アンプ回路３１０に動作電流を供給するためのスイッチである。トランジスタＴ１２，Ｔ１４はＰチャンネル型ＭＯＳトランジスタであり、カレントミラー回路を構成する。トランジスタＴ１３，Ｔ１５はＮチャンネル型ＭＯＳトランジスタであり、それぞれのゲート電極には基準電圧ＶＲＥＦ及び内部電位ＶＩＮＴが供給される。
ドライバ回路３２０は、電源電位ＶＤＤと内部電源配線ＶＬとの間に接続されたＰチャンネル型ＭＯＳトランジスタＴ１６からなり、そのゲート電極はトランジスタＴ１４，Ｔ１５の接続点に接続されている。かかる構成により、内部電位ＶＩＮＴの電位が基準電圧ＶＲＥＦと一致するよう、ドライバ回路３２０が制御される。
図３１は、内部電源発生回路３００を構成するトランジスタＴ１１〜Ｔ１６のレイアウトを示す略平面図である。このうち、トランジスタＴ１１〜Ｔ１５からなる回路ブロックはセンシティブな回路である。
図３１に示すように、アンプ回路３１０のＹ方向における一方の端部（右側）には、内部電源配線ＶＬがＸ方向に延在し、アンプ回路３１０のＹ方向における他方の端部（左側）には、基準配線ＬＲＥＦがＸ方向に延在している。したがって、アンプ回路３１０のＹ方向における長さ２ｆは、内部電源配線ＶＬと基準配線ＬＲＥＦとの距離に一致する。また、第１の実施形態と同様、入力配線１２１，１２２がいずれもＹ方向に延在しており、その長さは２ｆである。これにより、入力配線１２１に対しては、一方の端部１２１ａからも他方の端部１２１ｂからも内部電位ＶＩＮＴを供給することができる。同様に、入力配線１２２に対しては、一方の端部１２２ａからも他方の端部１２２ｂからも基準電位ＶＲＥＦを供給することができる。そして、いずれの端部から内部電位ＶＩＮＴ及び基準電位ＶＲＥＦを供給しても配線負荷は変わらない。
また、アンプ回路３１０の出力端子ＱＺは、セルのＹ方向における中央に配置されている。つまり、内部電源配線ＶＬから出力端子ＱＺのＹ方向における距離はｆであり、基準配線ＬＲＥＦから出力端子ＱＺのＹ方向における距離もｆである。出力端子ＱＺは、コンタクト導体を介して第２配線層Ｍ２に引き出され、出力配線１２３を介してドライバ回路３２０に接続されている。このように、出力端子ＱＺがＹ方向における中央に配置されていることから、アンプ回路３１０とドライバ回路３２０の位置が逆であっても、配線負荷は同じとなる。
アンプ回路３１０とドライバ回路３２０の位置を逆にするのは、レイアウト上の問題による。つまり、ドライバ回路３２０を構成するトランジスタＴ１６のソース側は低抵抗である必要があるため、電源電位ＶＤＤが供給される電源幹線の近傍に配置する必要がある。例えば、図３２に示すように、電源端子４１に接続されＹ方向に延在する電源幹線ＶＤＤＹと、電源幹線ＶＤＤＹから分岐しＸ方向に延在する電源幹線ＶＤＤＸが設けられ、電源幹線ＶＤＤＸの近傍にドライバ回路３２０が位置するよう、２個の内部電源発生回路３００をレイアウトする場合、これら２個の内部電源発生回路３００は対称軸Ｃを介して軸Ｄ上で対称配置される。
この場合、図３２に示すようにセルの配置は対称としつつ、アンプ回路３１０を構成する複数のトランジスタをシフト配置すれば、アンプ回路３１０内において電流の流れる方向が一致することから、電流方向に違いによる特性差は生じない。
このように、本発明は、入力初段回路とは異なる回路に適用することも可能である。第８の実施形態においては、本発明を内部電源発生回路３００に適用した例を示したが、他の回路にも適用可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
本願の技術思想は、データ回路、アドレス回路、コマンド回路、及び内部電源生成回路以外にも様々な機能セルを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０，１０ａ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ アドレス入力回路
２４ コマンド入力回路
３０ データ入出力回路
３１ データ端子
４０ 電源回路
４１，４２ 電源端子
１００ データ入力回路
１１０ 入力初段回路
１２０ アンプ回路
１２０ａ インバータ
１２１，１２２ 入力配線
１２３ 出力配線
１３０ 波形生成回路
１３１ 入力端子
１３２ 出力端子
１３３ 出力配線
１４０ 電圧変換回路
１４１ 入力端子
１４２ 出力端子
１４３ 出力配線
１５０ ディレイ回路
１６０ ラッチ回路
１７０ バッファ回路
２００ データ出力回路
２１０ 出力制御回路
２２０ 出力バッファ回路
３００ 内部電源発生回路
３１０ アンプ回路
３２０ ドライバ回路
Ａ，Ｂ グループ
Ｃ 対称軸
Ｃ１，Ｃ２ セル
Ｄ 軸
ＩＮ１，ＩＮ２ 入力端子
Ｌ１，Ｌ２ 入力配線
Ｌ３，Ｌ４ 出力配線
ＬＲＥＦ 基準配線
Ｎ１，Ｎ２ 出力ノード
ＯＵＴ１，ＯＵＴ２ 出力端子
ＰＴ１，ＰＴ２ 入力ポート
ＱＺ 出力端子
Ｔ１〜Ｔ１６ トランジスタ

Claims (20)

  1. それぞれ外部との接続点である第１及び第２のポートと、
    前記第１及び第２のポートにそれぞれ対応して設けられ、前記第１及び第２のポートの間に互いに対称に配置される第１及び第２の回路と、
    前記第１及び第２の回路からの出力信号がそれぞれ供給され、前記第１及び第２のポートの間に互いに対称に配置される第１及び第２のノードと、を備え、
    前記第１の回路は、それぞれ第１及び第２の信号を生成する第１及び第２のトランジスタを含み、
    前記第２の回路は、それぞれ第３及び第４の信号を生成する第３及び第４のトランジスタを含み、
    前記第１及び第２の信号が流れる向きと前記第３及び第４の信号が流れる向きは、前記第１及び第２のポートが配置される第１の軸に沿って、それぞれ互いに対称であり、
    前記第１及び第３のトランジスタは、前記第１の軸に沿って、互いに対称にそれぞれ電流を流し、
    前記第２及び第４のトランジスタは、前記第１の軸に沿って、互いに同一方向にそれぞれ電流を流す、
    ことを特徴とする半導体装置。
  2. 前記第１の回路は、前記第２のトランジスタを含む第１のセルを含み、
    前記第２の回路は、前記第４のトランジスタを含む第２のセルを含み、
    前記第１及び第２のセルのそれぞれは、後段のセルへそれぞれ対応する前記第２および第４の信号を供給する出力端子を含み、
    前記出力端子は、前記第１の軸に沿ったそのセル長の１／２の位置に配置される、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の回路は、前記第２のトランジスタを含む第１のセルを含み、
    前記第２の回路は、前記第４のトランジスタを含む第２のセルを含み、
    前記第１及び第２のセルのそれぞれは、入力端子と、前記入力端子に接続され、前記第１の軸に沿ったそのセル長に対応する配線パターンとを有する、ことを特徴とする請求項１に記載の半導体装置。
  4. 前記入力端子は、それぞれ対応する前記第２及び第４のトランジスタのゲート電極に接続される、ことを特徴とする請求項３に記載の半導体装置。
  5. 前記入力端子は、前記第１の軸に沿ったそのセルの両端の少なくともいずれか一方に配置される、ことを特徴とする請求項３または４に記載の半導体装置。
  6. 前記入力端子は、前記第１の軸に沿ったそのセル長の１／２の位置に配置される、ことを特徴とする請求項３または４に記載の半導体装置。
  7. 前記第２及び第４のトランジスタのそれぞれは、差動アンプに含まれるトランジスタである、ことを特徴とする請求項１に記載の半導体装置。
  8. 前記第１及び第３のトランジスタは、それぞれ対応する前記第１及び第２のノードに接続される、ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の回路は、更に、第５の信号を生成する第５のトランジスタを含み、
    前記第２の回路は、更に、第６の信号を生成する第６のトランジスタを含み、
    前記第５及び第６のトランジスタは、前記第１の軸に沿って、互いに同一方向にそれぞれ電流を流し、
    前記第５及び第６のトランジスタのそれぞれは、対応する前記差動アンプから出力される信号が供給されるサブ回路に含まれるトランジスタであり、
    前記第１及び第３のトランジスタは、それぞれ対応する前記第１及び第２のノードに接続され、それぞれ対応する前記サブ回路から出力される信号が供給される、ことを特徴とする請求項７に記載の半導体装置。
  10. 前記第２及び第４のトランジスタのそれぞれは、カレントミラーアンプに含まれるトランジスタである、ことを特徴とする請求項１に記載の半導体装置。
  11. 前記第１及び第３のトランジスタは、それぞれ対応する前記第１及び第２のノードに接続される、ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１及び第２の回路は、データ回路、アドレス回路、コマンド回路、及び内部電源生成回路の少なくとも一つに関連する回路である、ことを特徴とする請求項１または７に記載の半導体装置。
  13. それぞれが、前記第１のポート、前記第１の回路、及び前記第１のノードをセットとし、前記第１の軸と直交する方向にそのセットが複数配置される複数の第１のセットと、
    それぞれが、前記第２のポート、前記第２の回路、及び前記第２のノードをセットとし、前記第１の軸と直交する方向にそのセットが複数配置される複数の第２のセットと、を含む、ことを特徴とする請求項１に記載の半導体装置。
  14. 更に、複数のメモリセル領域を備え、
    前記複数のメモリセル領域は、前記第１及び第２のポート、前記第１及び第２の回路、及び第１及び第２のノードを、挟むように配置される、ことを特徴とする請求項１または１３に記載の半導体装置。
  15. 更に、メモリセル領域を備え、
    前記第１のポート、前記第１の回路、及び第１のノードは、第１の領域に配置され、
    前記第２のポート、前記第２の回路、及び第２のノードは、第２の領域に配置され、
    前記メモリセル領域は、前記第１及び第２の領域に挟まれるように配置される、ことを特徴とする請求項１または１３に記載の半導体装置。
  16. 所定の軸上に配置された第１及び第２の入力ポートと、
    前記所定の軸上に配置され、それぞれ複数のトランジスタを含む第１及び第２のセルと、
    第３及び第４のセルと、を備え、
    前記第１のセルは、第１の入力配線を介して前記第１の入力ポートに接続された第１の入力端子と、第１の出力配線を介して前記第３のセルに接続された第１の出力端子と、をさらに含み、
    前記第２のセルは、第２の入力配線を介して前記第２の入力ポートに接続された第２の入力端子と、第２の出力配線を介して前記第４のセルに接続された第２の出力端子と、をさらに含み、
    前記第１のセルに含まれる複数のトランジスタのレイアウトと、前記第２のセルに含まれる複数のトランジスタのレイアウトは、形状、サイズ及び向きが互いに同一であり、
    前記第１及び第２の入力配線の配線負荷は互いに等しく、
    前記第１及び第２の出力配線の配線負荷は互いに等しい、ことを特徴とする半導体装置。
  17. 前記第３及び第４のセルは前記所定の軸上に配置され、
    前記第３のセルに含まれる複数のトランジスタのレイアウトと、前記第４のセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに１８０°異なっている、ことを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１の入力端子及び前記第１の出力端子の少なくとも一方は、前記第１のセルの前記所定の軸方向における中央部に配置され、
    前記第２の入力端子及び前記第２の出力端子の少なくとも一方は、前記第２のセルの前記所定の軸方向における中央部に配置される、ことを特徴とする請求項１６又は１７に記載の半導体装置。
  19. 前記第１の入力配線及び前記第１の出力配線の少なくとも一方は、前記第１のセルの前記所定の軸方向における一端から他端に亘って延在し、
    前記第２の入力配線及び前記第２の出力配線の少なくとも一方は、前記第２のセルの前記所定の軸方向における一端から他端に亘って延在する、ことを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体装置。
  20. 前記第１及び第２の入力ポートは、外部から信号が供給される外部端子である、ことを特徴とする請求項１６乃至１９のいずれか一項に記載の半導体装置。
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