CN103578530A

CN103578530A - 一种支持列选功能的亚阈值存储单元

Info

Publication number: CN103578530A
Application number: CN201310494137.2A
Authority: CN
Inventors: 温亮; 李毅; 曾晓洋
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2013-10-21
Filing date: 2013-10-21
Publication date: 2014-02-12

Abstract

本发明属于集成电路存储器技术领域，具体为一种支持列选功能的亚阈值存储单元。该存储单元包括一交叉耦合反相器，一个由局部写字线控制的写晶体管，一个供电受列选字线控制的列选择反相器，及一个由读字线控制的读晶体管。当存储阵列进行写操作时，只有行字线和列选字线共同选中的存储单元的局部写字线有效，数据通过写晶体管写入存储单元，同一行、列的半选择存储单元保持原来的数据；当存储阵列进行读操作时，选中的存储单元读字线有效，数据保持反馈环被切断，单元存储的数据通过读晶体管读出到位线上。本发明具有较高的读、写噪声容限，能够在亚阈值电压下工作，并且支持位列选功能，结合单位的纠错码技术，可以有效的抵抗软错误。

Description

一种支持列选功能的亚阈值存储单元

技术领域

本发明属于集成电路存储器技术领域，具体涉及一种寄存器文件(Register File)及静态随机存储器(Static Random Access Memory, SRAM)单元。

背景技术

超低功耗的memory在最近十几年得到快速的发展，尤其是移动芯片、便携式器件、生物芯片及无线传感器等低功耗电子产品的爆炸式增长，使得超低功耗的memory受到更为广泛的关注。

超低功耗的memory通常工作在低压环境下，甚至亚阈值电压领域。传统的6管(6 Transistors, 6T)SRAM，由于其存储单元内部读、写约束的存在，使得它很难在低于0.7伏的电压下工作，即使采用先进的读、写辅助电路，也不能将其最小工作电压降至亚阈值电压。而且，随着工艺技术的进步，工艺偏差和器件参数的不匹配越来越严重，这使得6T SRAM的最小工作电压进一步降级。

因此，设计者们更为偏向采用先进的存储单元结构来进行超低功耗的memory设计。例如，作者L. Chang于2005年在会议“Symposium on VLSI Technology”中发表“Stable SRAM Cell Design for the 32nm Node and Beyond”，文中提出了一种单端的8T存储单元结构，采用读、写分开的策略，具有较高的噪声容限及较低的可工作电压。这些特性使得它在超深亚微米级的高性能memory设计中受到设计者们的一致青睐，并且逐渐呈现代替6T SRAM的趋势。作者K. Takeda于2006年在杂志JSSC(IEEE Journal of Solid-State Circuits)中发表“A read-static-noise-margin-free SRAM cell for low-VDD and high-speed applications”，文中提出了一种单端的7T存储单元结构，采用隔离管的方式来提高单元的读、写稳定性，这使得它能在小于0.5伏以下的电源电压下工作。作者B. Zhai于2007年在会议ISSCC(International Solid-State Circuits Conference)中发表“A sub-200 mV 6T SRAM in 0.13-mm CMOS”，提出一种单端6T存储单元，通过读、写帮助电路，它的最小工作电压能降至200mV。作者J. Kulkarni于2007在杂志JSSC中发表“A 160-mV robust Schmitt trigger based subthreshold SRAM”，提出一种差分的10T存储单元，采用斯密特触发器的结构形式，具有较高的噪声容限，最小工作电压能够降至160毫伏。同样，还有2010年M.-H. Tu在Transaction on Circuits and System I: Regular Papers发表的“Single-ended subthreshold SRAM with asymmetrical write/read-assist”一文中提出的单端8T存储单元；2011年J.-J. Wu在JSSC发表的“A large sVTH/VDD tolerant zigzag 8T SRAM with area-efficient decoupled differential sensing and fast write-back scheme”一文中提出的差分8T存储单元；2012年M.-H. Tu在JSSC发表的“A single-ended disturb-free 9T subthreshold SRAM with cross-point data-aware write wordline structure, negative bitline, and adaptive read operation timing tracing”中提出的单端9T存储单元，及2012年C.-H. Lo在JSSC发表的“P–P–N-based 10T SRAM cell for low-leakage and resilient subthreshold operation”中提出的差分10T存储单元等等。

这些提出的新型存储结构无一例外的都具有很高的噪声容限，并且能在超低电压下工作，甚至有些能在超亚阈值电压下工作。但是，它们的共同弱点是存储阵列不支持列选功能，或者是说它们采用列选结构时存在半选择破坏。存储阵列的列选功能可以有效的提高存储器面积的有效性，并且结合单位的纠错码(Error Correction Coding, ECC)技术能够有效的抵抗低压环境下极易发生的软错误(Soft Error)现象。因此，目前急需一种能够支持列选功能的亚阈值存储单元。

发明内容

本发明的目的在于提供一种能够支持列选功能的亚阈值存储单元。

本发明提供能够支持列选功能的亚阈值存储单元，包括：

一对交叉耦合的反相器(第一反相器1和第二反相器2)构成存储单元的存储核心；其中，第一反相器1的上拉部分为一个PMOS管，而下拉部分则为两个堆叠的NMOS管；上拉PMOS管和下拉部分两个堆叠管的中第一NMOS管的栅极与反相器的输入相连，它们的源极分别与电源和地相连，漏极则分别与反相器的输出和下拉部分两个堆叠管中的第二个NMOS管的源极相连；下拉部分两个堆叠管中的第二NMOS管(即环切断管)的漏极与反相器的输出相连，栅极则与列写字线的互补信号相连；第二反相器2则为一个普通的反相器，但是它的输入与第一反相器1的输出相连，输出则与第一反相器1的输入相连；第一反相器1的输入和输出(或第二反相器2的输出和输入)为两个存储结点；

一个写晶体管和一个列选反相器构成的存储单元的写电路；其中，写晶体管的源极与第一反相器1的输出相连，漏极与位线相连，而栅极则与列选反相器的输出相接；列选反相器为一个普通的反相器结构，由一个PMOS管与一个NMOS管构成，它的PMOS管的供电电源与列写字线相接，输入与行写字线相连，输出则与写晶体管栅极相连；

一个读晶体管与第二反相器2的下拉管构成的存储单元的读电路；其中，读晶体管的源极与第二反相器2的输出相连，漏极与位线相连，栅极则由读字线控制。

本发明的亚阈值存储单元，当存储阵列进行写操作时，由于列选择反相器的存在，只有行字线和列选字线共同选中的存储单元的局部写字线有效，并且相应选中单元的交叉耦合反馈环被切断，数据通过写晶体管写入存储单元，而同一行、列的半选择存储单元则保持原来的数据。当存储阵列进行读操作时，相应选中的存储单元读字线有效，数据保持反馈环被切断，单元存储的数据通过读晶体管读出到位线上。本发明具有较高的读、写噪声容限，能够在亚阈值电压下工作，并且支持位列选功能，结合单位的纠错码技术，可以有效的抵抗软错误。

附图说明

图1是本发明的电路结构示意图。

图2是本发明数据保持时的电路操作示意图。

图3是本发明写操作时的电路操作示意图。

图4是本发明读操作时的电路操作示意图。

图5是本发明采用列选结构时的电路操作示意图。

具体实施方式

本发明为一种支持列选功能的亚阈值存储单元，以下通过实例进一步阐述本发明。

图1所示为本发明实现的9T亚阈值存储单元的电路结构。PMOS管M2，NMOS管M4及M7构成反相器1，PMOS管M3和NMOS管M5构成反相器2，反相器1和反相器2首尾相连，交叉耦合，构成存储单元的存储核心，结点Q和QB分别为两个数据存储结点。其中，反相器1的NMOS管M7的栅极由列选信号的反信号线(CLB)所控制。NMOS管M6为写晶体管，其源极与存储结点Q相连，漏极与位线(BL)相接，而栅极则由局部写字线(LWL)所控制。PMOS管M0与NMOS管M1构成列选反相器，反相器的输入由写字线(WL)控制，输出则为局部写字线，用来控制写晶体管，而反相器的供电电源(即M0的源端)则由列选信号线(CL)所提供。NMOS管M8为读晶体管，其源极与存储结点QB相连，漏极与位线相接，栅极则由读字线(RWL)控制。

图2表示本发明的存储单元静止状态时(非工作模式)的电路操作。存储单元处于静止模式时，写字线WL为高，读字线RWL为低，列选信号CL为“0”，其反信号CLB为“1”，而位线BL则预充至高电平。由于WL为高，晶体管M0关断，而M1开启中，所以局部写字线LWL下拉为“0”，晶体管M6关断，存储单元的写路径处于关断状态。读字线RWL为“0”，则晶体管M8关断，存储单元的读路径同样也处于关断状态。而CLB为高，使得M7处于开启状态，保证了交叉耦合的反馈环进行数据保持。

图3表示本发明的存储单元写模式下的电路操作。存储单元进行写操作时，写字线WL下拉为低，读字线RWL处于低电平，列选信号CL预充为“1”，其反信号CLB为下拉为“0”，而位线BL则为写入的数据(0或1)。由于WL为低，CL为高，则M0开启，LWL预充为1，M6开启。若此时单元执行写“0”操作，则M6将存储结点Q下拉为“0”，由于NMOS管的下拉能力大于PMOS管，所以存储单元能顺利写“0”。若此时存储单元执行写“1”操作，则M6将存储结点Q预充为“1”，由于此时M7被关断(CLB为低)，存储结点Q的下拉网络被截断，所以存储单元也能顺利进行写“1”。

图4表示本发明的存储单元读模式下的电路操作。存储单元进行读操作时，写字线WL为高，读字线RWL预充为高电平，列选信号CL预充为“1”，其反信号CLB为下拉为“0”，而位线BL则预充为“1”。RWL为高使得晶体管M8开启，若此时存储单元执行读“0”操作，则存储结点QB为“1”，位线上的电平保持不变，存储数据的反信号输送至位线上。若此时存储单元执行读“1”操作，则位线通过M8、M5进行放电，同样存储数据的反信号输送至位线上。由于整个读“1”过程中，M7处于判断状态(CLB为低)，数据反馈环被切断，所以，即使读操作中存储结点QB达到一个很高的电平，也无法破坏存储结点Q的数据值，从而避免了读操作中的数据破坏，有效提高了存储单元的读操作稳定性。

图5表示本发明的存储单元支持列选结构的电路操作。此图以2行、2列的阵列进行示例说明。假设数据要写入的单元为1X1(第1行第1列)的那个单元，则写字线WL<0>为低，而WL<1>为高；CL<0>为高，则CL<1>为低；CLB<0>为低，则CLB<1>为高。由于WL<0>为低，而CL<0>为高，而1X1单元的局部写字线开启，数据通过存储单元的写晶体管从位线BL<0>写入。对于1X2(第1行第2列)的单元，虽然它的列选反相器的M0管处于开启状态，但由于CL<1>为低，所以它的局部写字线为“0”，写晶体管处于关断状态。对于2X1(第2行第1列)的单元，虽然它的列选信号为高，但由于WL<0>为低，所以它的局部写字线为“0”，写操作同样也无法进行，但由于其CLB信号为低，则数据反馈环被切断，虽然如此，由于CLB的脉冲宽度有限，所以无法影响存储的数据。而对于2X2(第2行第2列)的单元，它的WL信号为高，而CL信号为低，局部写字线保持原来的“0”状态，同样无法进行写操作。在整个列选结构的存储阵列中，半选择的存储单元都未受到选择单元的影响，消除了传统单元中的半选择破坏。

Claims

1. 一种支持列选功能的亚阈值存储单元，其特征在于包括：

一对交叉耦合的第一反相器和第二反相器构成存储单元的存储核心；其中，第一反相器的上拉部分为一个PMOS管，下拉部分为两个堆叠的NMOS管；上拉PMOS管和下拉部分两个堆叠管的中第一NMOS管的栅极与反相器的输入相连，它们的源极分别与电源和地相连，漏极分别与反相器的输出和下拉部分两个堆叠管中的第二个NMOS管的源极相连；下拉部分两个堆叠管中的第二NMOS管的漏极与反相器的输出相连，栅极与列写字线的互补信号相连；第二反相器的输入与第一反相器的输出相连，第二反相器的输出与第一反相器的输入相连；第一反相器的输入和输出，或第二反相器2的输出和输入，为两个存储结点；

一个写晶体管和一个列选反相器构成的存储单元的写电路；其中，写晶体管的源极与第一反相器的输出相连，漏极与位线相连，而栅极则与列选反相器的输出相接；列选反相器由一个PMOS管与一个NMOS管构成，其中的PMOS管的供电电源与列写字线相接，输入与行写字线相连，输出则与写晶体管栅极相连；

一个读晶体管与第二反相器的下拉管构成的存储单元的读电路；其中，读晶体管的源极与第二反相器的输出相连，漏极与位线相连，栅极则由读字线控制。

2. 根据权利要求1所述的亚阈值存储单元，其特征在于：当存储单元进行写操作时，交叉耦合的反馈环被切断，数据通过写晶体管顺利写入存储单元。

3. 根据权利要求1所述的亚阈值存储单元，其特征在于：当存储单元进行读操作时，交叉耦合的反馈环同样被切断，数据通过读晶体管顺利输出到位线。

4. 根据权利要求1所述的亚阈值存储单元，其特征在于：由它构成的存储阵列完全支持列选择功能，消除半选择破坏。