CN113539325A - 存储器及其升压电路 - Google Patents

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CN113539325A CN202110927743.3A CN202110927743A CN113539325A CN 113539325 A CN113539325 A CN 113539325A CN 202110927743 A CN202110927743 A CN 202110927743A CN 113539325 A CN113539325 A CN 113539325A
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巴巴克·穆罕默迪
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Abstract

本发明总体上涉及半导体存储器领域，并且具体地涉及包括静态随机存取存储器(SRAM)位单元(100)的存储器单元。通过在读取存取或写入存取以及空闲状态期间将读取存取晶体管端子连接到GND或VDD来减少读取路径中的泄漏电流。SRAM单元反相器在大小上可以是不对称的。存储器可以包括各种升压电路，以允许对有区别的电源电压的低压操作或应用。

Description

存储器及其升压电路
本申请是申请号为201580084597.5、申请日为2015年9月17日、发明名称为“用于减少泄露的SRAM架构”的PCT国际发明专利申请的分案申请。
技术领域
本发明总体上涉及电子硬件存储器领域，并且具体地涉及包括静态随机存取存储器(SRAM)位单元的存储器单元。
背景技术
SRAM在低压操作中的性能和可靠性对工程界提出了挑战。低压SRAM的一个工程挑战主要是由于在缩放的电源电压下性能下降的模拟感测放大器。此外，现有低压SRAM解决方案存在以下问题：由于其在位单元中需要8个晶体管而导致较高的面积成本；较高的设计和制作成本。
随着新设备和应用近来在物联网(IoT)领域内兴起，对超低压设计的需求增加。大多数IoT设备将受益于低压存储器以节省电池，并且还受益于生产和面积成本降低的存储器。国际半导体技术蓝图(ITRS蓝图)指出，当前6T SRAM结构的革命性替代品是有待研究的挑战。
因此，需要一种高产、低压的SRAM。
发明内容
鉴于以上内容，本发明的目标在于解决或至少减少以上讨论的缺点中的一个或若干个。总体上，以上目标通过所附独立权利要求实现。
根据第一方面，本发明通过连接到第一电源电压的存储器来实现，所述存储器包括：多个存储器单元，被安排为具有行和列的矩阵；多条字线，每条字线WL都包括所述多个存储器单元中的一行；
多个位线对，其中，每个位线对都包括：所述多个存储器单元中的一列；
读取位线RBL，被安排用于对所述位线对的所述存储器单元进行读取；以及
写入位线WBL，被安排用于对所述位线对的所述存储器单元进行写入；
每个存储器单元都包括静态随机存取存储器(SRAM)位单元，所述SRAM位单元包括：
两个交叉耦合的反相器；
单个写入存取晶体管，被安排用于向所述SRAM位单元供应来自包括所述存储器单元的所述WBL的数据，其中，所述单个写入存取晶体管被安排成使用写入字线WWL信号来激活；以及
第一读取存取晶体管和第二读取存取晶体管，被安排用于馈送来自所述SRAM位单元的数据，并且其中，所述第二读取存取晶体管被安排成使用读取字线RWL信号来激活，并且其中，所述第一读取存取晶体管被安排用于转换由所述两个交叉耦合的反相器存储的数据；
其中，所述SRAM位单元连接到反相器，所述反相器被安排用于在对所述存储器单元的读取操作期间将所述第一读取存取晶体管连接到地并且用于在其他情况下将所述第一读取存取晶体管连接到所述第一电源电压。
通过为SRAM位单元中的读取晶体管提供虚拟地，使用在位单元不参与读取操作时将第一读取存取晶体管连接到第一电源电压(VDD)的反相器(尾部缓冲器)，位单元泄漏将大幅减少。此外，通过仅将单个写入存取晶体管、并且因此单条WBL用于每个位单元，可以大幅减小位单元的面积和能量成本。
根据一些实施例，所述两个交叉耦合的反相器在大小上是不对称的。这种不对称设计有助于通过单个写入存取晶体管以低驱动强度进行写入操作。
根据一些实施例，所述多条字线中的每条WL连接到第一解码器和第二解码器，
其中，所述第一解码器被安排用于对读取地址进行解码并且输出所述RWL信号以选择WL用于读取包括在所述WL的所述存储器单元中的所述SRAM位单元的数据，由此，所选WL将向所述所选WL的所述存储器单元的所述读取数据存取晶体管供应读取数据；并且
所述第二解码器被安排用于对写入地址进行解码并且输出所述WWL信号以选择WL用于向包括在所选WL的所述存储器单元中的所述SRAM位单元写入数据，由此，所述所选WL将被供应到所述所选WL的所述存储器单元的所述写入存取晶体管的数据。
所述解码器可以是根据现有技术的任何解码器，但是为了减少通过解码器的泄漏电流，所述第一解码器和所述第二解码器可以包括多个晶体管，
其中，每个晶体管都连接到选择信号，所述选择信号被安排用于激活和去激活所述晶体管；并且
所述多个晶体管以树结构安排，其中，所述树结构的每个分支都包括单个晶体管，其中，所述树结构包括至少两个根分支，其中，所述树结构中不是根分支的每个分支都具有单个父分支，其中，所述树结构的每个叶分支都被安排用于提供RWL或WWL信号以选择WL用于从或向所述存储器读取或写入数据，
其中，所述读取地址或所述写入地址被用于提供选择信号以激活所述多个晶体管之中沿着根分支与叶分支之间的路径的晶体管，以便分别基于所述读取地址或所述写入地址来选择正确WL。
观察到优于传统解码器的两种特性：解码器的电容性负载大幅降低，并且泄漏路径的数量经历大幅减小，例如，根据解码器的地址空间将解码器的地址逻辑中的泄漏减少高达200倍。
根据一些实施例，所述树结构具有数量n个层级，其中，以所述树结构安排的所述多个晶体管是PMOS晶体管，其中，包括在叶分支中的每个PMOS晶体管都连接到接地的n个并联安排的NMOS晶体管，其中，所述读取地址或所述写入地址被用于提供针对所述n个NMOS晶体管的选择信号，使得所述树结构的所述叶分支处、不表示所述正确WL(目标WL)的至少一个NMOS晶体管将被激活以便将存在于所述叶分支处的任何电压排放到地。
这个实施例添加了基于读取地址或写入地址选择正确WL的额外安全层，因为晶体管中的任何剩余电荷或由于泄漏而存在的电压将通过NMOS晶体管排放。
根据一些实施例，以树结构安排的所述多个晶体管是PMOS晶体管，其中，所述多个PMOS晶体管中的每一个都连接到接地的NMOS晶体管，其中，所述读取地址或所述写入地址被用于提供针对所述NMOS晶体管的选择信号，使得沿着到所述树结构的所述叶分支的PMOS晶体管路线、不表示所述正确WL的至少一个NMOS晶体管将被激活以便将存在于所述叶分支处的任何电压排放到地。
这个实施例添加了基于读取地址或写入地址选择正确WL的额外安全层，因为晶体管中的任何剩余电压或由于泄漏而存在的电压将通过NMOS晶体管排放。
根据一些实施例，所述树结构恰好具有两个根分支，其中，所述树结构中不是叶分支的每个分支都具有两个子分支，其中，所述读取地址或所述写入地址中的第一位被用于激活所述两个根分支之一，其中，所述读取地址或所述写入地址中的每个随后位都被用于激活所述父分支的所述两个子分支之一的已经由所述读取地址或所述写入地址中的前一位激活的晶体管。
这种二叉树结构有助于一级解码器，因为读取地址或写入地址的位可以直接用于激活解码器的树结构的每个层级处的左侧分支或右侧分支处的晶体管。
根据一些实施例，所述树结构具有数量n≥2个层级，其中，所述树结构包括>2个根分支，其中，所述树结构中不是叶分支的每个分支都包括>2个子分支；并且
其中，所述树结构中的所述n个层级中的每个层级的所述选择信号都由接收所述读取地址或写入地址的专用位的另外的解码器控制，其中，控制所述树结构中的所述n个层级中的每个层级的所述选择信号的所述另外的解码器不同于所述第一解码器或所述第二解码器。
使用两级解码器有助于解码器的较大地址空间，同时使树结构的层级数保持很低。换句话说，对选择信号的预解码将树-解码器中的晶体管堆叠限制为例如3个层级，这导致在树解码器的所选晶体管分支中、即在通过解码器的所选路线中具有低导通电阻。这进而降低了字选择信号RWL/WWL上的电压降，因为通过解码器传输了较高电平的输入电压。
根据一些实施例，所述另外的解码器是如上所述的解码器。这意味着对读取/写入地址的预解码由实现以上树结构的解码器完成，其中，所述树结构中不是根分支的每个分支都具有单个父分支。
根据一些实施例，第一升压电路用于将所述单个写入存取晶体管的电压电平增大为比所述第一电压的电平更高的电压电平。这种升压可以例如通过以下方式来执行：升高对写入地址进行解码的解码器的输入电压，从而引起WLW信号的电压增大。这有助于利用来自位单元的单条WBL来进行写入操作。
根据一些实施例，第二升压电路用于将第二读取存取晶体管的电压电平增大为比第一电压的电平更高的电压电平。这可以提高读取操作的速度。这种升压可以例如通过以下方式来执行：升高对读取地址进行解码的解码器的输入电压，从而引起WLR信号的电压增大。
根据一些实施例，所述存储器的所述WBL中的每一条都耦合到另外的升压电路，所述另外的升压电路被安排用于将所述WBL的电压电平增大为比所述第一电压的电平更高的电压电平。这有助于利用来自位单元的单条WBL来进行写入操作。
根据一些实施例，所述另外的升压电路仅在向所述位单元写入一时升高所述WBL的电压电平。当写入零时，所述WBL上的电压为零。
根据一些实施例，所述存储器的所述RBL中的每一条都耦合到另外的升压电路，所述另外的升压电路被安排用于将所述RBL的电压电平增大为比所述第一电压的电平更高的电压电平。这提高了对存储器的读取速度。
根据一些实施例，所述第一升压电路、所述第二升压电路和所述多个另外的升压电路中的至少一个包括：至少第一电荷泵单元和第二电荷泵单元，每个电荷泵单元都包括四个交叉耦合的晶体管和两个电容器，每个电荷泵单元都由所述电源电压馈电，每个电荷泵单元都进一步包括用于接收第一电压的输入端和用于传递高于所述第一电压的第二电压的输出端，其中，每个电荷泵都被安排用于经由所述两个电容器接收时钟信号以及所述时钟信号的180度相移版本，其中，所述第二电荷泵的所述输入端通过由所述时钟信号控制的反相器连接到所述第一电荷泵的所述输出端。
180度相移时钟信号与反相时钟信号相同。
相移可以通过使用反相器来实现。
升压电路的这种设计有助于在单个时钟周期内将第一电压升高到第二电压。
根据一些实施例，所述第一电源电压是所述存储器的单个电源电压。通过采用单个电源电压，并且在需要时使用升压电路来升高电压，可以实现存储器的简化架构。此外，使用很低的单个电源电压，例如300mV，可以有助于对存储器的低压操作。
然而，升压电路中的一些或全部可以由具有比第一电源电压更高电压的第二电源电压代替。换句话说，根据一些实施例，
-所述单个写入存取晶体管，
-所述第二读取存取晶体管，
-所述存储器的所述写入位线中的每一条，以及
-所述存储器的所述读取位线中的每一条
中的至少一项耦合到具有比所述第一电源电压更高电压的第二电源电压。
本发明的其他目的、特征以及优点将根据以下详细公开内容以及附图而变得明显。
通常，除非本文中进行了明确的定义，在权利要求中使用的所有术语将根据其在本技术领域中的一般含义进行解释。除非另外明确叙述，所有提及的“一个/一种/所述[元件、设备、部件、装置、步骤等]”将被开放性地解释为指所述元件、设备、部件、装置、步骤等的至少一个实例。
附图说明
通过以下参照附图对本发明的实施例进行的说明性和非限制性的详细描述，本发明的以上以及附加目的、特征和优点将得到更好的理解，在附图中，相同的参考标记将用于相似的元件，其中：
图1示出了根据本发明的实施例的7T位单元，
图2示出了128kb ULV单阱7T SRAM的示意图，
图3通过示例的方式示出了用于对存储器的读取操作的三级NAND-NOR方案的示意图，
图4至图7示出了用于对字选择信号进行解码的解码方案的四个不同实施例，
图8示出了能够在单个时钟周期内提供2VDD的两级升压电路的示意图，
图9示出了能够在单个时钟周期内提供n VDD的n级升压电路的示意图，
图10示出了用于DC-DC转换的3级升压电路的示意图，
图11示出了包括ULV SRAM的芯片的不同部分之间的连接的框图。
具体实施方式
图1示出了根据本发明的实施例的7T位单元100。7T位单元100是随机存取存储器(SRAM)位单元100，其包括在用于数字系统的存储器的存储器单元中。SRAM位单元100包括两个交叉耦合的反相器I1、I2以及单个写入存取晶体管M1。在这个实施例中，位单元100采用两个反相器I1、I2，所述两个反相器在大小上是不对称的以便于进行写入程序并且减少通过位单元100的泄漏电流。不对称设计有助于通过单个写入存取晶体管M1写入一的操作。在其他实施例中，这两个交叉耦合的反相器I1、I2在大小上是对称的。当向位单元100写入新值时，首先单个写入存取晶体管M1被激活，并且由此导通。这是使用写入字线信号WWL来完成的。当单个写入存取晶体管M1已经被激活时，新数据从写入位线WBL供应到SRAM位单元100。
应当注意的是，术语导通晶体管不涵盖通过晶体管的泄漏，而是旨在意味着晶体管是激活的并处于操作模式。
SRAM位单元100进一步包括第一读取存取晶体管M2和第二读取存取晶体管M3。M2和M3串联连接。当执行读取操作时，使用读取字线信号RWL来激活第二读取存取晶体管M3。因此，第二读取存取晶体管M3被安排成使用读取字线信号RWL进行导通。当第二读取存取晶体管M3导通时，由这两个交叉耦合的反相器I1、I2存储的数据可以由第一读取存取晶体管M2转换，因为M2的栅极连接到这两个交叉耦合的反相器I1、I2。如果位单元100包含零并且WLR为高(WLR>0，在一些实施例中，WLR＝1)，则在读取位线RBL中不会发生任何事情。这意味着位单元100包含零。但是如果位单元100包含一，则M2将被激活(即，导通)，并且如果位单元100被高WLR选择，则RBL将通过M2和M3放电，并且将知道的是位单元100包含了一。将在下文结合图2进一步描述读取程序。
在图1的实施例中，M1、M2和M3是NMOS晶体管，但是对于其他应用，可以采用PMOS晶体管或NMOS和PMOS晶体管的组合。
位单元100连接到另外的反相器或尾部缓冲器(Tail buffer)，所述另外的反相器或尾部缓冲器被安排用于在对存储器单元的读取操作期间将第一读取存取晶体管M2连接到地并且用于在其他情况下将第一读取存取晶体管M2连接到电源电压VDD。换句话说，尾部缓冲器在读取期间形成到RBL的接地连接，而在空闲模式期间，RBL连接到电源电压VDD，并且因此与CHG一起对RBL进行预充电。CHG是激活晶体管102以便对RBL进行预充电的控制信号。这可以消除RBL上的泄漏，因为在空闲模式期间不存在电势差。与具有相同占用面积的常规8T位单元相比，这个实施例可以将位单元100的泄漏电流降低高达67％。此外，从RBL起的泄漏路径被切断，从而保证了在慢速且长时间的读取操作期间在RBL上可获得稳定的预充电VDD。应当注意，尾部缓冲器在字线位单元之间共享，使得字中的所有位单元连接到同一尾部缓冲器。
位单元100的大小可以是0.261μm2(使用标准设计规则)，这与具有推送规则的8T位单元相当。推送规则可以将位单元100的位单元面积减小到0.21μm2。
根据一些实施例，位单元100中的一些晶体管使用升压信号来进行切换(接通、导通等)。例如，根据一些实施例，单个写入存取晶体管M1的电压电平通过升压WLW信号来增大。这在图1中由WLW信号处的星号表示。可替代地，单个写入存取晶体管连接到具有比第一电源电压更高电压的第二电源电压。
根据一些实施例，存储器的写入位线WBL中的每一条都耦合到升压电路(将在下文进一步描述升压电路)。这在图1中由写入位线WBL处的星号表示。可替代地，存储器的WBL中的每一条都耦合到具有比第一电源电压更高电压的第二电源电压。
应当注意的是，仅需要在向位单元100写入一的操作期间升高WBL的电压。由于在传递待写入的一时单个写入存取晶体管M1(NMOS)中存在电压降，所以WBL的电压升高是有利的，以便位单元上具有高到足以能够对位单元进行写入的电压。
以上操作有助于将仅一条WBL连接到每个位单元100。传统上，两条写入位线连接到每个位单元，这需要第二写入存取晶体管。与传统的SRAM架构相比，WBL的总电容性负载降低了50％，并且因此动态功率减半。根据一些实施例，在写入操作期间，位线/字线被升压到2VDD以提高写入操作的速度和可靠性。所需升高电压是使用例如图8中的能够在单个时钟周期内提供2VDD的两级升压电路来供应的。根据其他实施例，可以采用例如如9图所示并且能够在单个时钟周期内提供数量n个VDD的包括一个或多个级的升压电路，其中，n对应于升压电路的级数。将在下文结合图8至图10进一步描述升压电路的实施例。
根据一些实施例，对于具有64条WBL的存储器，可以使用66个这种升压电路，其中，64个升压电路在写入操作中使这64条WBL升压，而其余2个产生升压WLW信号和WLR信号。由于升压电路中的电容器可以利用可以容纳在芯片的较高金属层上的金属-绝缘体-金属(MIM)电容器来实现，所以升压的面积开销可以小至2.7％。
根据一些实施例，第二读取存取晶体管M3的电压电平因此通过升压WLR信号来增大。这在图1中由WLR信号处的星号表示。根据其他实施例，第二读取存取晶体管M3耦合到具有比第一电源电压更高电压的第二电源电压。通过增大第二读取存取晶体管M3处的电压电平，M3的驱动强度增大，因此读取操作被更快地执行。可选地，存储器的RBL还可以耦合到升压电路或者连接到具有比第一电源电压更高电压的第二电源电压，使得RBL的电压电平增大。这将进一步提高从位单元100读取数据的速度。
图2描述了128kb ULV SRAM 200的架构。总体而言，这种存储器200包括被安排为具有行和列的矩阵的多个存储器单元。存储器进一步包括多条字线，每条字线WL包括所述多个存储器单元中的一行，以及多个位线对。每个位线对都包括：所述多个存储器单元中的一列；读取位线RBL，被安排用于对位线对的存储器单元进行读取；以及写入位线WBL，被安排用于对位线对的存储器单元进行写入。
图2中的存储器200实现了不使用感测放大器的读取方案。存储器200符合逻辑设计规则。在图2中，每条RBL包括32个位，或者换句话说，各自包括SRAM位单元100的32个存储器单元。其他数量的位，诸如16个、64个或128个位同样是可能的。如上所述，尾部缓冲器消除了通过M2和M3的泄漏路径，并且除了降低的静态功率外，甚至在非常慢的时钟频率下提供正确的读取操作。有利地，尾部缓冲器在激活M3之前的一个阶段被激活。当从位单元100读取零时，读取传播延迟为0。当读取一时，RBL通过M2和M3放电，而其他RBL块中的所有其他RBL保持处于逻辑1。读出路径由32个字共享的多条读取RBL(使用CHG预充电)组成，以实现高读取速度和较低动态功率。RBL放电触发读出多路复用器，并且最终值通过如图2所述的NAND-NOR链202、204传播到输出端。
根据一些实施例，所述链中的第一NAND 206可以是具有用于快速上拉的大型PMOS晶体管的NAND。这意味着所述链中的第一NAND 206可以被调整成在相应RBL已经被放电很小百分比(例如，10％或15％)时已经切换。这进而将大幅地加快读取。这个存储器200的测量结果验证了在360mV下的150MHz读取速度。
图3描述了用于三级读出的NAND-NOR方案。根据存储器的大小，需要更多或更少的级。例如，在图2中，采用了六级读出方案。在图3中，读出了RBL-Pos-0c处的位。在图3的顶部部分中，位单元未被放电，因为其读取了零，如上所述。这意味着RBL中的所有RBL位置都保持处于逻辑一。在图3的三级读出方案中，这传播通过NAND-NOR链，并且在输出端处作为零而结束。然而，在底部部分中，位单元被放电，并且因此来自读取方案的输出将为零。
图4至图7描述了根据本发明的实施例的地址解码器。地址解码器400、500、600、700具有重复架构，其中，其每一级更接近字选择信号。电力布线的重复架构和独立性使其具有极高的可重新配置性和工具友好性。解码器包括安排在树结构上的多个晶体管402、502、602、702。每个晶体管都连接到选择信号，其中，选择信号被安排用于接通和断开(激活/去激活、导通/不导通等)其所连接的晶体管402、502、602、702。在这种架构中，树结构的每个分支都包括单个晶体管。此外，树结构中不是根分支的每个分支都具有单个父分支。与常规的解码器相比，这可以将泄漏电流降低5个数量级以上，这是因为在电源电压(VDD)与地之间通过解码器的可能泄漏路径被大幅减少。
对于本文描述的存储器，图4至图7中的解码器可以用来对读取地址进行解码并且输出RWL信号，或者对写入地址进行解码并且输出WWL信号。读取地址或写入地址被用于提供选择信号以激活所述多个晶体管当中沿着根分支与叶分支之间的路径的晶体管，以便分别基于读取地址或写入地址来选择正确WL。选择通过树结构的传导路径是在一个时钟周期内进行的，这是因为晶体管402、502、602、702上的选择信号同时切换所选晶体管，从而使解码器固有地无故障。
图4中的解码器400是3-8解码器。所述解码器的地址空间因此是8个位。所述解码器包括安排在树结构上的多个晶体管402。每个晶体管都连接到选择/非选择信号404(S0，S1，S2，S0N…)，这些信号404被安排用于接通和断开(激活/去激活、导通/不导通等)其所连接的晶体管402。因此，在这种情况下，具有六个选择信号，3个选择信号+3个反相选择信号，所述信号全部来源于读取/写入地址的位。
在这种架构中，树结构的每个分支都包括单个晶体管(在这种情况下是PMOS晶体管，但是如下文将解释的，同样可以使用NMOS晶体管)。此外，树结构中不是根分支的每个分支都具有单个父分支。
解码器400的每个叶分支被安排用于提供RWL或WWL信号A0至A7(这取决于解码器是用于在存储器中读取还是写入)以选择字线用于从或向存储器读取或写入数据。在这个实施例中，解码器的输入是电源电压VDD。根据其他实施例，解码器的输入是从升压电路接收的升高的电压。下文描述了可能的升压电路的不同实施例。升高的输入电压将导致升压RWL/WWL信号。
解码器400的树结构是二叉树结构，因为树结构恰好具有两个根分支402，其中，树结构中不是叶分支的每个分支都具有两个子分支。对于这个实施例，读取地址或写入地址中的位可以直接用作选择信号404，因为对于树结构中的每个层级或分支，只存在两个子分支供选择。因此，例如读取地址或写入地址中具有值零的第一位将使左侧根分支的晶体管被激活，而具有值一的位将使右侧根分支中的晶体管被激活。以类似的方式，读取地址或写入地址中的每个随后位都可以用于激活父分支的这两个子分支之一的已经由读取地址或写入地址中的前一位激活的晶体管。在这个实施例中，读取地址或写入地址中的最高有效位(MSB)用于在这两个根分支之中进行选择，而最低有效位(LSB)用于在这两个叶分支之中进行选择，并且它们之间的位用于在树结构的根层级与叶层级之间的层级中进行选择。然而，相反的情况同样可能是这样，即，MSB用于在叶层级处进行选择，而LSB用于在树结构的根层级处进行选择。
图4的解码器包括三层级的PMOS晶体管402，这引起所选PMOS分支中的低导通电阻，同时由于晶体管堆叠而减少电压泄漏。每个叶分支中的PMOS晶体管与连接到地的三个(与树结构中的层级数相同的数量)并联安排的NMOS晶体管406相关联或连接。由于如图4中可以看出的，NMOS晶体管406与PMOS晶体管连接到相同的选择信号，即，读取地址或写入地址被用于提供针对NMOS晶体管406的选择信号，所以在树结构的叶分支处、不表示正确字WL的至少一个NMOS晶体管将被激活，使得存在于所述叶分支处的任何电压(由于泄漏或其他原因)将排放到地。换句话说，未选择的叶分支将对地放电。又换句话说，这些NMOS将未选择的WWL/RWL短接到地。
图5中的解码器500的架构与图4架构类似。解码器500被开发成将输入电源电压VDD传递到所选WWL/RWL。在一些实施例中，输入电压是升高的电压，如下文将描述的。然而，在图5的解码器中，树结构包括8个根分支。此外，每个根分支或根分支中的晶体管502连接到16个子分支(晶体管)。另外，树结构的第三层级包括连接到单个父分支的16个分支。因此，这种树结构实现了8×16×16解码器500，从而提供2k地址空间。换句话说，树结构具有数量n≥2个层级，其中，树结构包括>2个根分支，其中，树结构中不是叶分支的每个分支都包括>2个子分支。为此，解码器500是两级解码器，其中，第二级使用由第一级提供的选择信号504来激活通过PMOS晶体管的树结构的正确路线。第一级包括另外的解码器，其中，树结构中的n个(在这种情况下为三个)层级中的每个层级的选择信号由接收读取地址或写入地址的专用位的另外的解码器控制。这种另外的解码器可以是现有技术中已知的传统解码器，或者它们可以是如本文所述的解码器，即，具有重复树架构的解码器，其中，树结构中不是根分支的每个分支都具有单个父分支。这种解码器的混合也可以是可能的。例如，用于对针对解码器500中的第一层级的选择信号C0:7进行解码的解码器可以类似于图4的解码器，因为解码器400具有8位地址空间。用于第二层级的提供针对这个层级的选择信号B0:15的解码器可以是传统解码器或如图4中所述的、但具有用于提供16位地址空间的一个额外层级的解码器的解码器。这个解码器还可以是与图5中的解码器类似、具有例如4×2×2架构的解码器。
在图5的解码器500中，每个叶分支都连接到并联安排的三个NMOS晶体管506，所述三个NMOS晶体管使未选择的叶分支的PMOS晶体管对地放电，如上文结合图4所解释的。然而，这种放电效果可以以不同的方式实现，例如，如示出了解码器600的一部分的图6所述。在这种架构中，所述多个PMOS晶体管602中的每一个都连接到接地的NMOS晶体管。NMOS晶体管的选择信号与针对父PMOS晶体管的选择信号相同。以这种方式，沿着到树结构的叶分支的PMOS晶体管路线、不表示正确WL的至少一个NMOS晶体管将被激活以将存在于树结构的叶分支处的晶体管中的任何电压排放到地。
如图4至图6中所述，使用PMOS晶体管来选择正确WL可能是有利的，因为与NMOS晶体管不同，PMOS晶体管更擅长于传递升高的电压。这在低功率应用中是个优点，因为在晶体管的输入端(PMOS的栅极)处不使用升高的电压的情况下，升高的电压可能由于处于导通模式的PMOS的栅极连接到地而传递通过PMOS晶体管的源极-漏极。因此，即使选择信号的电压低至300mV，解码器也可以将600mV传递至WLW/RWL信号，而损耗可忽略不计。使用像这样的PMOS晶体管会产生热WL选择信号。然而，在一些应用中，来自解码器的冷输出可能是令人期望的。在这些情况下，树结构应当在分支处包括NMOS晶体管，并且应当使用PMOS晶体管来进一步确保实现来自解码器的正确输出。图7中示出了这种架构，解码器700对应于图6的解码器600。然而，同样，图4和图5的解码器400、500可以以图7中所描述的类似方式被重新安排成提供冷输出。
图8描述了升压电路800，其中，交叉连接的级802、804类似于柯明道(Ming-DouKer)等人的“Design of charge pump circuit with consideration of gate-oxidereliability in low-voltage CMOS processes(考虑了低压CMOS工艺中的栅极氧化层可靠性的电荷泵电路设计)”(《IEEE固态电路杂志》，第41卷，第5期，第1100至1107页，200年5月)中的电荷泵(CP)。然而，与明道开发的电荷泵或其他可用的CP架构不同，电流升高单元800在单个时钟周期内提供2×VDD。升压单元400包括第一CP单元802和第二CP单元804。每个CP单元802、804都包括四个交叉耦合的晶体管和两个电容器。每个CP单元还包括输入端和输出端。每个CP单元中的这四个交叉耦合的晶体管包括连接到电源电压VDD的2个NMOS晶体管以及连接到NMOS晶体管并且连接到CP单元的输出端的两个PMOS晶体管。每个电荷泵单元都被安排用于经由这两个电容器接收时钟信号IN以及所述时钟信号的180度相移版本
Figure BDA0003204742530000131
如上所述，每个CP单元都由电源电压VDD(或第一电压)经由NMOS晶体管馈电。由于每个电荷泵的NMOS晶体管、PMOS晶体管和电容器806至812之间的耦合，每个CP单元802、804的输出端将传递高于第一电压的第二电压。CP单元802、804并联连接，这意味着第二电荷泵的输入端通过由时钟信号控制的反相器814连接到第一电荷泵的输出端。
这种设计有助于在单个时钟周期内输出2VDD(OUT升压)。在本文描述的用于数字系统的存储器的上下文中，这意味着连接到存储器的处理器不需要等待超过读取/写入操作所需的时间，因为对用于读取/写入的电压的升高可以在单个时钟周期内执行。
升压电路800的电容器806至812可以具有不同的电容大小(如图8中)以降低设计成本，或者电容器的大小可以相等。在IC设计和芯片产业中，电容器的成本取决于电容器的大小。因此，可能有利的是，在可能时减小电容器的电容，以降低升压电路800的成本。有利地，为输出负载提供电荷的电容器可以更大，而其他电容器可以具有更小的电容。在升压电路800中，与向输出负载提供电荷的第一CP单元802连接的电容器808具有满电容CBST。实际电容值取决于应当使用升压电路的应用。例如，可以关于应当升高其中的电压的写入位线WBL信号上的电容性负载来选择CBST。
于是，其他电容器806、810、812可以具有较低的电容以降低成本。连接到第一CP单元802的输出端的电容器810可以具有较大的电容，因为其接收升高(较高)的电压。
图8中的升压电路是传递2VDD的两级电路。然而，升压电路的架构可以根据应用被扩展成包括任何数量的级。图9示出了采用数量X个级的升压电路900。因此，这种升压电路的输出OUT是VDD的X倍。除了级数增大之外，图9的升压电路900类似于图800的升压电路800。
上文解释的升压电路的发明性架构还可以用于DC-DC转换器。图10中示出了这种升压电路1000。图10中的升压电路包括三个级，但是同样可以使用任何数量的级，诸如2个、4个、5个或10个。
图11通过示例的方式示出了用于数字系统的连接到处理器单元PU 1100的存储器(例如，嵌入在集成电路中的存储器)的架构。PU 1100向存储器提供诸如读取地址1102、写入地址1104等信号。读取地址1102和写入地址1104被馈送到两级解码器，例如，如上文结合图5所解释的解码器。第1级WAD/RAD 1106、1108表示解码器的第一级，所述第一级向解码器的树结构中的晶体管提供选择信号。处理器1100进一步提供读取/写入使能信号1114、1116，所述信号使升压单元1118、1120能够将升高的VDD提供给解码器的第二级1110、1112的根分支。升压单元1118、1120例如可以是如结合图8和图9所描述的那样。通过升高解码器1110、1112的第二级的输入电压，实现了升压WLR、WLW信号1122、1124。这引起较高的读取/写入速度，并且升压WLW信号1124也有助于如上文结合图1所述的位单元的单个写入存取晶体管设计。应当注意的是，根据一些实施例，用于对WLR信号进行解码的解码器的第二级1110的输入电压未被升高，这从而导致WLR信号也未被升高。还应当注意的是，根据一些实施例，解码器的第二级1110、1112的电压输入是具有比第一电源电压VDD更高电压的第二电源电压的结果，例如，第二电源电压可以是2VDD。
升压WLR/WLW 1122、1124由存储器阵列1126接收。存储器阵列包括被安排为具有行和列的矩阵的多个存储器单元。存储器阵列1126进一步包括多条字线，每条字线WL都包括所述多个存储器单元中的一行。存储器阵列进一步包括多个位线对，其中，每个位线对都包括：所述多个存储器单元中的一列；读取位线RBL，被安排用于对位线对的存储器单元进行读取；以及写入位线WBL，被安排用于对位线对的存储器单元进行写入。存储器阵列中的每个存储器单元都包括如上文结合图1所描述的静态随机存取存储器(SRAM)位单元。
在图11中，仅示出了单条写入位线WBL 1130，为了便于描述，已经省略了读取位线RBL。存储器的WBL耦合到另外的升压电路1128，使得WBL的电压电平增大。这将提高对存储器的写入速度。根据一些实施例，WBL1130反而耦合到具有比第一电源电压更高电压的第二电源电压。
由于WWL和WBL在写入操作期间被升压到2×VDD，因此以上操作可以使用单条写入BL(WBL)来实现对存储器的写入操作。
总之，所公开的实施例总体上涉及电子硬件存储器领域，并且具体地涉及低压SRAM。

Claims (17)

1.一种连接到第一电源电压(VDD)的存储器，所述存储器包括：
多个存储器单元，所述多个存储器单元被安排为具有行和列的矩阵；
多条字线，每条字线包括所述多个存储器单元中的一行；
多个位线对，其中，每个位线对包括：
所述多个存储器单元中的一列；
第一位线，所述第一位线被安排用于对所述位线对的所述存储器单元进行读取或写入；
第二位线，所述第二位线被安排用于对所述位线对的所述存储器单元进行读取或写入；
每个存储器单元包括静态随机存取存储器SRAM位单元(100)，所述SRAM位单元包括：
两个交叉耦合的反相器(I1，I2)；
连接到第一位线的第一存取晶体管(M1)；以及
连接到第二位线的第二存取晶体管(M2)；以及
至少一个升压电路，所述至少一个升压电路包括：
至少第一电荷泵单元和第二电荷泵单元，每个电荷泵单元包括四个交叉耦合的晶体管和两个电容器，每个电荷泵单元由所述第一电源电压(VDD)馈电，每个电荷泵单元进一步包括用于接收第一电压的输入端和用于递送高于所述第一电压的第二电压的输出端，其中，每个电荷泵单元被安排用于经由所述两个电容器接收时钟信号以及所述时钟信号的相移版本，其中，所述第二电荷泵单元的输入端通过由所述时钟信号控制的反相器连接到所述第一电荷泵单元的输出端。
2.如权利要求1所述的存储器，其中，所述升压电路被配置为在单个时钟周期内提供第二电荷泵单元的第二电压，所述第二电荷泵单元的第二电压至少是第一电荷泵单元的第一电压的两倍。
3.如权利要求1所述的存储器，其中，所述时钟信号的相移版本是180度的相移。
4.如权利要求1所述的存储器，其中，所述第一电荷泵单元和所述第二电荷泵单元并联连接。
5.如权利要求1所述的存储器，其中，所述至少一个升压电路选自以下升压电路：用于将所述第一存取晶体管的电压电平增大为比所述第一电压的电平更高的电压电平的第一升压电路，用于将所述第二存取晶体管的电压电平增大为比所述第一电压的电平更高的电压电平的第二升压电路，以及被安排用于将所述第一位线或所述第二位线的电压电平增大为比所述第一电压的电平更高的电压的另外的升压电路。
6.如权利要求1所述的存储器，还包括第三电荷泵单元，所述第三电荷泵单元包括四个交叉耦合的晶体管和两个电容器，所述第三电荷泵单元由电源电压馈电，所述第三电荷泵单元进一步包括用于接收第一电压的输入端和用于递送高于所述第一电压的第二电压的输出端，其中，所述第三电荷泵单元被安排用于经由所述两个电容器接收时钟信号以及所述时钟信号的相移版本，其中，所述第三电荷泵单元的输入端通过由所述时钟信号控制的另一反相器连接到所述第二电荷泵单元的输出端。
7.如权利要求6所述的存储器，其中，所述升压电路被配置为在单个时钟周期内提供第三电荷泵单元的第二电压，所述第三电荷泵单元的第二电压至少是第一电荷泵单元的第一电压的三倍。
8.如权利要求1所述的存储器，包括X个电荷泵单元，所述X个电荷泵单元包括四个交叉耦合的晶体管和两个电容器，每个电荷泵单元由电源电压馈电，每个电荷泵单元进一步包括用于接收第一电压的输入端和用于递送高于所述第一电压的第二电压的输出端，每个电荷泵单元被安排用于经由所述两个电容器接收时钟信号以及所述时钟信号的相移版本，其中，第X个电荷泵单元的输入端通过由所述时钟信号控制的反相器连接到第X-1个电荷泵单元的输出端。
9.一种升压电路，所述升压电路包括：
至少第一电荷泵单元和第二电荷泵单元，每个电荷泵单元包括四个交叉耦合的晶体管和两个电容器，每个电荷泵单元由电源电压馈电，每个电荷泵单元进一步包括用于接收第一电压的输入端和用于递送高于所述第一电压的第二电压的输出端，其中，每个电荷泵单元被安排用于经由所述两个电容器接收时钟信号以及所述时钟信号的相移版本，其中，所述第二电荷泵单元的输入端通过由所述时钟信号控制的反相器连接到所述第一电荷泵单元的输出端。
10.如权利要求9所述的升压电路，其中，所述电源电压是第一电压。
11.如权利要求9所述的升压电路，其中，所述升压电路被配置为在单个时钟周期内提供第二电荷泵的第二电压，所述第二电荷泵单元的第二电压至少是第一电荷泵的第一电压的两倍。
12.如权利要求9所述的升压电路，其中，所述时钟信号的相移版本是180度的相移。
13.如权利要求9所述的升压电路，其中，第一电荷泵和第二电荷泵至少部分并联连接。
14.如权利要求9所述的升压电路，还包括第三电荷泵单元，所述第三电荷泵单元包括四个交叉耦合的晶体管和两个电容器，所述第三电荷泵单元由所述电源电压馈电，所述第三电荷泵单元进一步包括用于接收第一电压的输入端和用于递送高于所述第一电压的第二电压的输出端，所述第三电荷泵单元被安排用于经由所述两个电容器接收时钟信号以及所述时钟信号的相移版本，其中，所述第三电荷泵单元的输入端通过由所述时钟信号控制的另一反相器连接到第二电荷泵的输出端。
15.如权利要求14所述的升压电路，其中，所述升压电路被配置为在单个时钟周期内提供第三电荷泵的第二电压，所述第三电荷泵的第二电压至少是第一电荷泵的第一电压的三倍。
16.如权利要求9所述的升压电路，包括X个电荷泵单元，所述X个电荷泵单元包括四个交叉耦合的晶体管和两个电容器，每个电荷泵单元由所述电源电压馈电，每个电荷泵单元进一步包括用于接收第一电压的输入端和用于递送高于所述第一电压的第二电压的输出端，每个电荷泵单元被安排用于经由所述两个电容器接收时钟信号以及所述时钟信号的相移版本，其中，第X个电荷泵单元的输入端通过由所述时钟信号控制的反相器连接到第X-1个电荷泵单元的输出端。
17.如权利要求16所述的升压电路，其中，所述升压电路被配置为在单个时钟周期内提供第X个电荷泵的第二电压，所述第X个电荷泵的第二电压至少是第一电荷泵的第一电压的X倍。
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