WO2007074517A1 - Sram回路、及び、これを用いたバッファ回路 - Google Patents

Sram回路、及び、これを用いたバッファ回路 Download PDF

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WO2007074517A1
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Katsunao Kanari
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Fujitsu Limited
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Definitions

  • the present invention relates to an SRAM circuit composed of a metal oxide semiconductor (hereinafter referred to as MOS) having a different data transfer speed or different input data width and output data width, and uses the same.
  • MOS metal oxide semiconductor
  • it relates to the miniaturization and speeding up of SRAM circuits.
  • a port is an input / output interface that performs reading or writing, and refers to a register that stores an address, a decoder that decodes an address, a bit line that specifies an address position, and a word line. .
  • a decoder that decodes an address
  • bit line that specifies an address position
  • a word line that specifies an address position
  • a common address decoder is used to determine a writing or reading position. Therefore, the number of address bits used for writing and reading is the same.
  • a 1-read Z2 write SRAM circuit which is an example of an SRAM circuit having a plurality of ports, has one read port and two write ports.
  • one address decoder is prepared for reading and two address decoders are used for writing.
  • FIG. 7 is a configuration diagram of a conventional 1-read Z2 write SRAM circuit.
  • the read address power indicating the read position is stored in the read address register RAR.
  • the stored read address is supplied to the read column decoder RCDC and the read row decoder RRDC.
  • the read column decoder R CDC and the read row decoder RRDC specify a row and a column which are read positions in the memory array 300, respectively.
  • the data in the memory cell at the specified location is OR times Output through line 400.
  • write address registers WAR1 and WAR2 when writing to the SRAM circuit of 1-read Z2 write, first, two write addresses respectively indicating two write positions are stored in the write address registers WAR1 and WAR2.
  • the write address stored in the write address register WAR1 is supplied to the write column decoder WCDC1 and the write row decoder WRDC1.
  • the write address stored in the write address register WAR2 is supplied to the write column decoder WCDC2 and the write row decoder WRDC2.
  • the two write column decoders and the two write row decoders respectively specify a row and a column which are write positions on the memory array 300.
  • the write data stored in the write data registers WDR1 and WDR2 are written to the two memory cells at the designated positions via the write column decoders WCDC1 and WCDC2.
  • FIG. 8 is a configuration diagram of an SRAM cell used in a conventional 1-read Z2 write SRAM circuit.
  • Conventional 1-read Z2 write SRAM cells consist of P-channel MOS transistor, N-channel MOS transistor, bit line, and word line force.
  • the inverter circuit is configured. Similarly, the P channel MOS transistor 103 and the N channel MOS transistor 104 are connected in parallel to form an inverter circuit. These four transistors form a flip-flop circuit consisting of a loop of two inverter circuits, and hold 1-bit information.
  • N-channel MOS transistor 105 whose gate is connected to read word line + RWL connects read bit line + RBL and the nodes on the gate side of transistors 101 and 102 constituting the inverter circuit.
  • the N-channel MOS transistor 106 whose gate is connected to the write word line + WWL0 connects the write bit line + WBL0 and the node on the gate side of the transistors 101 and 102 constituting the inverter circuit.
  • the N-channel MOS transistor 107 whose gate is connected to the write word line + WWL1 connects the write bit line + WBL1 and the node on the gate side of the transistors 101 and 102 constituting the inverter circuit.
  • the N-channel MOS transistor 108 whose gate is connected to the read word line + RWL
  • the protruding bit line -RBL is connected to the node on the gate side of the transistors 103 and 104 constituting the inverter circuit.
  • the N-channel MOS transistor 109 whose gate is connected to the write word line-stomach L0 connects the write bit line-WBL0 to the gate side node of the transistors 103 and 104 constituting the inverter circuit.
  • the N-channel MOS transistor 110 whose gate is connected to the write word line + WWL1 connects the write bit line -WBL1 and the node on the gate side of the transistors 103 and 104 constituting the inverter circuit.
  • the write word line + WWL0 designated by the write row decoder WR DC1 is in a high state (hereinafter referred to as H).
  • H the write word line + WWL0 designated by the write row decoder WR DC1
  • N-channel MOS transistors 106 and 109 become conductive.
  • the stored data stored in the write data register WDR1 is input from the write bit line + WBL0 designated by the write data column decoder WCDC1.
  • a state opposite to that of the write bit line + WBL0 is input from the write bit line -WBL0.
  • the N-channel MOS transistor 102 and the P-channel MOS transistor 103 are turned on, and the gate side node of the transistors 101 and 102 constituting the inverter circuit is fixed to H. Similarly, the nodes on the gate side of the transistors 103 and 104 constituting the inverter circuit are fixed to the low state (hereinafter referred to as “low”).
  • bit line + WWL1 designated by the write row decoder WRDC2 is first set to H.
  • N channel MOS transistors 107 and 110 become conductive.
  • the data force to be stored stored in the write data register WDR2 is input from the bit line + WBL1 specified by the write column decoder WCDC2.
  • the reverse state of bit line + WBL1 is input from bit line -WBL1.
  • the N-channel MOS transistor 104 and the P-channel MOS transistor 101 become conductive, and the gate side node of the transistors 101 and 102 constituting the inverter circuit is fixed to L. Similarly, the nodes on the gate side of the transistors 103 and 104 constituting the inverter circuit are fixed to H. It is possible to increase the writing speed by simultaneously writing to different cells using the two systems. In addition, hardware is required to prohibit two systems from simultaneously writing to the same location. It is.
  • the read word line + RWL selected as a result of decoding by the read row decoder RRDC becomes H.
  • N-channel MOS transistors 105 and 108 become conductive.
  • the data stored on the gate sides of the transistors 101 and 102 constituting the inverter circuit that becomes a part of the loop of the flip-flop circuit is output from the read bit line + RBL specified by the read column decoder RCDC.
  • the state of the read bit line + RBL is inverted by the inverter circuit from the read bit line -RBL, so that the reverse state of the read bit line + RBL is output.
  • the number of write ports is twice the number of read ports, so the data width of the input data and the output data is different, or two
  • the data writing speed can be apparently increased by a factor of two, and it can be used as a buffer circuit with different data writing and reading speeds.
  • FIG. 9 is a diagram illustrating an example of using a 1-read Z2 write SRAM circuit.
  • the central processing unit (hereinafter referred to as CPU) 100 outputs the data D1 obtained by the calculation to the SRAM circuit 101a of 1 read Z2 write.
  • the CPU 100 is required to immediately output the obtained data and start another calculation in order to perform high-speed calculations.
  • the 1-read Z2 write SRAM circuit 101a receives data using two write ports and outputs data D2 through one read port. Therefore, since the number of read ports is 1Z2 that is the number of write ports, the apparent transfer rate for reading data D2 is 1Z2 that is the transfer rate for writing data D1.
  • the 1-read Z2 write SRAM circuit 101b receives the data D2 output from the 1-read Z2 write SRAM circuit 101a, and performs writing using two write ports.
  • the written data D2 is read by one read port and output as data D3. Therefore, since the number of read ports is 1Z2 which is the number of write ports, the apparent transfer rate for reading data D3 is 1Z2 which is the transfer rate for writing data D2. Therefore, the transfer speed for reading data D3 is 1Z4, which is the transfer speed for writing data D1.
  • the data output from the CPU gradually decreases the transfer rate.
  • Data D1 which also outputs CPU power, is not output frequently, so the speed of receiving data D1 can be reduced after the process of receiving data D1 is performed as fast as possible.
  • the CPU can perform a kind of push-out process of outputting data without waiting for the completion of processing of the slow memory circuit following the data D3.
  • Non-Patent Document l “Principle of CMOS VLSI design from system viewpoint” Niel H. E. Weste, Kamran Eshraghi, published by Maruzen Co., Ltd., p. 310, 1988
  • an object of the present invention is to provide a 1-read Z2 write SRAM circuit with a small memory cell size.
  • Another object of the present invention is to provide a buffer using an SRAM circuit having a small memory cell size. It is to provide a circuit.
  • Another object of the present invention is to provide a buffer circuit using an SRA M circuit capable of high speed operation with a small memory cell size.
  • an SRAM circuit includes a plurality of memory cells each configured by a pair of storage units, and a plurality of rows specifying the plurality of memory cells.
  • Write word lines, a plurality of read word line pairs designating rows of the plurality of memory cells, and the write word line common to the pair of storage units when writing to the pair of storage units A write row decoder that drives the read word line connected to the storage unit when reading from the storage unit, and a write row decoder that drives the pair of storage units
  • a plurality of write bit line pairs for designating the pair of storage units and writing respectively input data to both of the pair of storage units designated in common by the write word line.
  • the storage unit is designated, and data is read from the storage unit designated in common by the read word line (there may be one, the same applies hereinafter). And a bit line.
  • the present invention further includes a write column decoder, and the write column decoder performs writing based on a last bit of an input write address.
  • a write bit line is selected from the write bit line pair.
  • the read row decoder sets a read word line to be read based on a last bit of an input read address to the read word line pair. It is characterized by selecting from.
  • the write column decoder simultaneously drives the pair of write bit lines and simultaneously writes data to the pair of storage units. It is characterized by.
  • the semiconductor device further includes first and second write transistors, and the first write transistor is arranged on a gate side.
  • the write word line is connected to one of the write bit line pair and one of the pair of storage units based on the supply of a signal to the gate, and the second write transistor includes:
  • the write word line is connected to the gate side to supply a signal to the gate.
  • the other of the pair of write bit lines is connected to the other of the pair of storage units.
  • the semiconductor device further includes first and second read transistors, and the first read transistor has the read word line pair on the gate side. Is connected, and based on the supply of a signal to the gate, the read bit line and one of the pair of storage units are connected, and the second read transistor is connected to the gate of the read word line pair. The other is connected, and the read bit line is connected to the other of the pair of storage units based on the supply of a signal to the gate.
  • all the memory cells specified by the read word line are It is specified by a bit line and is simultaneously read from all the specified storage units.
  • the buffer circuit according to the second aspect of the present invention includes a plurality of memory cells each including a pair of storage units, and a plurality of write mode lines designating a row of the plurality of memory cells.
  • a plurality of read word line pairs that specify rows of the plurality of memory cells, and a write row decoder that drives the write word lines that are common to the pair of storage units when writing to the pair of storage units
  • a read row decoder that drives the read word line connected to the storage unit when reading from the storage unit, and the pair of storage units when writing to the pair of storage units. Specified and input to both of the pair of storage units specified in common by the write lead line.
  • a plurality of SRAM circuits having a plurality of read bit lines are provided, and the read bit lines of the SRAM circuit and one of the write bit line pairs of the other SRAM circuits are connected to each other.
  • the SRAM circuit of the present invention can achieve high-speed processing and a reduction in memory size by accessing 2-bit information using a common write word line.
  • FIG. 1 is a configuration diagram of an SRAM cell to which the present invention is applied.
  • FIG. 2 is a configuration diagram of an SRAM circuit in the first embodiment of the present invention.
  • FIG. 3 shows an example in which the SRAM of the present invention is applied to a buffer circuit.
  • FIG. 4 is a configuration diagram of a register 102 that holds a calculation result of the CPU 100.
  • FIG. 5 An SRAM circuit of the present invention applied to a noffer circuit.
  • FIG. 6 shows an SRAM circuit 101b of the present invention applied to a buffer circuit.
  • FIG. 7 is a configuration diagram of a conventional 1-read Z2 write SRAM circuit.
  • FIG. 8 is a configuration diagram of an SRAM cell used in a conventional 1-read Z2 write SRAM circuit.
  • FIG. 9 is a diagram showing an example of using a 1-read Z2 write SRAM circuit.
  • FIG. 1 is a configuration diagram of an SRAM cell to which an embodiment of the present invention is applied.
  • the SRAM cell according to the present embodiment includes a pair of storage units 219 and 220 that store 1 bit, and includes four P-channel MOS transistors and 12 N-channel MOS transistors.
  • the pair of storage units included in the SRAM cell is accessed via six bit lines and three word lines. And while there is only one port for reading, writing is done using two ports. ing.
  • transistors 203 and 204, 211 and 212, and 213 and 214 are connected in parallel. Since these eight transistors form a pair of storage units 219 and 220, the SRAM cell in FIG. 1 holds 2-bit information.
  • the N-channel MOS transistor 205 whose gate is connected to the read word line + RWL1 connects the read bit line + RBL and the nodes on the gate side of the transistors 201 and 202 constituting the inverter circuit.
  • the N-channel MOS transistor 207 whose gate is connected to the read word line + RWL1 connects the read bit line -RBL and the nodes on the gate side of the transistors 203 and 204 that also form the inverter circuit.
  • the N-channel MOS transistor 216 whose gate is connected to the read word line + RWL0 connects the read bit line + RBL and the nodes on the gate side of the transistors 211 and 212 constituting the inverter circuit.
  • the N-channel MOS transistor 218 whose gate is connected to the read word line + RWL0 connects the read bit line -RBL and the node on the gate side of the transistors 213 and 214 that also form the inverter circuit.
  • the N-channel MOS transistors 206, 208, 216, and 218 whose gates are connected to the write word line + WWL are connected to the write bit lines + WBL1, -WBL1, + WBL0, -WBL0, respectively.
  • the write word line + WWL is set to H.
  • the N-channel MOS transistors 206, 208, 215, and 217 become conductive.
  • the data power to be stored is input from the write bit lines + WBL0 and + WBL1.
  • the reverse state of the write bit line + WBL0 is input from the write bit line -WBL0
  • the reverse state of the write bit line + WBL1 is input from the write bit line -WBL1.
  • Write bit line + WBL1 force Data input via the N-channel MOS transistor 206 is held on the gate side of the transistors 201 and 202 constituting the inverter circuit. Data input from the write bit line + WBL0 via the N-channel MOS transistor 215 is held on the gate sides of the transistors 211 and 212 constituting the inverter circuit.
  • the gate side of the transistors 211 and 212 that also constitute the inverter circuit using a port of another system is used. It is possible to write to the node.
  • the data to be stored is input from the write bit line + WBL0 when the write word line + WWL becomes H.
  • the N-channel MOS transistor 214 and the P-channel MOS transistor 211 are turned on to constitute the inverter circuit.
  • the nodes on the gate side of the transistors 211 and 212 are fixed to L, and the nodes on the gate side of the transistors 213 and 214 that also form the inverter circuit are fixed to H.
  • the read word line + RW L1 is set to H.
  • N-channel MOS transistors 205 and 207 become conductive.
  • the data is read out from the data read bit line + RBL stored in the node on the gate side of the transistors 201 and 202 constituting the inverter circuit.
  • the read bit line -RBL outputs the opposite state to that of the read bit line + RBL.
  • the read word line + RWL0 is set to H.
  • N-channel MOS transistors 216 and 218 become conductive.
  • the data stored in the node on the gate side of the transistors 211 and 212 constituting the inverter circuit is output from the read bit line + RBL.
  • the read bit line -RBL outputs a state opposite to that of the read bit line + RBL.
  • the SRAM cell according to the present embodiment shown in FIG. 1 holds twice as much information as the conventional SRAM cell shown in FIG.
  • the conventional SRAM cell shown in FIG. 8 is composed of 10 transistors, 3 word lines, and 6 bit lines, whereas the SRAM cell according to the present embodiment. Consists of 16 transistors, 3 word lines, and 6 bit lines.
  • the SRAM cell according to the present embodiment retains twice as much information as the conventional circuit, and therefore, when compared with a capacity of 2 bits, 20 transistors, 6 word lines, and
  • the SRAM circuit By reducing the number of transistors, word lines, and bit lines, the SRAM circuit can be reduced in size. In addition, downsizing the SRAM circuit due to the reduction in physical quantity per unit storage capacity shortens the word line and bit line lengths and also reduces the word line and bit line resistance values, thereby driving the transistor.
  • the drive current can be increased. Further, when the drive current is increased, the operation of the transistor is increased, and the SRAM circuit itself can be increased.
  • FIG. 2 is a configuration diagram of the SRAM circuit in the first embodiment of the present invention.
  • a bit string indicating an address to be read is stored in the read address register RAR.
  • the read column decoder RCDC drives the corresponding read bit line based on the lower bits (column address) excluding the least significant bit of the stored bit string.
  • the read row decoder RRDC drives the corresponding read word line based on the upper bit (row address) and the least significant bit (selected bit) 221 of the stored bit string.
  • the least significant bit 221 is a selection bit used to determine which of the read word lines + RWL1 and + RWL0 in FIG. 1 is driven. When the least significant bit is 0 (even address), read word line + RWL0 is driven, and when the least significant bit is 1 (odd address), read word line + RWL1 is driven.
  • the transistor 205, 207, 216, or 218 in FIG. 1 is turned on to enable read access to data stored in a desired memory cell.
  • the data in the memory array 200 accessed by taking the logical sum (OR logic operation) of all the bit lines connected to the memory array 200 Is output.
  • a bit string indicating an address to be written to the write address register WAR. is stored. At this time, if it is the number of bits of the address used for reading, the number of bits of the address used for writing is N-1. This is because when the selection bit that is the least significant bit of the address used for reading is 1 (in the case of an odd address) and 0 (in the case of an even address), the data can be stored in the same cell. It is the ability to write data for odd addresses and data for even addresses simultaneously to a cell.
  • the write column decoder WC DC displays the lower bit of the stored bit string. Based on the bit (column address), the column address is decoded and the write bit line is driven.
  • the write row decoder WRDC decodes the row address based on the upper bit (row address) of the stored bit string and drives the write word line + WWL.
  • the data WD0 in which the least significant bit of the address at the write position is 0 (even address) and the data in which the least significant bit of the address at the write position is 1 (odd address) WD1 takes a logical product (AND logical operation) with the signal that drives the write bit lines + WBL0 and + WBL1 in FIG. 1, and is written into the cell.
  • a logical product AND logical operation
  • the case where data WD0 and data WD1 are simultaneously written to the even address and the odd address in the SRAM cell of FIG. 1 in this embodiment will be described as an example.
  • To write to this SRAM cell first set the write word line + WWL to H.
  • the N-channel MOS transistors 206, 208, 215, and 217 become conductive.
  • the data WD0 is input from the write bit line + WBL0 corresponding to the even address and the data WD1 is input from the write bit line + WBL1 corresponding to the odd address. If the data WD0 is 0, 0 is input from + WBL0 as the result of AND (AND logic operation) with the value 1 of the signal that drives the write bit line + WBL0, and the data WD0 is 1 In this case, 1 is input from + WBL0 as the result of a logical product (AND logic operation) with the value 1 of the signal that drives the write bit line + WBL0.
  • Write bit line + WBL1 force Data input via the N-channel MOS transistor 206 is held on the gate sides of the transistors 201 and 202 constituting the inverter circuit. Data input from the write bit line + WBL0 via the N-channel MOS transistor 215 is held on the gate sides of the transistors 211 and 212 constituting the inverter circuit.
  • the SRAM circuit of this embodiment can function one by one.
  • the write column decoder WCDC is small and fast because the least significant bit corresponding to the selection bit for selecting an even address or an odd address becomes unnecessary.
  • FIG. 3 shows an example in which the SRAM circuit is applied to a buffer circuit.
  • the calculation result of the CPU 100 is stored in the register 102.
  • the register 102 has a data length of 64 bits and virtually includes an upper bit part 102x for storing upper 32 bits data and a lower bit part 102y for storing lower 32 bits data.
  • the data temporarily held in the register 102 must be immediately stored in the buffer circuit 101a in order for the CPU 100 to start the next operation.
  • the data width of the SRAM circuit 101a of the present embodiment used as a noffer circuit is 32 bits.
  • the power that is long The 2-bit information can be stored in one cell.
  • writing can be performed simultaneously from the two systems of the upper bit portion 102x and the lower bit portion 102y of the register 102. Is possible.
  • the write row decoder WRDCa uses the write word line WLa_l between the address 1 part 101a_lx corresponding to the odd address of the SRAM circuit 101a and the address 0 part 101a_ly corresponding to the even address simultaneously. Drive.
  • the 32-bit length data of the upper bit portion 102x of the register 102 is written to the address 1 portion 101a_lx of the SRAM circuit 101a. Further, the 32-bit length data of the lower bit portion 102y of the register 102 is written to the address 0 portion 101a_ly of the SRAM circuit 101a.
  • FIG. 4 is an internal configuration diagram of the register 102 that holds the calculation result of the CPU 100.
  • FIG. 5 shows the SRAM circuit 101a of this embodiment applied to a buffer circuit.
  • the register 102 includes a P-channel MOS transistor (202, 204, 212, and 214 in FIG. 1) and an N-channel MOS transistor (201, 203, 211, and 213 in FIG. 1) in parallel. It consists of 64 flip-flops F00 to F63, which are composed of connected inverter circuit loops.
  • flip-flops F00 to F63 flip-flops F0 to F31 are assigned to the upper bit part 102x of the register 102, and flips F32 to F63 are assigned to the lower bit part 102y of the register 102.
  • Each of the 64 flip-flops receives a clear signal CR that resets the contents held by the flip-flop and a clock signal CLK that drives the flip-flop.
  • the 64 flip-flops F00 to F63 are connected with bits DO to D63, which are the operation results of the CPU 100, as data inputs.
  • the flip-flops F00 to F63 output the data input from the bits DO to D63 as output signals OUT0 to OUT63 until the clear signal CR is input. That is, the calculation result by the CPU 100 is held in the register 102 until the clear signal CR is input.
  • the output signals OUT0 to OUT63 from the register 102 are the write bit lines of the SRAM circuit 101a of the present embodiment that constitute the flip-flops CL00 to CL31 in FIG. Input to WBL0 and + WBL1. Further, the inverted signals of the output signals OUT0 to 0UT63 from the register 102 are input to the write bit lines WBL0 and WBL1 of the SRAM circuit 101a of the present embodiment that constitutes the flip-flops CL00 to CL31 in FIG.
  • the output signals OUT0 to OUT31 of the flip-flops F00 to F31 corresponding to the upper bit part 102x of the register 102 are input to the write bit lines + WBL1J) 0 to + WBL1_31 in FIG.
  • the output signals 0 of flip-flops F00 to F31 and the inverted signal of UT0 to OUT31 are similarly input to the write bit lines —WBL1_00 to WBL1_31 in FIG.
  • the output signals OUT32 to OUT63 of the flip-flops F32 to F63 corresponding to the lower bit part 102y of the register 102 are similarly input to the write bit lines + WBL0_00 to + WBL0_31 in FIG.
  • the inverted signals of the output signals OUT32 to OUT63 of the flip-flops F32 to F63 are input to the write bit lines —WBL0_00 to —WBL0_31 in FIG.
  • the write row decoder WRDCa in FIG. 3 drives the word line + WWL in FIG. 5 based on the decode result of the row address.
  • the signal input from the write bit line + WBL1_00 to + WBL1_31 is the address corresponding to the case where the write address is an odd address 1 part 101a_lx
  • the signals input to the write bit lines + WBL0_00 to + WBL0_31 are stored in the corresponding address 0 part 101a_ly when the write address is an even address.
  • the read row decoder RRDCa in FIG. 3 designates a row to be read from the SRAM circuit 101a based on the decode result of the row address.
  • medium selection of four rows 1 01a_lx, 101a_ly, 101a_2x and 101a_2y is performed.
  • the read word line + RWL corresponding to the address 1 part 101a_lx corresponding to the odd address in FIG. 5 is driven.
  • the write row decoder WRDCb then performs the write operation. Select the row in SRAM circuit 101b.
  • the write word line + WWL between them is driven in FIG.
  • the high-order data of 16 bits in the address 1 part 101a_lx corresponding to the odd address in the SRAM circuit 101a is written to the address 1 part 101b_lx corresponding to the odd address in the SRAM circuit 101b. Further, the lower 16-bit data of the address 1 part 101a_lx corresponding to the odd address in the SRAM circuit 101a is written to the address 0 part 10 lb_ly corresponding to the even address in the SRAM circuit 101b.
  • FIG. 6 shows an SRAM circuit 101b applied to the buffer circuit.
  • SRAM circuit in Figure 5 1 SRAM circuit in Figure 5 1
  • Read bit lines + RBL_00 to + RBL_31 for outputting from Ola are respectively input to write bit lines + WBL1_00 to + WBL1_15 and + WBL0_00 to + WBL0_15 in FIG.
  • the read bit line that outputs 16-bit length upper data that is output from the SRAM circuit 101a in FIG. 3 + RBL_00 to + RBL_15 is the write bit line + WBL1_00 to + WBLU5 in FIG. Is input. Then, the read bit lines + RBL_16 to + RBL_31 that output the lower-order data of 16-bit length, which is the output from the SRAM circuit 101a in FIG.
  • the read bit line that outputs the inverted signal of the upper 16-bit data that is the output from the SRAM circuit 101a in FIG. 3—from RBL_00—RBL_15 is the same as the write bit line WBL1_00 in FIG. 1 Input to WBLU5.
  • the read bit line RBL_16 to RBL_31 that outputs the inverted signal of the lower 16-bit data that is the output from the SRAM circuit 101a in FIG. 3 is input to the write bit lines WBL0_00 to WBL 0_15 in FIG.
  • the write row decoder WRDCb in FIG. 3 sets the word line + WWL in FIG. 6 based on the decode result of the row address.
  • the signal input from the write bit line + WBL1_00 to + WBLU5 is stored in the address 1 part 101b_lx corresponding to the case where the write address is an odd address.
  • the signal input to the write bit lines + WBL0_00 to + WBL0_15 is stored in the address 0 part 101b_ly corresponding to the case where the write address is an even address.
  • the buffer circuit described above is configured by a memory cell using the SRAM circuit of the present embodiment, the circuit can be reduced in size by reducing transistors, word lines, and the like. .
  • the word line and the bit line are shortened due to the miniaturization, and the resistance value of the word line and the bit line is also lowered, so that a driving current for driving the transistor can be increased.
  • the drive current increases, the operation of the transistor increases at high speed, and the high speed operation of the SRAM circuit itself becomes possible.
  • the SRAM circuit can be reduced in size by omitting one write row decoder which was necessary.

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Abstract

　各々、一対の記憶部で構成される複数のメモリセルと、前記複数のメモリセルの行を指定する複数の書き込みワード線と、前記複数のメモリセルの行を指定する複数の読み出しワード線対と、前記一対の記憶部への書き込みの際に、前記一対の記憶部に共通な前記書き込みワード線を駆動する書き込みローデコーダと、前記記憶部からの読み出しの際に、前記記憶部に接続される前記読み出しワード線を駆動する読み出しローデコーダと、前記一対の記憶部への書き込みの際に、前記一対の記憶部を指定し、前記書き込みワード線とによって共通に指定された前記一対の記憶部の双方に、それぞれ入力されるデータをそれぞれ書き込む複数の書き込みビット線対と、前記記憶部からの読み出しの際に、前記記憶部を指定し、前記読み出しワード線とによって共通に指定された前記記憶部から、データを読み出す（１本でも良い）読み出しビット線とを有する。

Description

明 細 書
SRAM回路、及び、これを用いたバッファ回路
技術分野
[0001] 本発明は、データの転送速度、もしくは、入力データ幅と出力データ幅の異なる Me tal Oxide Semiconductor (金属酸化物半導体：以下、 MOS)により構成される SRAM回 路、及び、これを用いたバッファ回路に関し、特に、 SRAM回路の小型化と高速化に 関する。
背景技術
[0002] 通常の SRAM (Static Random
Access Memory)回路は 1リード/ライトで、リードポートとライトポートが同一である。こ こで、ポートは、読み出し、もしくは、書き込みを行う入出力インタフェースのことであり 、アドレスを格納するレジスタやアドレスをデコードするデコーダ、アドレスの位置を指 定するビット線、及び、ワード線を指す。 1リード Zライトの場合、書き込み、及び、読 み出しは同時に行うことができない。また、読み出し、及び、書き込みの際に、共通の アドレスデコーダを用いて、書き込み、もしくは、読み出しの位置を決定する。そのた め、書き込みと読み出しに用いられるアドレスのビット数は同一である。
[0003] これに対して、複数のポートを有する SRAM回路が提案されている（例えば、非特許 文献 1参照)。
[0004] 複数のポートを有する SRAM回路の一例である 1リード Z2ライトの SRAM回路は、一 つのリードポート、及び、 2つのライトポートを有している。この回路においては、ァドレ スデコーダは、読み出しのために一つと、書き込みのために二つが用意される。
[0005] 図 7は、従来の 1リード Z2ライトの SRAM回路の構成図である。
[0006] 読み出しの際は、まず、読み出し位置を示す読み出しアドレス力 読み出しアドレス レジスタ RARに格納される。格納された読み出しアドレスは、読み出しカラムデコーダ RCDC、及び、読み出しローデコーダ RRDCに供給される。読み出しカラムデコーダ R CDC、及び、読み出しローデコーダ RRDCは、それぞれ、メモリアレイ 300における読 み出し位置である行と列を指定する。指定された位置のメモリセルのデータは、 OR回 路 400を通じて出力される。
[0007] また、 1リード Z2ライトの SRAM回路に対する書き込みの際は、まず、 2つの書き込 み位置をそれぞれ示す 2つの書き込みアドレスが書き込みアドレスレジスタ WAR1、及 び、 WAR2に格納される。書き込みアドレスレジスタ WAR1に格納された書き込みアド レスは、書き込みカラムデコーダ WCDC1、及び、書き込みローデコーダ WRDC1に供 給される。書き込みアドレスレジスタ WAR2に格納された書き込みアドレスは、書き込 みカラムデコーダ WCDC2、及び、書き込みローデコーダ WRDC2に供給される。 2つ の書き込みカラムデコーダ、及び、 2つの書き込みローデコーダは、それぞれ、メモリ アレイ 300上の書き込み位置である行と列をそれぞれ指定する。指定された位置の 2 つのメモリセルには、書き込みデータレジスタ WDR1、及び、 WDR2に格納される書き 込みデータが、書き込みカラムデコーダ WCDC1、及び、 WCDC2を介して書き込まれ る。
[0008] 図 8は、従来の 1リード Z2ライトの SRAM回路に用いられる SRAMセルの構成図であ る。従来の 1リード Z2ライトの SRAMセルは、 Pチャネル MOSトランジスタと Nチャネル MOSトランジスタ、ビット線、及び、ワード線力 構成されている。
、インバータ回路を構成している。また同様に、 Pチャネル MOSトランジスタ 103と Nチ ャネル MOSトランジスタ 104は、並列に接続され、インバータ回路を構成している。こ れらの 4つのトランジスタにより 2つのインバータ回路のループによるフリップフロップ回 路が構成され、 1ビットの情報が保持される。
[0010] ゲートが読み出しワード線 +RWLに接続される Nチャネル MOSトランジスタ 105は、読 み出しビット線 +RBLと、インバータ回路を構成するトランジスタ 101と 102のゲート側の ノードとを接続する。また、ゲートが書き込みワード線 +WWL0に接続される Nチャネル MOSトランジスタ 106は、書き込みビット線 +WBL0と、インバータ回路を構成するトラン ジスタ 101と 102のゲート側のノードとを接続する。さらに、ゲートが書き込みワード線 + WWL1に接続される Nチャネル MOSトランジスタ 107は、書き込みビット線 +WBL1と、ィ ンバータ回路を構成するトランジスタ 101と 102のゲート側のノードとを接続する。
[0011] ゲートが読み出しワード線 +RWLに接続される Nチャネル MOSトランジスタ 108は、読 み出しビット線- RBLと、インバータ回路を構成するトランジスタ 103と 104のゲート側の ノードとを接続する。また、ゲートが書き込みワード線-胃 L0に接続される Nチャネル MOSトランジスタ 109は、書き込みビット線- WBL0と、インバータ回路を構成するトラン ジスタ 103と 104のゲート側のノードとを接続する。さらに、ゲートが書き込みワード線 + WWL1に接続される Nチャネル MOSトランジスタ 110は、書き込みビット線- WBL1と、ィ ンバータ回路を構成するトランジスタ 103と 104のゲート側のノードとを接続する。
[0012] この SRAMセルに対して書き込みを行う場合には、まず、書き込みローデコーダ WR DC1によって指定された書き込みワード線 +WWL0が High状態（以下 H)になる。これ により、 Nチャネル MOSトランジスタ 106と 109が導通する。次に、書き込みデータレジ スタ WDR1に格納された記憶した 、データ力 書き込みコラムデコーダ WCDC1によつ て指定された書き込みビット線 +WBL0から入力される。同時に、書き込みビット線- W BL0からは、書き込みビット線 +WBL0とは逆の状態が入力される。
[0013] 記憶したいデータが Hである場合には、 Nチャネル MOSトランジスタ 102と Pチャネル MOSトランジスタ 103は導通し、インバータ回路を構成するトランジスタ 101と 102のゲ ート側のノードは Hに固定され、同じくインバータ回路を構成するトランジスタ 103と 104 のゲート側のノードは Low状態（以下し）に固定される。
[0014] さらに、この SRAMセルに対して別の系統のポートを用いて同時に書き込みを行うこ とが可能である。その場合、まず、書き込みローデコーダ WRDC2によって指定された ワード線 +WWL1を Hにする。これにより、 Nチャネル MOSトランジスタ 107と 110が導通 する。次に、書き込みデータレジスタ WDR2に格納された記憶したいデータ力 書き 込みカラムデコーダ WCDC2によって指定されたビット線 +WBL1から入力される。同時 に、ビット線- WBL1からは、ビット線 +WBL1とは逆の状態が入力される。
[0015] 記憶したいデータが Lである場合には、 Nチャネル MOSトランジスタ 104と Pチャネル MOSトランジスタ 101は導通し、インバータ回路を構成するトランジスタ 101と 102のゲ ート側のノードは Lに固定され、同じくインバータ回路を構成するトランジスタ 103と 104 のゲート側のノードは Hに固定される。 2つの系統を用いて、別々のセルに同時に書 き込みを行うことによって、書き込みの速度を上げることが可能である。また、 2つの系 統が同一の位置に同時に書き込みを行うことを禁止するためのハードウェアが必要 である。
[0016] この SRAMセル力 データの読み出しを行う場合には、まず、読み出しローデコーダ RRDCによるデコードの結果選択された読み出しワード線 +RWLが Hになる。これによ り、 Nチャネル MOSトランジスタ 105と 108が導通する。そして、フリップフロップ回路の ループの一部となるインバータ回路を構成するトランジスタ 101と 102のゲート側に記 憶されたデータが、読み出しカラムデコーダ RCDCによって指定された読み出しビット 線 +RBLから出力される。同時に、読み出しビット線- RBLからは、当該インバータ回路 により読み出しビット線 +RBLの状態が反転されることにより、読み出しビット線 +RBLと は逆の状態が出力される。
[0017] このような 1リード Z2ライトの SRAM回路は、ライトポートの数がリードポートの数の 2 倍あるため、入力されるデータと出力されるデータのデータ幅が異なる、または、 2つ の系統を用いて、別々のセルに同時に書き込みを行うことにより、データ書き込みの 速度を見かけ上 2倍に向上させることができ、データの書き込みと読み出しの速度が 異なるバッファ回路として用いられる。
[0018] 図 9は、 1リード Z2ライトの SRAM回路の使用例を示す図である。中央演算装置（以 下 CPU) 100は、演算によって得られたデータ D1を、 1リード Z2ライトの SRAM回路 101 aに対して出力する。 CPU100は、高速演算を行うため、得られたデータを即座に出力 し、別の演算を始めることが求められる。
[0019] そこで、 1リード Z2ライトの SRAM回路 101aは、 2つの書き込みポートを用いてデー タを受信し、 1つの読み出しポートでデータ D2を出力する。従って、読み出しポート数 は書き込みポート数の 1Z2であるため、みかけ上のデータ D2の読み出しに係る転送 速度は、データ D1の書き込みに係る転送速度の 1Z2となる。
[0020] さらに、 1リード Z2ライトの SRAM回路 101bは、 1リード Z2ライトの SRAM回路 101aか らの出力であるデータ D2を受け取り、 2つの書き込みポートによって書き込みを行う。 書き込まれたデータ D2は、 1つの読み出しポートによって読み出され、データ D3とし て出力される。従って、読み出しポート数は書き込みポート数の 1Z2であるため、み かけ上のデータ D3の読み出しに係る転送速度は、データ D2の書き込みに係る転送 速度の 1Z2となる。 よって、データ D3の読み出しにかかる転送速度は、データ D1の書き込みに力かる転 送速度の 1Z4になる。
[0021] このようにして、 CPUから出力されるデータは、徐々に転送速度を低下させる。 CPU 力も出力されるデータ D1は、頻繁に出力されるわけではないため、データ D1を受け 取る処理をできる限り高速に行った後は、速度を低下させてよい。このようにして、 CP Uは、データ D3の後段に続く速度の遅いメモリ回路の処理の終了を待つことなくデー タを出力するという一種の突き放し処理を行うことができる。
非特許文献 l :「CMOS VLSI設計の原理 システムの視点から」 Niel H. E. Weste、 Kamran Eshraghi著、 丸善株式会社発行、 310頁、 1988年
発明の開示
発明が解決しょうとする課題
[0022] しかしながら、従来の 1リード Z2ライトの SRAM回路では、書き込みのポートを二つ用 意して 2倍の速度で書き込みを行っているため、読み出しアドレスのレジスタが 1つと 、書き込みアドレスのレジスタが 2つ必要であった。また、同様に、読み出しアドレスの デコーダが 1つと、書き込みアドレスのデコーダが 2つ必要であった。これらの回路が 重複して設置されるため、従来の 1リード Z2ライトの SRAM回路は、サイズを小さくす ることが困難であった。
また、 1リード /2ライトの SRAM回路においては、多数のワード線やトランジスタが用 いられ、メモリセルサイズが大きくなる。そのため、ビット線やワード線が長くなり、抵抗 及び配線容量が大きくなる。抵抗及び配線容量が大きくなれば、トランジスタを駆動 する駆動電流が小さくなるため（配線容量が大きくなれば、トランジスタで駆動しなけ ればならない負荷が増えるため）、 1リード Z2ライトの SRAM回路においては高速ィ匕 を行うことが困難であった。
[0023] そこで、本発明の目的は、メモリセルのサイズが小さな 1リード Z2ライトの SRAM回 路を提供することにある。
[0024] さらに、本発明の目的は、メモリセルのサイズが小さぐ高速動作が可能な 1リード Z 2ライトの SRAM回路を提供することにある。
[0025] また、本発明の他の目的は、メモリセルのサイズが小さな SRAM回路を用いたバッフ ァ回路を提供することにある。
[0026] さらに、本発明の他の目的は、メモリセルのサイズが小さぐ高速動作が可能な SRA M回路を用いたバッファ回路を提供することにある。
課題を解決するための手段
[0027] 上記課題を解決するため、本発明の第一の側面による SRAM回路は、各々、一対 の記憶部で構成される複数のメモリセルと、前記複数のメモリセルの行を指定する複 数の書き込みワード線と、前記複数のメモリセルの行を指定する複数の読み出しヮー ド線対と、前記一対の記憶部への書き込みの際に、前記一対の記憶部に共通な前 記書き込みワード線を駆動する書き込みローデコーダと、 前記記憶部からの読み出 しの際に、前記記憶部に接続される前記読み出しワード線を駆動する読み出しロー デコーダと、前記一対の記憶部への書き込みの際に、前記一対の記憶部を指定し、 前記書き込みワード線とによって共通に指定された前記一対の記憶部の双方に、そ れぞれ入力されるデータをそれぞれ書き込む複数の書き込みビット線対と、前記記 憶部からの読み出しの際に、前記記憶部を指定し、前記読み出しワード線とによって 共通に指定された前記記憶部から、データを読み出す（1本でも良い。以下同。）読 み出しビット線とを有することを特徴とする。
[0028] 上記発明の第一の側面において、好ましい実施例では、さらに、書き込みカラムデ コーダを有し、 前記書き込みカラムデコーダは、入力される書き込みアドレスの末尾 のビットに基づ 、て、書き込みを行う書き込みビット線を前記書き込みビット線対から 選択することを特徴とする。
[0029] 上記発明の第一の側面において、好ましい実施例では、前記読み出しローデコー ダは、入力される読み出しアドレスの末尾のビットに基づいて、読み出しを行う読み出 しワード線を前記読み出しワード線対から選択することを特徴とする。
[0030] 上記発明の第一の側面において、さらに好ましい実施例では、前記書き込みカラム デコーダは、前記一対の書き込みビット線を同時に駆動し、前記一対の記憶部に対 するデータの書き込みを同時に行うことを特徴とする。
[0031] 上記発明の第一の側面において、さらに好ましい実施例では、さらに、第一、及び 、第二の書き込みトランジスタを有し、前記第一の書き込みトランジスタは、ゲート側 に前記書き込みワード線が接続され、ゲートへの信号の供給に基づいて、前記書き 込みビット線対の一方と前記一対の記憶部の一方とを接続し、 前記第二の書き込 みトランジスタは、ゲート側に前記書き込みワード線が接続され、ゲートへの信号の供
Figure imgf000009_0001
、て、前記書き込みビット線対の他方と前記一対の記憶部の他方とを接続 することを特徴とする。
[0032] 上記発明の第一の側面において、さらに好ましい実施例では、さらに、第一、及び 、第二の読み出しトランジスタを有し、前記第一の読み出しトランジスタは、ゲート側 に前記読み出しワード線対の一方が接続され、ゲートへの信号の供給に基づいて、 前記読み出しビット線と前記一対の記憶部の一方とを接続し、 前記第二の読み出し トランジスタは、ゲート側に前記読み出しワード線対の他方が接続され、ゲートへの信 号の供給に基づ 、て、前記読み出しビット線と前記一対の記憶部の他方とを接続す ることを特徴とする。
[0033] 上記発明の第一の側面において、さらに好ましい実施例では、前記一対の記憶部 への書き込みの際に、前記書き込みワード線によって指定された全ての前記メモリセ ルは、前記書き込みビット線対によって指定され、指定された全ての前記一対の記憶 部に対して、同時に書き込みが行われることを特徴とする。
[0034] 上記発明の第一の側面にお!、て、さらに好ま 、実施例では、前記記憶部からの 読み出しの際に、前記読み出しワード線によって指定された全ての前記メモリセルは 、前記読み出しビット線によって指定され、指定された全ての前記記憶部から、同時 に読み出しが行われることを特徴とする。
[0035] また、上記発明の第二の側面によるバッファ回路は、各々、一対の記憶部で構成さ れる複数のメモリセルと、前記複数のメモリセルの行を指定する複数の書き込みヮー ド線と、前記複数のメモリセルの行を指定する複数の読み出しワード線対と、前記一 対の記憶部への書き込みの際に、前記一対の記憶部に共通な前記書き込みワード 線を駆動する書き込みローデコーダと、前記記憶部からの読み出しの際に、前記記 憶部に接続される前記読み出しワード線を駆動する読み出しローデコーダと、前記 一対の記憶部への書き込みの際に、前記一対の記憶部を指定し、前記書き込みヮ ード線とによって共通に指定された前記一対の記憶部の双方に、それぞれ入力され るデータをそれぞれ書き込む複数の書き込みビット線対と、前記記憶部からの読み 出しの際に、前記記憶部を指定し、前記読み出しワード線とによって共通に指定され た前記記憶部から、データを読み出す複数の読み出しビット線とを有する SRAM回路 を複数備え、前記 SRAM回路の前記読み出しビット線と、他の前記 SRAM回路の前記 書き込みビット線対の一方とが互いに接続されることを特徴とする。
発明の効果
[0036] 本発明の SRAM回路は、 2ビットの情報に対して共通の書き込みワード線を用いて アクセスことにより、処理の高速ィ匕とメモリサイズの小型化を実現することができる。 図面の簡単な説明
[0037] [図 1]本発明を適用した SRAMセルの構成図である。
[図 2]本発明の第一の実施形態における SRAM回路の構成図である。
[図 3]本発明の SRAMをバッファ回路に適用する例である。
[図 4]CPU100の演算結果を保持するレジスタ 102の構成図である。
[図 5]ノッファ回路に適用される本発明の SRAM回路である。
[図 6]バッファ回路に適用される本発明の SRAM回路 101bである。
[図 7]従来の 1リード Z2ライトの SRAM回路の構成図である。
[図 8]従来の 1リード Z2ライトの SRAM回路に用いられる SRAMセルの構成図である。
[図 9]1リード Z2ライトの SRAM回路の使用例を示す図である。
発明を実施するための最良の形態
[0038] 以下、図面に従って本発明の実施の形態について説明する。但し、本発明の技術 的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とそ の均等物まで及ぶものである。
[0039] 図 1は、本発明の一実施形態を適用した SRAMセルの構成図である。本実施形態 による SRAMセルは、 1ビットを記憶する記憶部 219と 220とを一対含み、 4つの Pチヤネ ル MOSトランジスタ、 12個の Nチャネル MOSトランジスタで構成される。また、 SRAMセ ルに含まれる一対の記憶部は、 6本のビット線、及び、 3本のワード線を介してァクセ スされる。そして、読み出しを行うポートが 1つであるのに対して、書き込みは 2つのポ ートを用いて行われる。 ている。また同様に、トランジスタ 203と 204、 211と 212、及び、 213と 214が並列に接続 されている。これらの 8つのトランジスタで一対の記憶部 219と 220とを構成するため、 図 1の SRAMセルには 2ビットの情報が保持される。
[0041] ゲートが読み出しワード線 +RWL1に接続される Nチャネル MOSトランジスタ 205は、 読み出しビット線 +RBLと、インバータ回路を構成するトランジスタ 201と 202のゲート側 のノードとを接続する。また、同様にゲートが読み出しワード線 +RWL1に接続される N チャネル MOSトランジスタ 207は、読み出しビット線- RBLと、同じくインバータ回路を構 成するトランジスタ 203と 204のゲート側のノードとを接続する。さらに、ゲートが読み出 しワード線 +RWL0に接続される Nチャネル MOSトランジスタ 216は、読み出しビット線 + RBLと、インバータ回路を構成するトランジスタ 211と 212のゲート側のノードとを接続 する。また、同様にゲートが読み出しワード線 +RWL0に接続される Nチャネル MOSトラ ンジスタ 218は、読み出しビット線- RBLと、同じくインバータ回路を構成するトランジス タ 213と 214のゲート側のノードとを接続する。ゲートが書き込みワード線 +WWLに接続 される Nチャネル MOSトランジスタ 206、 208、 216、及び、 218は、各々、書き込みビット 線 +WBL1、 - WBL1、 +WBL0、 - WBL0と接続される。
[0042] この SRAMセルに対して書き込みを行う場合には、まず、書き込みワード線 +WWLを Hにする。これにより、 Nチャネル MOSトランジスタ 206、 208、 215、及び、 217が導通す る。次に、記憶したいデータ力 書き込みビット線 +WBL0、及び、 +WBL1から入力さ れる。同時に、書き込みビット線- WBL0からは、書き込みビット線 +WBL0とは逆の状 態が入力され、書き込みビット線- WBL1からは書き込みビット線 +WBL1とは逆の状態 が入力される。
[0043] 書き込みビット線 +WBL1力 Nチャネル MOSトランジスタ 206を介して入力されたデ ータは、インバータ回路を構成するトランジスタ 201と 202のゲート側に保持される。ま た、書き込みビット線 +WBL0から Nチャネル MOSトランジスタ 215を介して入力された データは、インバータ回路を構成するトランジスタ 211と 212のゲート側に保持される。
[0044] インバータ回路を構成するトランジスタ 201と 202のゲート側のノードに記憶したいデ ータが Hである場合には、 Nチャネル MOSトランジスタ 202と Pチャネル MOSトランジス タ 203は導通し、インバータ回路を構成するトランジスタ 201と 202のゲート側のノード は Hに固定され、同じくインバータ回路を構成するトランジスタ 203と 204のゲート側の ノードは Uこ固定される。
[0045] インバータ回路を構成するトランジスタ 201と 202のゲート側のノードにデータを記憶 するのと同時に、さらに、別の系統のポートを用いて同じくインバータ回路を構成する トランジスタ 211と 212のゲート側のノードに書き込みを行うことが可能である。その場 合、書き込みワード線 +WWLが Hになったタイミングで、記憶したいデータを、書き込 みビット線 +WBL0から入力する。インバータ回路を構成するトランジスタ 211と 212のゲ ート側のノードに記憶した 、データが Lである場合には、 Nチャネル MOSトランジスタ 2 14と Pチャネル MOSトランジスタ 211は導通し、当該インバータ回路を構成するトランジ スタ 211と 212のゲート側のノードは Lに固定され、同じくインバータ回路を構成するトラ ンジスタ 213と 214のゲート側のノードは Hに固定される。
[0046] この SRAMセル力もデータの読み出しを行う場合には、まず、読み出しワード線 +RW L1を Hにする。これにより、 Nチャネル MOSトランジスタ 205と 207が導通する。そして、 インバータ回路を構成するトランジスタ 201と 202のゲート側のノードに記憶されたデー タカ 読み出しビット線 +RBLから出力される。同時に、読み出しビット線- RBLからは、 読み出しビット線 +RBLとは逆の状態が出力される。
[0047] その後、読み出しワード線 +RWL0を Hにする。これにより、 Nチャネル MOSトランジス タ 216と 218が導通する。そして、インバータ回路を構成するトランジスタ 211と 212のゲ ート側のノードに記憶されたデータが、読み出しビット線 +RBLから出力される。同時 に、読み出しビット線- RBLからは、当該読み出しビット線 +RBLとは逆の状態が出力さ れる。
[0048] 図 1に表される本実施形態による SRAMセルは、図 8に表される従来の SRAMセルの 2倍の情報を保持する。しかし、図 8に表される従来の SRAMセルは、 10個のトランジ スタ、 3本のワード線、及び、 6本のビット線で構成されるのに対して、本実施形態によ る SRAMセルは 16個のトランジスタ、 3本のワード線、及び、 6本のビット線で構成され ている。本実施形態による SRAMセルは、従来の回路の 2倍の情報を保持するため、 2ビット単位の容量で比較した場合において、 20個のトランジスタ、 6本のワード線、及 び、 12本のビット線で構成される従来の SRAMセルに比べてトランジスタ 4個とワード 線 3本、及び、ビット線 6本を節約することが可能である。従って、本発明を用いること により従来例と比較して、単位記憶容量当たりのトランジスタやワード線等の物理量を 削減することが可能となる。
[0049] このようなトランジスタやワード線及びビット線の削減により、 SRAM回路の小型化を 行うことができる。また、単位記憶容量当たりの物理量を削減することに伴う SRAM回 路の小型化によってワード線やビット線の線長が短くなり、ワード線やビット線の抵抗 値も低下するため、トランジスタを駆動する駆動電流を大きくすることができる。さらに 、駆動電流が大きくなると、トランジスタの動作が高速ィ匕し、 SRAM回路自体の高速ィ匕 が可能となる。
[0050] 図 2は、本発明の第一の実施形態における SRAM回路の構成図である。
[0051] 本発明の SRAMセルで構成されるメモリアレイ 200から読み出しを行う際には、まず、 読み出しアドレスレジスタ RARに読み出しを行うアドレスを示すビット列が格納される。 格納されたビット列の最下位を除く下位ビット (カラムアドレス）に基づいて、読み出し カラムデコーダ RCDCは、対応する読み出しビット線を駆動する。同時に、格納された ビット列の上位ビット（ローアドレス）、及び、最下位ビット（選択ビット） 221に基づ!/、て 、読み出しローデコーダ RRDCは、対応する読み出しワード線を駆動する。最下位ビ ット 221は、図 1における読み出しワード線 +RWL1、及び、 +RWL0のうちのどちらを 駆動するかを決定するために用いられる選択ビットである。最下位ビットが 0の場合 ( 偶数アドレスの場合）、読み出しワード線 +RWL0が駆動され、最下位ビットが 1の場 合 (奇数アドレスの場合）、読み出しワード線 +RWL1が駆動される。
[0052] 当該ビット線、及び、ワード線の駆動により、図 1におけるトランジスタ 205、 207、 216 又は 218が導通され、所望のメモリセルに記憶されたデータへのリードアクセスを可能 にする。読み出しアドレスレジスタ RARに格納されたビット列に基づ!/、てアクセスされ たメモリアレイ 200内のデータは、メモリアレイ 200に接続される全てのビット線の論理 和（OR論理演算）をとることによって出力される。
[0053] また、本発明の SRAMセルで構成されるメモリアレイ 200に対して書き込みを行う際 には、まず、書き込みアドレスレジスタ WARに書き込みを行うアドレスを示すビット列 が格納される。この時、読み出しに使用されていたアドレスのビット数力 であるとす れば、書き込みに使用されるアドレスのビット数は N-1となる。なぜなら、読み出しに使 用されるアドレスの最下位ビットである選択ビットが 1の場合 (奇数アドレスの場合）と 0 の場合 (偶数アドレスの場合）は、データが同一のセルに格納でき、同一のセルに対 して奇数アドレスに対するデータと偶数アドレスに対するデータとを同時に書き込み を行う力 である。
最下位ビットに該当する選択ビットを除 、た書き込みアドレスレジスタ WARに書き込 みを行うアドレスを示す N-1桁のビット列が格納されると、書き込みカラムデコーダ WC DCは、格納されたビット列の下位ビット (カラムアドレス）に基づいて、当該カラムアド レスのデコードを行 、書き込みビット線を駆動する。書き込みローデコーダ WRDCは、 格納されたビット列の上位ビット（ローアドレス）に基づいて、当該ローアドレスのデコ ードを行い書き込みワード線 +WWLを駆動する。尚、ビット線の駆動の際に、書き込 み位置のアドレスの最下位ビットが 0 (偶数アドレス）であるデータ WD0と、書き込み位 置のアドレスの最下位ビットが 1 (奇数アドレス）であるデータ WD1とが、図 1における 書き込みビット線 +WBL0、及び、 +WBL1を駆動する信号と論理積 (AND論理演算） をとり、セル内に書き込まれる。例えば、本実施形態における図 1の SRAMセルにおい て、偶数アドレスと奇数アドレスにそれぞれ、データ WD0とデータ WD1とを同時に書き 込む場合を例に説明する。この SRAMセルに対して書き込みを行う場合には、まず、 書き込みワード線 +WWLを Hにする。これにより、 Nチャネル MOSトランジスタ 206、 208 、 215、及び、 217が導通する。次に、データ WD0が偶数アドレスに対応する書き込み ビット線 +WBL0、及び、データ WD1が奇数アドレスに対応する書き込みビット線 +WBL 1から入力される。ここで、データ WD0が 0の場合には、書き込みビット線 +WBL0を駆 動する信号の値 1との論理積 (AND論理演算）の結果である 0が +WBL0から入力され ,データ WD0が 1の場合には、書き込みビット線 +WBL0を駆動する信号の値 1との論 理積 (AND論理演算）の結果である 1が +WBL0から入力される。同様に、データ WD1 が 0の場合には、書き込みビット線 +WBL1を駆動する信号の値 1との論理積 (AND論 理演算）の結果である 0力 WBL1から入力され，データ WD1力その場合には、書き込 みビット線 +WBL1を駆動する信号の値 1との論理積 (AND論理演算）の結果である 1 が +WBL1から入力される。同時に、書き込みビット線- WBL0からは、書き込みビット線 +WBL0とは逆の状態が入力され、書き込みビット線- WBL1からは書き込みビット線 + WBL1とは逆の状態が入力される。
[0055] 書き込みビット線 +WBL1力 Nチャネル MOSトランジスタ 206を介して入力されたデ ータは、インバータ回路を構成するトランジスタ 201と 202のゲート側に保持される。ま た、書き込みビット線 +WBL0から Nチャネル MOSトランジスタ 215を介して入力された データは、インバータ回路を構成するトランジスタ 211と 212のゲート側に保持される。
[0056] このような構成にすることにより、従来の 1リード Z2ライトの SRAM回路においては書 き込みアドレスレジスタ WAR、書き込みカラムデコーダ WCDC、書き込みローデコー ダ WRDC、及び、書き込みデータレジスタ WDRがそれぞれ 2つ必要であつたのに対し 、本実施形態のの SRAM回路においてはそれぞれ 1つずつで機能させることができる 。さらに書き込みカラムデコーダ WCDCは、偶数アドレスまたは奇数アドレスの選択を 行う選択ビットに該当する最下位ビットが不要となることにより小型で高速になる。この ように、メモリアレイの周辺回路を簡略ィ匕することにより、 SRAM回路を小型化すること が可能となる。
[0057] また、従来の 1リード Z2ライトの SRAM回路においては、書き込み系統が 2系統存 在したため、 2系統が同一の位置に書き込みを行うことを禁止する排他制御のための ハードウェアが必要であった。しかし、本実施形態の SRAM回路においては、同時に 同じ位置に書き込みを行うことがないため、このような排他制御のためのハードウェア も省略し、小型化することが可能である。
[0058] 次に、本発明の第二の実施形態について説明する。
[0059] 図 3は、 SRAM回路をバッファ回路に適用する例である。 CPU100の演算結果はレジ スタ 102に格納される。ここでレジスタ 102は 64ビットのデータ長であり、上位の 32ビット データを格納する上位ビット部 102xと、下位の 32ビットデータを格納する下位ビット部 102yとを仮想的に含むものとする。
[0060] また、レジスタ 102に一時的に保持されたデータは CPU100が次の演算を開始する ために、即座にバッファ回路 101aに格納されなければならない。
[0061] ノッファ回路として使用される本実施形態の SRAM回路 101aのデータ幅は 32ビット 長である力 1つのセルに対して 2ビットの情報を格納することができる本実施形態の 回路構成によりレジスタ 102の上位ビット部 102x、及び、下位ビット部 102yの 2系統か ら、同時に書き込みを行うことが可能である。
[0062] まず、書き込みローデコーダ WRDCaは、 SRAM回路 101aの奇数アドレスに対応する アドレス 1部 101a_lxと偶数アドレスに対応するアドレス 0部 101a_lyを同時に指定する ために、両者の間にある書き込みワード線 WLa_lを駆動する。レジスタ 102の上位ビッ ト部 102xの 32ビット長データは、 SRAM回路 101aのアドレス 1部 101a_lxに書き込まれる 。また、レジスタ 102の下位ビット部 102yの 32ビット長データは、 SRAM回路 101aのアド レス 0部 101a_lyに書き込まれる。
[0063] ここで、上記で説明し SRAM回路の奇数アドレスに対応するアドレス 1部と偶数アドレ スに対応するアドレス 0部への同時書き込みの動作を行うために、レジスタ 102と SRA M回路 101aがどのように接続されているかを説明する。
[0064] 図 4は、 CPU100の演算結果を保持するレジスタ 102の内部構成図である。また、図 5は、バッファ回路に適用される本実施形態の SRAM回路 101aである。レジスタ 102は 、それぞれ、図 1で示したように Pチャネル MOSトランジスタ（図 1における 202、 204、 21 2及び 214)と Nチャネル MOSトランジスタ（図 1における 201、 203、 211及び 213)が並列 に接続されたインバータ回路のループにより構成される 64個のフリップフロップ F00か ら F63で構成されている。又、 64個のフリップフロップ F00から F63のうち、フリップフロッ プ F0から F31がレジスタ 102の上位ビット部 102xに割当てられ、フリップ F32から F63が レジスタ 102の下位ビット部 102yに割当てられる。 64個のフリップフロップには、それぞ れ、フリップフロップが保持する内容をリセットするクリア信号 CRとフリップフロップを駆 動するクロック信号 CLKが入力する。また、 64個のフリップフロップ F00から F63には、 CPU100の演算結果であるビット DOから D63がデータ入力として接続される。
[0065] フリップフロップ F00から F63は、ビット DOから D63から入力されたデータを、クリア信 号 CRが入力されるまで、出力信号 OUT0から OUT63として出力する。つまり、 CPU 10 0による演算結果は、クリア信号 CRの入力までレジスタ 102に保持される。
[0066] レジスタ 102からの出力信号 OUT0から OUT63は、図 5においてそれぞれフリップフ ロップ CL00から CL31を構成する本実施形態の SRAM回路 101aの書き込みビット線 + WBL0、及び、 +WBL1に入力される。また、レジスタ 102からの出力信号 OUT0から 0 UT63の反転信号は、図 5においてそれぞれフリップフロップ CL00から CL31を構成す る本実施形態の SRAM回路 101aの書き込みビット線 WBL0、及び、 WBL1に入力 する。
[0067] さらに詳細に説明すると、レジスタ 102の上位ビット部 102xにあたるフリップフロップ F 00から F31の出力信号 OUT0から OUT31は、図 5における書き込みビット線 +WBL1J) 0から +WBL1_31に各々入力される。また、フリップフロップ F00から F31の出力信号 0 UT0から OUT31の反転信号は、同様に図 5における書き込みビット線—WBL1_00か らー WBL1_31に入力される。
[0068] そして、レジスタ 102の下位ビット部 102yにあたるフリップフロップ F32から F63の出力 信号 OUT32から OUT63は、同様に図 5における書き込みビット線 +WBL0_00から + WBL0_31に入力される。また、フリップフロップ F32から F63の出力信号 OUT32から OU T63の反転信号は、同様に図 5における書き込みビット線—WBL0_00から—WBL0_31 に入力される。
[0069] 上記で説明した書き込みビット線へのデータの入力と同時に、図 3における書き込 みローデコーダ WRDCaは、ローアドレスのデコード結果に基づいて図 5におけるヮー ド線 +WWLを駆動する。ワード線 +WWLによって指定されるメモリセル CL00から CL 31に対して、書き込みビット線 +WBL1_00から +WBL1_31から入力された信号は、書 き込みアドレスが奇数アドレスである場合に対応するアドレス 1部 101a_lxに記憶され 、書き込みビット線 +WBL0_00から +WBL0_31に入力した信号は、書き込みアドレス が偶数アドレスである場合に対応するアドレス 0部 101a_lyに記憶される。
[0070] 次に、図 3における SRAM回路 101aからデータを読み出し、さらに、 SRAM回路 101b に対して書き込みを行う場合にっ 、て説明する。
[0071] まず、図 3における読み出しローデコーダ RRDCaは、ローアドレスのデコード結果に 基づいて SRAM回路 101aからの読み出しを行う行を指定する。図 3の場合、 4つの行 1 01a_lx、 101a_ly、 101a_2x及び 101a_2yの中力 選択が行われる。ここでは、図 5にお いて奇数アドレスに対応するアドレス 1部 101a_lxに対応する読み出しワード線 +RWL を駆動するものとする。そして、書き込みローデコーダ WRDCbは、書き込みを行うベ き SRAM回路 101b内の行を選択する。ここでは、 SRAM回路 101bのアドレス 1部 101b_l Xとアドレス 0部 101b_lyを同時に指定するために、図 5において両者の間にある書き 込みワード線 +WWLを駆動するものとする。
[0072] SRAM回路 101a内の奇数アドレスに対応するアドレス 1部 101a_lxの 16ビット長の上 位データは、 SRAM回路 101bの奇数アドレスに対応するアドレス 1部 101b_lxに書き込 まれる。また、 SRAM回路 101a内の奇数アドレスに対応するアドレス 1部 101a_lxの 16 ビット長の下位データは、 SRAM回路 101b内の偶数アドレスに対応するアドレス 0部 10 lb_lyに書き込まれる。
[0073] ここで、上記で説明した動作を行うために、 SRAM回路 101aと 101bとがどのように接 続されているかを説明する。
[0074] 図 6は、バッファ回路に適用される SRAM回路 101bである。図 5における SRAM回路 1
Olaからの出力を行う読み出しビット線 + RBL_00から + RBL_31は、それぞれ、図 6に おける書き込みビット線 +WBL1_00から +WBL1_15、及び、 +WBL0_00から +WBL0_15 に入力される。
[0075] さらに詳細に説明すると、図 3における SRAM回路 101aからの出力である 16ビット長 の上位データを出力する読み出しビット線 + RBL_00から + RBL_15は、図 6における 書き込みビット線 +WBL1_00から +WBLU5に入力される。そして、図 3における SRA M回路 101aからの出力である 16ビット長の下位データを出力する読み出しビット線 + RBL_16から + RBL_31は、図 6における書き込みビット線 + WBL0_00から + WBL0_15 に入力される。
[0076] また、図 3における SRAM回路 101aからの出力である 16ビット長の上位データの反 転信号を出力する読み出しビット線— RBL_00から— RBL_15は、図 6における書き込 みビット線一 WBL1_00から一 WBLU5に入力される。そして、図 3における SRAM回路 101aからの出力である 16ビット長の下位データの反転信号を出力する読み出しビット 線一 RBL_16から一 RBL_31は、図 6における書き込みビット線一 WBL0_00から一 WBL 0_15に入力される。
[0077] 書き込みビット線へのデータの入力と同時に、図 3における書き込みローデコーダ WRDCbは、ローアドレスのデコード結果に基づいて図 6におけるワード線 +WWLを 駆動する。ワード線 +WWLによって指定されるメモリセル CL00から CL15に対して、 書き込みビット線 +WBL1_00から +WBLU5から入力された信号は、書き込みァドレ スが奇数アドレスである場合に対応するアドレス 1部 101b_lxに記憶され、書き込みビ ット線 +WBL0_00から +WBL0_15に入力した信号は、書き込みアドレスが偶数アドレ スである場合に対応するアドレス 0部 101b_lyに記憶される。
[0078] このように、上記で説明したバッファ回路は、本実施形態の SRAM回路を用いたメモ リセルにより構成されるため、トランジスタやワード線等の削減により、回路の小型化 を行うことができる。また、小型化によってワード線やビット線が短くなり、ワード線ゃビ ット線の抵抗値も低下するため、トランジスタを駆動する駆動電流を大きくすることが できる。駆動電流が大きくなると、トランジスタの動作が高速ィ匕し、 SRAM回路自体の 高速ィ匕が可能となる。
[0079] また、 2つ必要であった書き込みローデコーダを一つ省略することにより、 SRAM回 路を小型化することが可能である。

Claims

請求の範囲
[1] 共通の書き込みワード線に並列に接続される第 1及び第 2のフリップフロップ回路と 前記第 1のフリップフロップ回路に接続され、前記書き込みワード線に供給される書 き込み制御信号により導通されて第 1の書き込み信号を前記第 1のフリップフロップ 回路に供給する第 1の書き込み制御回路と、
前記第 2のフリップフロップ回路に接続され、前記書き込みワード線に供給される書 き込み制御信号により導通されて第 2の書き込み信号を前記第 2のフリップフロップ 回路に供給する第 2の書き込み制御回路と、を有することを特徴とするメモリ回路。
[2] 前記メモリ回路はさらに、
前記第 1のフリップフロップ回路に接続され、第 1の読み出しワード線に供給される 第 1の読み出し制御信号により導通され、前記第 1のフリップフロップ回路からの読み 出し信号の読み出し制御を行う第 1の読み出し制御回路と、
前記第 2のフリップフロップ回路の接続され、第 2の読み出しワード線に供給される 第 2の読み出し制御信号により導通され、前記第 2のフリップフロップ回路からの読み 出し信号の読み出し制御を行う第 2の読み出し制御回路と、を有することを特徴とす る請求項 1記載のメモリ回路。
[3] 前記書き込み制御回路はそれぞれ、
前記フリップフロップ回路に接続され、前記書き込みワード線に供給される書き込 み制御信号により導通されて第 1の書き込み信号を前記フリップフロップ回路に供給 する第 1の書き込み制御スイッチング素子と、
前記フリップフロップ回路に接続され、前記書き込みワード線に供給される書き込 み制御信号により導通されて前記書き込み信号の反転信号を前記フリップフロップ 回路に供給する第 2の書き込み制御スイッチング素子と、から構成され、
前記読み出し制御回路はそれぞれ、
前記第 1のフリップフロップ回路に接続され、第 1の読み出しワード線に供給される 第 1の読み出し制御信号により導通され、前記第 1のフリップフロップ回路からの読み 出し信号の読み出し制御を行う第 1の読み出し制御スイッチング素子と、 前記第 2のフリップフロップ回路の接続され、第 2の読み出しワード線に供給される 第 2の読み出し制御信号により導通され、前記第 2のフリップフロップ回路からの前記 読み出し信号の反転信号の読み出し制御を行う第 2の読み出し制御スイッチング素 子と、力 構成されることを特徴とする請求項 2記載のメモリ回路。
[4] 前記メモリ回路は、さらに上位アドレス用書き込みデコーダ及び下位アドレス用書き 込みデコーダと上位アドレス用読み出しデコーダ及び下位アドレス用読み出しデコ一 ダとを有し、
前記第 1及び前記第 2の書き込み制御信号は前記上位アドレス用書き込みデコー ダにより制御され、
前記第 1及び前記第 2の書き込み信号は前記下位アドレス用書き込みデコーダに より制御され、
前記読み出し制御信号は前記上位アドレス用読み出しデコーダにより制御され、 前記読み出し信号は前記下位アドレス用読み出しデコーダにより制御されることを 特徴とする請求項 2記載のメモリ回路。
[5] 書き込み制御信号が接続される上位アドレス用書き込みデコーダと、
書き込み信号が接続される下位アドレス用書き込みデコーダと、
読み出し制御信号が接続される上位アドレス用読み出しデコーダと、
読み出し信号が接続される下位アドレス用読み出しデコーダと、
第 1のフリップフロップ回路及び第 1の前記書き込み信号との間の導通を第 1の前 記書き込み制御信号により制御を行う第 1の書き込み制御回路と、
第 2のフリップフロップ回路及び第 2の前記書き込み信号との間の導通を第 2の前 記書き込み制御信号により制御を行う第 2の書き込み制御回路と、
前記第 1のフリップフロップ回路及び前記読み出し信号との間の導通を前記読み出 し制御信号により制御を行う第 1の読み出し制御回路と、
前記第 2のフリップフロップ回路及び前記読み出し信号との間の導通を前記読み出 し制御信号により制御を行う第 2の読み出し制御回路とを有するバッファ手段と演算 処理手段とを備えることを特徴とする情報処理装置。
[6] 第 1のフリップフロップ回路に接続され、書き込みワード線に供給される書き込み制 御信号により導通されて第 1の書き込み信号を前記第 1のフリップフロップ回路に供 給する第 1の書き込みを行うステップと、
第 2のフリップフロップ回路に接続され、前記書き込みワード線に供給される書き込 み制御信号により導通されて第 2の書き込み信号を前記第 2のフリップフロップ回路 に供給する第 2の書き込みを行うステップと、
前記第 1のフリップフロップ回路に接続され、第 1の読み出しワード線に供給される 第 1の読み出し制御信号により導通され、前記第 1のフリップフロップ回路からの読み 出し信号の読み出し制御を行う第 1の読み出しを行うステップと、
前記第 2のフリップフロップ回路の接続され、第 2の読み出しワード線に供給される 第 2の読み出し制御信号により導通され、前記第 2のフリップフロップ回路からの読み 出し信号の読み出し制御を行う第 2の読み出しを行うステップとを有することを特徴と するメモリ回路の制御方法。
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