JPH0395791A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ワード線に結合されたメモリセルをその配列
に従って順番にアクセス可能な半導体記憶装置、さらに
はワード線の切換え直後におけるメモリセルデータの高
速読出しのための技術に関し、例えば画像情報用のシリ
アルアクセスメモリやＦＩＦ○バッファメモリに適用し
て有効な技術に関する。

〔従来技術〕

フレームバッファメモリとして利用されるようなシリア
ルアクセスメモリや、先入れ先出し形式でデータを入出
力するＦＩＦＯバッファメモリは、マトリクス配置され
た複数個のメモリセルを含み、メモリセルの選択端子に
結合されて行方向に延在するワード線と、メモリセルの
データ入出力端子に結合されて列方向に延在するビット
線とを、内蔵アドレスカウンタの出力に基づいて選択し
、選択されたワード線に結合されたメモリセルをその配
列に従って順番にアクセス可能にされる。このようなメ
モリからメモリセルデータを外部に読出すまでには、所
定のワード線をワードドライバで端から端まで選択レベ
ルに駆動すると共に，選択されたワード線につながるメ
モリセルのデータによってビット線並びにコモンデータ
線を駆動し、センスアンプがそのコモンデータ線のレベ
ルを検出して増幅するまでの時間を少なくとも待たなけ
ればならない。この関係は書込みの場合にも同じである
。したがって、内蔵アドレスカウンタの出力値によって
ワード線やビット線の選択状態がスタティックに保たれ
る構造−を持っ場合、ワード線を切り換えてメモリセル
を選択する場合とワード線の選択状態をそのままにして
メモリセルの選択状態を切り換える場合とでは前者の方
が時間かがかり、メモリ全体のアクセスタイムはその遅
い方の時間によって規定されてしまう。特にワード線は
メモリセルの選択トランジスタを構成するゲート電極な
どを兼ねるため、アルミニウムで形成されるビット線や
コモンデータ線とは異なり、ポリシリコンやポリサイド
などの高抵抗材料で形威されることが多く、また，ワー
ド線には選択トランジスタの入力容量に起因するような
比較的大きな寄生容量が存在する。このため、ワード線
を切り換えてメモリセルを選択する場合とそうでない場
合とではアクセス可能な時間に大きな相違を生ずる。

そこで従来のシリアルアクセスメモリでは，ワード線の
選択切換え直後におけるアクセスタイムを高速化するた
め、ワード線の切換え直後において最初に選択されるメ
モリセル側にワードドライバを配置したりする技術が特
開昭６３−２７９４８８号公報によって開示されている
。

〔発明が解決しようとする課題〕

しかしながら、従来技術はワード線切換え直後において
選択されるメモリセルのためのワード線駆動という一側
面だけを考慮しているのみであり、コモンデータ線側の
負荷、換言すれば選択されるメモリセルにとっての負荷
に対しては何等考慮されていない。本発明者はワード線
切換え直後に選択されるべきメモリセルが駆動しなけれ
ばならないコモンデータ側の負荷も小さくすることがシ
リアルアクセスメモリのアクセスタイムをさらに短縮す
る上において必要であることを見出した。即ち、ワード
線の選択状態をそのままにしてメモリセルの選択状態を
切り換える場合には既に当該ワード線の選択状態は確定
され或いはそれに近い状態になっているため、ワード線
の駆動には殆ど時間を要しない。これに対し、ワード線
を切り換えてメモリセルを選択する場合には当該メモリ
セルの直近にワードドライバが配置されていてもそのワ
ード線を最初から選択レベルに駆動しなければならない
。このような時間の差を吸収するには、ワード線切換え
直後に選択されるべきメモリセルが駆動しなければなら
ないコモンデータ線側の負荷を相対的にその他のメモリ
セル側の負荷よりも小さくすることが必要であることを
見出した。

本発明の目的は，ワード線に結合されたメモリセルをそ
の配列に従って順番にアクセス可能な構或を持つ場合に
おいて、ワード線切り換え直後に選択されるメモリセル
のアクセスタイムを、ワード線の駆動並びに当該メモリ
セルが駆動すべき負荷の２面から短縮して全体のアクセ
スタイムを高速化することができる半導体記憶装置を提
供することにある。

上記並びにそのほかの目的と新規な特徴は本明細書の記
述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ＸＹ方向にマトリクス配置された複数個のメ
モリセルを含み、メモリセルの選択端子に結合されてＸ
方向に延在するワード線と、メモリセルのデータ出力端
子に結合されてＹ方向に延在するビット線とを、アドレ
スカウンタの出力アドレス信号に基づいて選択し、選択
されたワード線に結合されたメモリセルをその配列に従
って順番にアクセス可能にされ、前記メモリセルアレイ
を，各ワード線において最初に選択されるメモリセルを
含む第１メモリマットとその他のメモリセルを含む第２
メモリマットに分割し、同一ワード線選択信号によって
駆動されるワード線駈動回路を双方のメモリマット側に
配置し、さらに、第１メモリマットに含まれるメモリセ
ルのビット線に共通接続された第１センスアンプと、第
２メモリマットに含まれるメモリセルのビット線に共通
データ線を介して共通接続された第２センスアンプと、
第１センスアンプ又は第２センスアンプの出力を選択す
る選択回路とを含めて半導体記憶装置を構成するもので
ある。

また，上記構或のメモリにおけるワード線駆動回路の代
わりに、双方のメモリマットに共通のワード線を前記第
１メモリマット側から駆動する駆動回路を採用してもよ
い。

さらに、夫々のメモリにおいて第１メモリマットに含ま
れるメモリセルのビット線駆動能力を第２メモリマット
に含まれるメモリセルよりも大きくすることができる。

〔作　用〕

上記した手段によれば、ワード線の切換え直後に選択さ
れるメモリセルの直近に配置されたワード線駆動回路は
、当該メモリセル位置におけるワード線の選択状態を最
初に確定させる。したがって、ワード線切換え直後に選
択されるメモリセルに対しては当該選択ワード線全体が
選択レベルに確定されるのを待たずにアクセス可能にな
り、またそれに続く一連のメモリセル選択タイミングま
でには当該ワード線は既に選択レベルに駆動されている
から，ワード線に結合されたメモリセルをその配列の順
番に従って次々にアクセスしていくとき、ワード線の選
択状態をそのままにしてメモリセルの選択状態を切り替
えていく場合はもとより、ワード線切換え直後にメモリ
セルを選択する場合にも、ワード線の駆動という点から
メモリセルの高速アクセスが達成される。

ここで、ワード線の切換え直後に選択されるメモリセル
の直近にワード線駆動回路を配置した場合にもやはりそ
のワード線駆動回路は当該ワード線を最初から選択レベ
ルに駆動しなければならないが、ワード線の選択状態を
そのままにしてメモリセルの選択状態を切り替える場合
には当該部位でのワード線選択レベルは既に確定済みで
あって即座にビット線の選択を行い得る状態にされてい
る。

このとき、ワード線切換え直後に選択されるメモリセル
を含む第１メモリマットのメモリセルが第２メモリマッ
トのコモンデータ線とは分離させて専用の第１センスア
ンプに接続しておくことは、ワード線切換え直後に選択
されるメモリセルが駆動しなければならない負荷を第２
メモリマット側のメモリセルよりも低減するように作用
する。換言すれば、第１メモリマット側で選択されたメ
モリセルデータによって第１センスアンプの出力が確定
されるまでの時間の方が第２メモリマット側で選択され
たメモリセルデータによって第２センスアンプの出力が
確定されるまでの時間よりも短くなり、このことが、ワ
ード線の切換え直後に選択されるメモリセルの直近にワ
ード線駆動回路を配置するという構成と相乗的に作用し
て、ワード線に結合されたメモリセルを順番にアクセス
するときのアクセスタイムを一層高速化する。

〔実　施　例〕

第１図には本発明の一実旅例に係るシリアルアクセスメ
モリが示される。同図に示されるシリアルアクセスメモ
リは、特に制限されないが、公知の半導体集積回路製造
技術により、シリコン基板のような１個の半導体基板に
形成されている。

本実施例のシリアルアクセスメモリはマトリクス配置さ
れたスタティック型のメモリセルＭ　Ｃ　ｏｏ〜Ｍ　Ｃ
　ｍ　ｎを含み、リードカウンタｌ及びライトカウンタ
２の値に基づいてそのメモリセルＭ　Ｃ，．〜Ｍ　Ｃ　
ｍ　ｎの配列に従ってデータを順番に入出力するデュア
ルポートＲＡＭ　（ランダム・アクセス・メモリ）とし
て構或され、例えば画像情報のためのフレームバッファ
メモリなどとして利用される。

ここで先ず、前記メモリセルＭ　Ｃ。，　−　Ｍ　Ｃ　
ｍ　ｎはその配列の順番に従ってアドレスが割り当てら
れ、そのアドレスはパイナリカウンタによって構成され
るようなりードカウンタ１及びライトカウンタ２で指定
される。リードカウンタエ及びライトカウンタ２はリセ
ット状態においてメモリセルＭＣ，。を指定するように
初期化され、アクセス動作の指示に従ってメモリセルＭ
　Ｃ　ｍ　ｎのアドレスまで順番にインクリメントを行
って、アクセスアドレスを順次帰還的に生或する。上記
リード力ウンタエ（ライトカウンタ２）は、その上位側
ビットによりメモリセルＭＣ．。〜Ｍ　Ｃ　ｍ　ｎの行
アドレスＲＡｒ　（ＲＡｗ）を指定し、また、その下位
側ビットによりメモリセルＭＣＩ，。〜Ｍ　Ｃ　ｍ　ｎ
の列アドレスＣＡｒ−（ＣＡｗ）を指定する。

前記メモリセルＭＣ，．〜Ｍ　Ｃ　ｍ　ｎは相互に同じ
構成を持ち、帰還接続された２個のインバータ３，４に
よって等価的に示されたスタティックランチ回路を含み
、双方のデータ入出力端子に、書込みトランスファゲー
トを構成する。ｌ対のＮチャンネル型ＭＯＳＦＥＴ（１
，Ｑｌと、読出しトランスファゲートを構成するＮチャ
ンネル型ＭＯＳＦＥＴＱ２，Ｑ２とが結合されて成る。

書込みトランスファゲートは列毎に書込みビット線ＢＬ
ｗｏ，ＢＬｗ．”ＢＬｗｎ，ＢＬｗｎに結合され、また
読出しトランスファゲートは列毎に読出しビット線ＢＬ
ｒ，，ＢＬｒ．〜ＢＬｒｎ，ＢＬｒｎに結合されている
。

各行のメモリセルにおいて先頭アドレス（第１図の右端
）に配置された一列分のメモリセルＭＣｌｌＯｔ・・・
ＭＣｍ，は第１メモリマットＭＡＴａを構成し、その他
のメモリセルは第２メモリマットＭＡＴｂを構或する。

前記第１メモリマットＭＡＴａに含まれるメモリセルは
、その読出しトランスファゲートの選択端子が列毎に読
出しワード線ＷＬ　ａ　ｒ，−ＷＬ　ａ　ｒ　ｍに結合
され、また、その書込みトランスファゲートの選択端子
が列毎に書込みワード線ＷＬ　ａ　ｗ，”ＷＬ　ａ　ｗ
ｍに結合される。

同様に前記第２メモリマットＭＡＴｂに含まれる各メモ
リセルは、その読出しトランスファゲートの選択端子が
列毎に読出しワード線ＷＬｂｒ．〜ＷＬｂｒｍに結合さ
れ、また、その書込みトランスファゲートの選択端子が
列毎に書込みワード線ＷＬｂｗｏ”ＷＬｂｗｍに結合さ
れる。

前記読出しワード線ＷＬ　ａ　ｒｏ−ＷＬ　ａ　ｒ　ｍ
．ＷＬ　ｂ　ｒ．＝ＷＬ　ｂ　ｒ　ｍは夫々に固有のワ
ードドライバＷＤ　ａ　ｒ．”ＷＤ　ａ　ｒ　ｍ．　Ｗ
Ｄ　ｂ　ｒ．〜ＷＤｂｒｍの出力端子に結合されている
が，同一行に配置された左右の読出しワード線は共通の
ワード線選択信号ＷＳｒ，〜ＷＳｒｍによって駆動され
る。ワード線選択信号ＷＳ　ｒ，”ＷＳ　ｒ　ｍはりー
ドカウンタ１から出力される行アドレス信号ＲＡｒを読
出し行アドレスデコーダ２０がデコードすることによっ
て形成される。したがって，行アドレス信号ＲＡｒに対
応するｌつのワード線選択信号が選択レベルにされると
、これを共通に受ける１対のワードドライバが第１メモ
リマットＭＡＴａ及び第２メモリマットＭＡＴｂにおい
て同一行に属する１対の読出しワード線を同時に選択レ
ベルに駆動開始する。同様に前記書込みワードＡＩＷＬ
　ａ　ｗｏ−ＷＬ　ａ　ｗ．、ＷＬ　ｂ　ｗ．〜ＷＬ　
ｂ　ｗｍは夫々に固有のワードドライバＷＤａｗ．〜Ｗ
Ｄａｗｍ，ＷＤｂｗ０〜ＷＤｂｗｍの出力端子に結合さ
れているが、同一行に配置された左右の書込みワード線
は共通のワード線選択信号ＷＳｗ．〜ＷＳｗｍによって
駆動される．ワード線選択信号ＷＳｗＩ，〜Ｗ　Ｓ　ｗ
　ｍはライトカウンタ２から出力される行アドレス信号
ＲＡｗを書込み行アドレスデコーダ２１がデコードする
ことによって形成され？。したがって，行アドレス信号
ＲＡｗに対応するｌつのワード線選択信号が選択レベル
にされると、これを共通に受ける１対のワードドライバ
が第１メモリマットＭ　Ａ　Ｔ　ａ及び第２メモリマッ
トＭＡＴｂにおいて同一行に属するｌ対の書込みワード
線を同時に選択レベルに駆動開始する。

前記第１メモリマットＭＡＴａに含まれる１対の読出し
ビット線ＢＬｒ，，ＢＬｒ，は列選択スイッチＭＯＳＦ
ＥＴＱｒｏ＋　Ｑｒａを介してそれ専用の第１センスア
ンプ７の入力端子゛に結合されている。また、第２メモ
リマットＭＡＴｂに含まれる読出しビット線ＢＬｒ，，
ＢＬｒ１〜ＢＬｒｎ，ＢＬｒｎは列選択スイッチＭＯＳ
ＦＥＴＱｒ■，Ｑｒ■〜Ｑ　ｒ　ｎ　＋　Ｑ　ｒ　ｎを
介して読出しコモンデータ線ＣＤｒ，ＣＤｒに共通接続
されてそれ専用の第２センスアンプ８の入力端子に結合
されている。

センスアンプ７，８の出力はマルチプレクサ９を介して
データ出力バッファ１０に選択的に与えられるようにな
っている。前記列選択スイッチＭＯＳＦＥＴＱｒｏｅ　
Ｑｒｏ””Ｑｒｎｔ　Ｑｒｎは、リードカウンタｌから
出力される列アドレス信号ＣＡｒを受けてデコードする
読出し列アドレスデコーダ２２のビット線選択信号ＢＳ
ｒ０〜ＢＳ　ｒｎによってスイッチ制御される。マルチ
プレクサ９はビット線選択信号ＢＳｒ０によって選択制
御される。即ち、ビット線選択信号ＢＳｒｏがハイレベ
ルにアサー卜されて列選択スイッチＭＯＳＦＥＴＱ　ｒ
　６　ｇ　Ｑ　ｒ　６がオン状態に制御される場合に第
１センスアンプ７の出力を選択し，それ以外の場合には
第２センスアンプ８の出力を選択する。

同様に、第１メモリマットＭ　Ａ　Ｔ　ａに含まれる１
対の書込みビット線Ｂ　Ｌ　ｗ　ｇ　Ｈ　Ｂ　Ｌ　ｗ　
ｏは選択スイッチＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｗｏ　
＃　Ｑ　ｗｅを介してマルチプレクサ１１の一方の出力
端子に結合され、また，第２メモリマットＭＡＴｂに含
まれる書込みビット線ＢＬｗ，，ＢＬｗ１〜ＢＬｗｎ，
ＢＬｗｎは列選択スイッチＭＯＳＦＥＴＱＷＬＩ　Ｑｗ
ｘ〜Ｑｗｎ＊Ｑｗｎを介して共通接続される書込みコモ
ンデータ線ＣＤｗ，ＣＤｗを通して前記マルチプレクサ
１１の他方の出力端子に結合されている．前記列選択ス
イッチＭＯＳＦＥＴＱＷＯＩ　Ｑｗｏ−ＱｗｎｔＱｗｎ
は，ライトカウンタ２から出力される列アドレス信号Ｃ
Ａｗを受けてデコードする書込み列アドレスデコーダ２
３のビット線選択信号ＢＳｗ〜ＢＳｗｎによってスイッ
チ制御される。マルチプレクサ１２はビット線選択信号
ＢＳｗｏによって選択制御される。即ち、ビット線選択
信号ＢＳｗ，がハイレベルにアサートされて列選択スイ
ッチＭＯＳＦＥＴＱＷａｌ　Ｑｗ．，がオン状態に制御
される場合にデータ入カバッファ１３の出力を第１メモ
リマットＭ　Ａ　Ｔ　ａ側に供給し、それ以外の場合に
は第２メモリマットＭＡＴｂ側へ与える。

第１図において２４はシリアルアクセスメモリの動作を
制御するための各種制御信号を外部制御信号に基づいて
生成するコントローラである。このコントローラ２４に
は、書込み系の外部制御信号としてライトクロックＷＣ
ＬＫ、ライトリセット信号ＷＲＥＳ、ライトイネーブル
信号ＷＥが供給され、また読出し系外部制御信号として
リードクロックＲＣＬＫ、リードリセット信号ＲＲＥＳ
、アウトプットイネーブル信号○Ｅが供給され、さらに
チップセレクト信号ＣＳが供給される。

チップセレクト信号ＣＳがローレベルにアサー卜される
と内部回路は動作可能な状態にされる。

本実施例のシリアルアクセスメモリは、チップ選択状態
にされると、アドレスカウンタ１，２の出力アドレス信
号によってワード線やビット線の選択状態がスタティッ
クに保たれる構造を有する。

即ち，チップ選択状態にされると、アドレスデコーダ２
０，２１，２２，２３やワードドライバＷＤ　ａ　ｒ，
〜ＷＤ　ａ　ｒ　ｍ，　ＷＤ　ａ　ｗ．″′ＷＤ　ａ　
ｗｍ，ＷＤ　ｂ　ｒ０〜ＷＤ　ｂ　ｒ　ｍ，　ＷＤ　ｂ
　ｗ．３〜ＷＤ　ｂ　ｗｍは活性化されて動作可能な状
態にされ、アドレスカウンタ１，２の出力アドレス信号
の変化に従って自動的にメモリセルの選択状態も変化さ
れるようになる。

リードリセット信号ＲＲＥＳはリードアドレスカウンタ
ｌのリセット信号である。リードクロツクＲＣＬＫは読
出し動作の基準タイミング信号とみなされ、そのｌクロ
ッグサイクルに同期して内部リード動作タイミングを規
定する。即ち、アウトプットイネーブル信号ＯＥのレベ
ルによってリード動作が指示されると、リードクロック
ＲＣＬＫのパルス変化に同期してリードサイクルが開始
され、最後にリードカウンタ１がインクリメントされて
次のリードアドレスが保持される。ライトリセット信号
ＷＲＥＳはライトアドレスカウンタ２のリセット信号で
ある。ライトクロックＷＣＬＫは書込み動作の基準タイ
ミング信号とみなされ、その↓クロックサイクルに同期
して内部書込み動作タイミングを規定する。即ち、ライ
トイネーブル信号ＷＥのレベルによってライト動作が指
示されると、ライトクロックＷＣＬＫのパルス変化に同
期してライトサイクルが開始され，最後にライトカウン
タ２がインクリメントされて次のライトアドレスが保持
される。

次に本実施例のシリアルアクセスメモリのデータ読み動
作を説明する。例えばデータが書き込まれているメモリ
セルＭＣ０。〜Ｍ　Ｃ　ｍ　ｎからデータを読み出して
いくときは、リードアドレスカウンタ１は第３図の矢印
で示されるようにメモリセルをその配列に従って順番に
選択するように行アドレスＲＡｒ及び列アドレスＣＡｒ
を生或する。

第２図には上記リード動作においてメモリセルＭＣ１ｎ
からデータを読み出した後にワード線を切り替えて次の
メモリセルＭＣｍ，からデータを読み出していくときの
動作が代表的に示されている。

第２図において時刻ｔ。にリードクロックＲＣＬＫが変
化されるとこれに同期して行アドレスＲＡｒ及び列アド
レスＣＡｒが変化される。行アドレスＲＡｒが変化され
るとワード線選択信号ＷＳｒｍが選択レベルにされるこ
とにより、これを受けるワードドライバＷＤａｒｍが第
１メモリマットＭ　Ａ　Ｔ　ａ側のワード線ＷＬａｒｍ
を選択レベルに駆動開始すると共に、ワードドライバＷ
Ｄｂｒｍが第２メモリマットＭＡＴｂ側のワード線ＷＬ
ｂｒｍを選択レベルに駆動開始する。ここで第↓メモリ
マットＭＡＴａ側のワード線ＷＬａｒｍには１個のメモ
リセルＭＣｍ０の選択端子が結合されているだけである
から、ワードドライバＷ　Ｄ　ａｒｍが駆動すべき負荷
は第２メモリマットＭＡＴｂ側のワード線ＷＬｂｒｍに
比べて格段小さくなっている。従って、第１メモリマッ
トＭ　Ａ　Ｔ　ａ側のワード線ＷＬａｒｒｎは極めて速
く選択レベルに確定される。一方列アドレスＣＡｒが変
化されるとこれに同期してビット線選択信号ＢＳｒ．が
選択レベルにされることにより読出しビット線ＢＬｒｏ
，ＢＬｒｏが第１センスアンプ７の入力端子に導通され
る。この状態において時刻ｔ１に読出しワード線ＷＬｒ
ｍによるメモリセルＭ　Ｃ　ｍ　ｏの選択状態が確定す
ると、当該メモリセルＭ　Ｃ　ｍ　，は、その記憶情報
に従って読出しビット線ＢＬｒｏ，ＢＬｒ．のレベルを
駆動しようとする。このときその読出しビット線ＢＬｒ
０，ＢＬｒ，は第２メモリマットＭＡＴｂ側のようなコ
モンデータ線ＣＤｒ，ＣＤｒを介することなく直接セン
スアンプ７の入力端子に結合されているから、換言すれ
ば、第１メモリマットＭ　Ａ　Ｔ　ａ側のメモリセルか
ら第１センスアンプ７の入力端子に至るまでの負荷は、
第２メモリマットＭＡＴｂ側のメモリセルから第２セン
スアンプ８の入力端子に至るまでの負荷に比べて小さく
なっているから、時刻ｔ１に読出しワード線ＷＬｒｍに
よるメモリセルＭＣｍｏの選択状態が確定してから第１
センスアンプ７の出力が確定するまでの時間Ｔ　ｓ　’
ａは第２メモリマット側ＭＡＴｂにおける動作に比べて
速くなる。センスアンプ７の確定出力は、前記列アドレ
ス信号ＣＡｒの変化に同期して選択状態が切り替えられ
ているマルチプレクサ９からデータ出力バッファ１０に
与えられ，これによって時刻ｔ２からメモリセルＭＣｍ
，のデータが外部に読み出される。

次いで時刻ｔ，にリードクロックＲＣＬＫが変化される
と、これに同期して列アドレスＣＡｒだけが変化される
。行アドレスＲＡｒはそのまま維持されている。列アド
レスＣＡｒが変化されると、これに同期して、第２メモ
リマットＭＡＴｂ側のビット線選択スイッチＭＯＳＦＥ
ＴＱｒｌｔ　Ｑｒ，がオン状態にされて，読出しビット
ｇＢ　Ｌ　ｒ１ｔＢＬｒ１がコモンデータ線ＣＤｒ，Ｃ
Ｄｒに導通？れる。この状態において第２メモリマット
ＭＡＴｂ側の読出しワード線ＷＬｂｒｍは既に選択レベ
ルが確定されているから、ビット線ＢＬｒ■，ＢＬｒエ
への切り替えと同時に、そのとき選択される当該メモリ
セルＭ　Ｃ　ｍエは、その記憶情報に従って読出しピッ
ト線ＢＬｒ１，ＢＬｒエ並びにコモンデータ線ＣＤｒ，
ＣＤｒのレベルを相補的に駆動しようとする．このとき
メモリセルＭ　Ｃ　ｍ■は第１メモリマットＭ　Ａ　Ｔ
　ａ側のメモリセルに比べてコモンデータ線ＣＤｒ，Ｃ
Ｄｒ側の負荷を余計に駆動しなければならないから，第
２センスアンプ８の出力確定には、前記時間Ｔｓａより
も長い時間Ｔｓｂを必要とする。この時間Ｔｓｂは列ア
ドレス信号ＣＡｒの変化に従って読出しビット線ＢＬｒ
１，ＢＬｒ■が選択されてから第２センスアンブ８の出
力が確定されるまでの時間である。

第２センスアンプ８の確定出力は，前記列アドレス信号
ＣＡｒの変化に同期して選択状態が切り替えられている
マルチプレクサ９からデータ出力バッファ１０に与えら
れ、これによって時刻ｔ４か？メモリセルＭ　Ｃ　ｍ■
のデータが外部に読み出される。

次に上記動作説明で用いたメモリセルＭＣｍｏ＋Ｍ　Ｃ
　ｍよ即ち読出しワード線の切り替え前後において選択
されるメモリセルからのデータ読出し動作時間について
さらに説明する。

ワード線の切り替え直後に選択される第１メモリマット
ＭＡＴａ側のメモリセルＭＣｍ０が結合されているワー
ド線ＷＬａｒｍは、これと同一行に配置されたメモリセ
ルＭ　Ｃ　ｍ　１〜ＭＣｍｎに共通化されているワード
線ＷＬｂｒｍとは分離されているから、その配線抵抗並
びに寄生容量は後者ＷＬｂｒｍに比べて著しく小さくな
っている。したがって時間Ｔｗｂよりも短い時間Ｔｗａ
を待つだけで、ワード線切り替え直後に選択されるメモ
リセルＭＣｍ，の選択状態が確定される。これにより、
ワード線切換え直後に選択されるべきメモリセルの選択
動作という点において，ワード線切換え直後に選択され
るべきメモリセルＭＣｍ，のデータ読出し動作の高速化
を図ることができる。

一方，次のメモリサイクルにおいては、第２メモリマッ
ト側ＭＡＴｂのワード線ＷＬｂｒｍは既に選択レベルに
確定されているから、第２番目のメモリセルＭ　Ｃ　ｍ
　，のデータ読出し動作ではワード線の確定を待つ必要
がなく，列アドレスＣＡｒの変化に従って第２センスア
ンプ８の出力が確定するまでの時間Ｔｓｂを待てば当該
メモリセルＭＣｍエのデータが外部に読み出される。

ここで、第１メモリマットＭＡＴａ側のビット線ＢＬｒ
，，ＢＬｒ，もコモンデータ線ＣＤｒ，ＣＤｒに結合し
て第２センスアンプ８を利用する構威にするものと仮定
するなら，ワード線ＷＬａｒｍのレベルが確定してから
時間Ｔｓｂと同じ時間を待った後でなければメモリセル
ＭＣｍ，のデータを外部に読み出すことはできない。換
言すればメモリセルＭＣｍ，のデータを読み出すには、
メモリセルＭ　Ｃ　ｍ　１のデータ読出し時間に比べて
時間Ｔｗａだけ長くかかってしまう。この点において本
実施例では、第１メモリマットＭ　Ａ　Ｔ　ａ側のビッ
ト線Ｂ　Ｌ　ｒ，，　Ｂ　Ｌ　ｒ，はコモンデータ線Ｃ
Ｄｒ，ＣＤｒとは切り離され、専用のセンスアンプ７に
結合されている。換言すれば、ワード線切換え直後に選
択されるメモリセルが駆動すべき負荷にはコモンデータ
線ＣＤｒ，ＣＤｒやそれに寄生する容量成分が含まれず
小さくされている。したがって、ワード線ＷＬａｒｍの
選択レベルが確定してから第１センスアンプ７の出力が
確定するまでの時間Ｔｓａは前記時間Ｔａｂよりも短か
くなり、ワード線切換え直後に選択されるべきメモリセ
ルＭＣｍ，のデータ読出し動作は一層高速化される。こ
のようにＴｗａ＋ＴｓａｆＪ＜Ｔｓｂに近づけられるこ
とにより、リードクロックＲＣＬＫのサイクルタイムを
短くすることができ、これによってシリアルアクセスメ
モリのアクセス速度を高速化することができる。

第４図には本発明の他の実施例に係るシリアルアクセス
メモリの要部が示されている。本実施例では、双方のメ
モリマットＭＡＴａ，ＭＡＴｂに共通の読出しワード線
Ｗ　Ｌ　ｒ．”Ｗ　Ｌ　ｒ　ｍと、書込みワード線ＷＬ
ｗ．〜Ｗ　Ｌ　ｗ　ｍを設け、それらを第１メモリマッ
トＭ　Ａ　Ｔ　ａの端部から駆動するワードドライバＷ
Ｄ　ｒｏ〜，ＷＤｗ．〜ＷＤｗｍを設けた点が上記実施
例とは相違し、その他は同様に構成されている。

斯る構或においても上記実施例同様に，ワード線切換え
直後に選択されるべきメモリセルデータの読出し速度が
速められ、もってメモリ全体の高速アクセスが可能にな
る。但し、ワード線が一行分のメモリセルに共通化され
ているため、上記実施例に比べてワード線の選択レベル
確定時期は多少遅れることが予想される。或いはワード
ドライバの駆動能力を上記実施例よりも大きくすること
が必要になる。

また、第１図、第４図の構成において、第２図における
時間Ｔｓａを更に短縮したい場合には、第１メモリマッ
トＭＡＴａに含まれるメモリセルのビット線駆同能力，
すなわち電流駆動能力を第２メモリマット側ＭＡＴｂの
メモリセルよりも大きくすればよい。これにより、アク
セス速度はさらに一層高速化される。尚，このようにし
てもサイズの大きなメモリセルは工列だけで済むから、
メモリ全体のレイアウトさらにはチップ面積に与える影
響は少ない。

以上本発明者によってなされた発明を実施例に基づいて
詳細に説明したが、本発明はそれに限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは言うまでもない。

例えば上記実施例では書込み系に関してもマット分けし
てマルチプレクサ↓１でマット選択を行うようにしたが
、書込み系に関してランダムアクセスを採用する場合に
はそのような構或を採らなくてもよい。また上記実施例
ではデータの入出力ビット数を１ビットとしたが、この
点については適宜変更することができる。

以上の説明では主として本発明者によって成された発明
を背景となった利用分野である画像情報用のシリアルア
クセスメモリに適用した場合について説明したが、本発
明はそれに限定されるものではなく，先入れ先出し形式
でデータを入出力するＦＩＦ○バッファメモリや先入れ
後出し形式でデータを入出力するＦＩＬ○メモリ、さら
には各種情報を保持するラインメモリ、さらにはそのよ
うなメモリを含んだ１チップマイクロコンピュータなど
の半導体集積回路などに広く適用することができる。本
発明は、少なくとも、選択されたワード線に結合されて
いるメモリセルをその配列の順番に従ってアクセス可能
な条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、メモリセルアレイを、各ワード線において最
初に選択されるメモリセルを含む第１メモリマットとそ
の他のメモリセルを含む第２メモリマットに分割し、同
一ワード線選択信号によって駆動されるワード線駆動回
路を夫々のメモリマット側に配置すると共に、ビット線
からセンスアンプの出力に到るまでのデータ読出し系を
各メモリマット毎に専用化したから、ワード線の選択状
態をそのままにしてメモリセルの選択状態を切り替えて
いく場合はもとより、ワード線切換え直後にメモリセル
を選択する場合にも、ワード線の駆動という点からメモ
リセルの選択動作を高速化することができ、しかも、第
１メモリマット側で選択されたメモリセルが駆動しなけ
ればならない読出し系の負荷を第２メモリマット側より
も相対的に小さくすることができ、その双方により、ワ
ード線に結合されたメモリセルを順番にアクセスすると
きのアクセスタイムを、ワード線の切換え直後に選択さ
れるメモリセルの直近にワード線駆動回路を配置すると
いう構成だけを採用した場合に比べて一層高速化するこ
とができるという効果がある。

また、上記構成のメモリにおけるワード線駆動回路の代
わりに、双方のメモリマットに共通のワード線を前記第
１メモリマット側から駆動する駆動回路を採用しても同
様の効果を得ることができる。

そして、夫々のメモリにおいて第１メモリマットに含ま
れるメモリセルのビット線駆動能力を第２メモリマット
に含まれるメモリセルよりも大きくすれば更にアクセス
タイムを高速化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るシリアルアクセスメモ
リのブロック図、 第２図は読出し動作の一例タイミングチャート、第３図
はシリアルアクセスメモリにおけるアドレススキャンの
一例説明図， 第４図は本発明の他の実施例に係るシリアルアクセスメ
モリの要部ブロック図である。 １・・・リードカウンタ、２・・・ライトカウンタ、Ｍ
Ｃｏ，−ＭＣｍｎ−メモリセル、Ｍ　Ａ　Ｔ　ａ−第１
メモリマット，ＭＡＴｂ・・・第２メモリマット．ＷＬ
ａ　ｒｏ”ＷＬ　ａ　ｒｍ，　ＷＬ　ｂ　ｒ，＝ＷＬ　
ｂ　ｒｍ−読出しワード線、ＷＬ　ａ　ｗ．〜ＷＬ　ａ
　ｗｍ，　ＷＬ　ｂｗｏ”ＷＬｂｗｍ−書込みワード線
，　ＢＬｒ，，　ＢＬｒｏ−ＢＬｒｎ，ＢＬｒｎ−読出
しビット線、ＢＬｗ．，ＢＬｗ．−ＢＬｗｎ，ＢＬｗｎ
−書込みビット線、ＣＤｒ，ＣＤｒ・・・コモンデータ
線、ＷＤａ　ｒ．ＮＷＤａ　ｒｍ，ＷＤｂ　ｒ０〜ＷＤ
ｂ　ｒｍ−ワードドライバ、７・・・第１センスアンプ
、８・・・第２センスアンプ、９・・・マルチプレクサ
、２０，２ｌ・・・行デコーダ、２２．２３・・・列デ
コーダ。 第３図 ＭＡＴｂ （ ＭＡＴＯ ｌ

Claims (1)

1. 【特許請求の範囲】 １、ＸＹ方向にマトリクス配置された複数個のメモリセ
   ルを含み、メモリセルの選択端子に結合されてＸ方向に
   延在するワード線と、メモリセルのデータ出力端子に結
   合されてＹ方向に延在するビット線とを、アドレスカウ
   ンタの出力アドレス信号に基づいて選択し、選択された
   ワード線に結合されたメモリセルをその配列に従って順
   番にアクセス可能にされて成る半導体記憶装置であって
   、 前記メモリセルアレイを、各ワード線において最初に選
   択されるメモリセルを含む第１メモリマットと、その他
   のメモリセルを含む第２メモリマットに分割し、同一ワ
   ード線選択信号によって駆動されるワード線駆動回路を
   双方のメモリマット側に配置し、 さらに、第１メモリマットに含まれるメモリセルのビッ
   ト線に共通接続された第１センスアンプと、 第２メモリマットに含まれるメモリセルのビット線に共
   通データ線を介して共通接続された第２センスアンプと
   、 第１センスアンプ又は第２センスアンプの出力を選択す
   る選択回路と、 を含んで成る半導体記憶装置。 ２、ＸＹ方向にマトリクス配置された複数個のメモリセ
   ルを含み、メモリセルの選択端子に結合されてＸ方向に
   延在するワード線と、メモリセルのデータ出力端子に結
   合されてＹ方向に延在するビット線とを、アドレスカウ
   ンタの出力アドレス信号に基づいて選択し、選択された
   ワード線に結合されたメモリセルをその配列に従って順
   番にアクセス可能にされて成る半導体記憶装置であって
   、 前記メモリセルアレイを、各ワード線において最初に選
   択されるメモリセルを含む第１メモリマットと、その他
   のメモリセルを含む第２メモリマットに分割し、双方の
   メモリマットに共通のワード線を第１メモリマット側か
   ら駆動するワード線駆動回路を配置し、 さらに、第１メモリマットに含まれるメモリセルのビッ
   ト線に共通接続された第１センスアンプと、 第２メモリマットに含まれるメモリセルのビット線に共
   通データ線を介して共通接続された第２センスアンプと
   、 第１センスアンプ又は第２センスアンプの出力を選択す
   る選択回路と、 を含んで成る半導体記憶装置。 ３、前記第１メモリマットに含まれるメモリセルのビッ
   ト線駆動能力は、第２メモリマットに含まれるメモリセ
   ルに比べて大きくされて成るものである請求項１又は２
   記載の半導体記憶装置。