KR100365747B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 메모리 셀 어레이를 칼럼 단위로 다수개의 그룹으로 나누어서 그 나누어진 그룹별로 워드라인을 구동함으로써, 전력 소모를 줄일 수 있는 반도체 메모리 장치에 관한 것으로, 로우 어드레스 및 칼럼 어드레스를 디코딩하여 각 그룹별 워드라인을 활성화시키고, 각 그룹별 비트라인 쌍을 풀-업 시키기 위한 풀-업 블록을 각 그룹별로 두고, 그 각 풀-업 블록을 제어하기 위한 제어 블록을 포함하여 구성된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀 어레이를 칼럼 단위로 다수개의 그룹으로 나누어서 그 나누어진 그룹별로 워드라인을 구동함으로써, 전력 소모를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치를 보인 블록도로써, 이에 도시된 바와 같이, 메모리 셀 어레이 블록(1), 섹션 디코더(2), 풀-업 블록(3), 풀-업 제어 블록(4), 칼럼 패스 트랜지스터 블록(5), 라이트 트라이버(6) 및 센스 앰프(7)를 포함하여 구성된다.
상기 메모리 셀 어레이 블록(1)은 데이터를 저장하기 위한 다수개의 메모리 셀로 구성된다.
상기 섹션 디코더(2)는 상기 메모리 셀을 선택하기 위한 다수개의 워드라인 중에서 하나를 활성화시키기 위해 로우 어드레스(X0-X9)를 디코딩한다.
상기 풀-업 블록(3)은 비트 라인을 풀-업 시키기 위한 다수개의 풀-업 트랜지스터(PM2-PM4)로 구성된다.
상기 풀-업 제어 블록(4)은 상기 풀-업 트랜지스터(3)의 풀-업 트랜지스터(PM2-PM4)를 제어한다.
상기 칼럼 패스 블록(5)은 다수개의 비트라인 쌍 중에서 하나를 선택하기 위한 다수개의 칼럼 패스 트랜지스터로 구성된다.
상기 라이트 드라이버(6)는 외부로부터 입력된 데이터를 구동하여 상기 칼럼 패스 블록(5)으로 출력한다.
상기 센스 앰프(7)는 비트라인에 실린 데이터를 센싱 및 증폭하여 외부로 출력한다.
도 2는 상기 도 1의 반도체 메모리 장치의 중요 부분의 상세 회로도로써, 여기서는 1K 로우, 256 칼럼으로 구성된 메모리 셀 어레이를 예를 들어 설명한다. 이에 도시된 바와 같이, 1K*256 개의 메모리 셀이 1K 개의 워드라인 및 256 개의 비트라인 쌍에 연결되어 배열된 메모리 셀 어레이 블록(1)과, 로우 어드레스를 디코딩 하여 1K 개의 워드라인 중에서 하나를 활성화시키는 섹션 디코더(2)와, 비트라인 쌍을 풀-업 시키기 위한 풀-업 블록(3)과, 그 풀-업 블록(3)을 제어하기 위한 풀-업 제어 블록(4)을 도시하고 있다.
상기 섹션 디코더(2)는 입력된 로우 어드레스(X0-X9)를 디코딩하는 멀티플렉서(MUX)와, 디코딩된 로우 어드레스(LC0-LC1023)에 따라 글로벌 워드라인 활성화 신호(GLOBAL)에 의해 선택된 워드라인을 활성화시키는 디코딩부(DEC)로 구성된다. 여기서 상기 디코딩 부(DEC)는 각 워드라인을 구동하기 위한 1K 개의 구동부(DRV0-DRV1023)로 구성되는데, 각 구동부(DRVi)는 전원전압과 글로벌 워드라인 활성화 신호(GLOBAL) 사이에 직렬 연결되고, 게이트가 접지전압에 연결된 피모스 트랜지스터(PM1) 및 게이트에 상기 멀티플렉서(MUX)로부터의 디코딩된 신호(LCi)가 인가되는 엔모스 트랜지스터(NM1)와, 상기 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)의 공통 연결된 드레인의 전압을 반전시켜 워드라인을 활성화시키는 인버터(INV)를 포함하여 구성된다. 여기서, 상기 피모스 트랜지스터(PM1)는 워드라인을 전원전압으로 프리차지 시키고, 상기 엔모스 트랜지스터(NM1)는 디코딩된 로우 어드레스(LCi)에 의해 제어되어 글로벌 워드라인 활성화 신호(GLOBAL)로 워드라인을 활성화시킨다.
상기 풀-업 블록(3)은 각 비트라인 쌍을 풀-업 시키기 위한 256개의 프리차지부(PRE0-PRE255)로 구성되는데, 각 프리차지부(PREi)는 각각의 게이트에 블록 제어신호(BKPU)가 인가되고, 비트라인 쌍 사이에 연결된 피모스 트랜지스터(PM2)와, 비트라인 쌍을 각각 전원전압으로 프리차지 시키는 피모스 트랜지스터(PM3, PM4)를 포함하여 구성된다.
일반적인 메모리 소자에 있어서, 하나의 웨이퍼에서 넷 다이(net die) 수를 증가시키기 위해 한 개의 워드라인으로 256개의 셀을 구동하도록 설계한다. 이렇게 하면 칩 면적의 감소라는 장점이 있지만 하나의 워드라인이 활성화/비활성화 되면 256개의 셀 및 256개의 풀-업 트랜지스터를 통해 많은 양의 전류가 흐르게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 메모리 셀 어레이를 칼럼 단위로 다수개의 그룹으로 나누어 각각의 워드라인을 나누어서 구동하여 칩 면적의 증가 없이 전류 소모를 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술의 반도체 메모리 장치를 나타낸 블록도.
도 2는 도 1의 블록도의 중요부분의 상세 회로도.
도 3은 본 발명의 반도체 메모리 장치를 나타낸 블록도.
도 4는 도 3의 블록도의 중요부분의 상세 회로도.
도 5는 도 4의 섹션 디코더의 다른 실시예를 나타낸 회로도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
12, 14: 메모리 셀 어레이 그룹 20: 섹션 디코더
32, 34: 풀-업 블록 42, 44: 풀-업 제어블록
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 복수개의 메모리 셀이 워드라인 및 비트라인 쌍에 의해 연결되어 배열된 메모리 셀 어레이와, 상기 워드라인을 활성화시키는 섹션 디코더와, 상기 비트라인을 풀-업 시키는 풀-업 블록과, 그 풀-업 블록을 제어하는 제어 블록을 포함하여 구성된 반도체 메모리 장치에 있어서, 상기 메모리 셀 어레이는 칼럼 단위로 복수개로 나누어 각각 워드라인을 따로 형성된 복수개의 메모리 셀 어레이 그룹으로 구성되고, 상기 섹션 디코더는 상기 복수개의 메모리 셀 어레이 그룹의 워드라인을 각각 활성화시키기 위해 로우 어드레스 및 칼럼 어드레스를 조합하도록 구성되고, 상기 풀-업 블록은 상기 복수개의 메모리 셀 어레이 그룹의 비트라인 쌍을 각각 풀-업 시키는 복수개의 단위 풀-업 수단으로 구성되고, 상기 제어 블록은 상기 복수개의 단위 풀-업 수단을 각각 제어하기 위한 복수개의 단위 제어 수단으로 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해 될 것이다.
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 3은 본 발명에 따른 실시예를 도시한 것으로, 상기 종래 기술과 동일한 소자에 대해서는 동일한 도면 부호를 부여하였다. 이에 도시된 바와 같이, 제1, 제2 메모리 셀 어레이 그룹(12, 14), 섹션 디코더(20), 제1, 제2 풀-업 블록(32, 34), 제1, 제2 풀-업 제어블록(42, 44), 칼럼 패스 블록(5), 라이트 드라이버(6) 및 센스앰프(7)를 포함하여 구성된다. 여기서는 상기 메모리 셀 어레이를 칼럼 단위로 두 개의 그룹(12, 14)으로 나누어서 구동하는 구성을 예를 들어 설명한다.
상기 메모리 셀 어레이 그룹(12, 14)은 데이터를 저장하기 위한 다수개의 메모리 셀로 구성된다.
상기 섹션 디코더(20)는 각각의 메모리 셀 어레이 그룹(12, 14)에서 메모리셀을 선택하기 위한 다수개의 워드라인 중에서 하나를 활성화시키기 위해 로우 어드레스(X0-X9) 및 칼럼 어드레스(Y3)를 디코딩 한다.
상기 풀-업 블록(32, 34)은 각각의 메모리 셀 어레이 그룹(12, 14)의 비트 라인 쌍을 풀-업 시키기 위한 다수개의 풀-업 트랜지스터(PM12-PM14)로 구성된다.
상기 풀-업 제어블록(42,44)은 각각 상기 풀-업 블록(32, 34)의 풀-업 트랜지스터(PM12-PM14)를 제어한다.
상기 칼럼 패스 블록(5)은 다수개의 비트라인 쌍 중에서 하나를 선택하기 위한 다수개의 칼럼 패스 트랜지스터로 구성된다.
상기 라이트 드라이버(6)는 외부로부터 입력된 데이터를 구동하여 상기 칼럼 패스 트랜지스터 블록(5)으로 출력한다.
상기 센스 앰프(7)는 비트라인에 실린 데이터를 센싱 및 증폭하여 외부로 출력한다.
도 4는 상기 도 3의 반도체 메모리 장치의 중요 부분의 상세 회로도로써, 여기서는 1K 로우, 256 칼럼으로 구성된 메모리 셀 어레이를 예를 들어 설명한다. 이에 도시된 바와 같이, 1K*256 개의 메모리 셀이 1K 개의 워드라인 및 256 개의 비트라인 쌍에 연결되어 배열된 메모리 셀 어레이를 칼럼 단위로 128 개의 비트라인 쌍에 연결된 메모리 셀 어레이를 하나의 그룹으로 하여 두 개의 메모리 셀 어레이 그룹(12, 14)으로 각각 나누고, 로우 어드레스(X0-X9) 및 칼럼 어드레스(Y3)를 디코딩하여 상기 메모리 셀 어레이 그룹(12, 14)의 워드라인을 각각 활성화시키는 섹션 디코더(20)와, 상기 각 메모리 셀 어레이 그룹(12, 14)의 비트라인 쌍을 풀-업시키는 제1, 제2 풀-업 블록(32, 34)과, 상기 제1, 제2 풀-업 블록(32, 34)을 각각 제어하는 제1, 제2 풀-업 제어 블록(42, 44)을 포함하여 구성된다.
상기 섹션 디코더(20)는 입력된 로우 어드레스(X0-X9) 및 칼럼 어드레스(Y3)를 디코딩하는 멀티플렉서(MUX10)와, 디코딩된 로우 어드레스(LCL0-LCL1023, LCR0-LCR1023)에 따라 글로벌 워드라인 활성화 신호(GLOBAL)에 의해 선택된 워드라인을 활성화시키는 디코딩부(DEC10)로 구성된다. 여기서 상기 디코딩 부(DEC10)는 각 워드라인을 구동하기 위한 2K 개의 구동부(DRVL0-DRVL1023, DRVR0-DRVR1023)로 구성되는데, 제1 메모리 셀 어레이 그룹(12)의 워드라인을 구동하기 위한 각 구동부(DRVLi)는 글로벌 워드라인 활성화 신호(GLOBAL)가 인버터(INV10)에 의해 반전된 신호(/GLB) 및 접지전압 사이에 직렬 연결되고, 게이트에 상기 디코딩된 신호(LCLi)가 인가되어, 반전된 글로벌 워드라인 활성화 신호(/GLB)로 워드라인을 활성화시키는 피모스 트랜지스터(PM11) 및 접지전압으로 워드라인을 비활성화시키는 엔모스 트랜지스터(NM11)로 구성되고, 제2 메모리 셀 어레이 그룹(14)의 워드라인을 구동하기 위한 각 구동부(DRVRi)는 상기 제1 메모리 셀 어레이 그룹(12)의 워드라인을 구동하기 위한 구동부(DRVLi)와 동일하게 구성되는데, 피모스 트랜지스터(PM21) 및 엔모스 트랜지스터(NM21)는 게이트에 상기 디코딩된 신호(LCRi)가 인가되어 제어된다.
상기 제1, 제2 풀-업 블록(32, 34)은 각 비트라인 쌍을 풀-업 시키기 위해 각각 128 개씩의 프리차지부(PREL0-PREL127, PRER0-PRER127)로 구성되는데, 상기 제1 풀-업 블록(32)의 각 프리차지부(PRELi)는 게이트에 제1 풀-업 제어블록(42)에서 출력된 제1 블록 제어신호(BKPUL)가 인가되고, 비트라인 쌍 사이에 연결된 피모스 트랜지스터(PM12)와, 비트라인 쌍을 전원전압으로 프리차지 시키는 피모스 트랜지스터(PM13, PM14)를 포함하여 구성되고, 상기 제2 풀-업 블록(34)의 각 프리차지부(PRERi)는 상기 제1 풀-업 블록(32)의 프리차지부(PRELi)와 동일하게 구성되는데, 피모스 트랜지스터(PM22-PM24)의 게이트에 제2 풀-업 제어블록(44)에서 출력된 제2 블록 제어신호(BKPUR)가 인가되어 제어된다.
종래 기술에서는 한 개의 블록이 선택되어 워드라인이 활성화되면 256 개의 셀이 활성화되어 많은 전력 소모가 발생하였다. 이러한 현상은 실제로 동작하는 셀의 경우 메모리 소자의 비트 수(예를 들어, X8, X16 ...)에 해당하는 셀 만이 리드 또는 라이트 동작을 수행하며, 나머지 셀에서는 전류 경로가 형성되거나, 비트 라인을 충전/방전하면서 전류가 소모되므로 실제로 동작하는 셀을 제외하고 활성화 되는 셀의 수를 적게 하게 되면 전류 소모를 줄일 수 있게 된다.
따라서, 본 발명은 이러한 방법을 사용하기 위해 한 개의 워드라인이 동작 할 때 상기 실시예에서는 128 개의 셀 만을 활성화시킴으로써 전류 소모를 줄일 수 있게 구성하였다.
본 발명의 동작을 살펴보면, 제1 메모리 셀 어레이 그룹(12) 및 제2 메모리 셀 어레이 그룹(14)의 셀을 제어하는 풀-업 블록(32, 34) 및 섹션 디코더(20)를 새롭게 설계하였다.
상기 풀-업 블록(32, 34)은 블록을 제어하기 위해 사용하는 칼럼 어드레스의 조합을 통해 각각 제1, 제2 메모리 셀 어레이 그룹(12, 14)의 128개의 셀에 해당하는 풀-업 트랜지스터만이 동작하도록 구성된다.
상기 섹션 디코더(20)를 구성하는 트랜지스터는 워드라인의 부하가 줄어들어 트랜지스터의 크기가 작아도 되기 때문에 트랜지스터의 개수가 증가하더라도 실적으로는 칩 면적의 증가는 발생되지 않으며, 동작 속도도 빨라질 수 있다.
또한 상기 섹션 디코더(20)는 로우 어드레스 및 칼럼 어드레스의 조합으로 워드라인을 활성화시키게 된다. 여기서, 상기 칼럼 어드레스는 칼럼 패스 블록을 활성화시키는 칼럼 어드레스의 최상위 어드레스이다.
도 5는 상기 섹션 디코더(20)의 다른 실시예로써, 로우(low) 전압 동작에서 승압 회로(50)를 이용하여 공급전원을 일정 비율 펌핑하여 셀 액세스 트랜지스터의 문턱전압 강하에 의한 속도 지연을 보상할 수 있도록 구성한다. 즉, 글로벌 워드라인 활성화 신호(BLOBAL)를 반전시키기 위한 인버터(INV10)를 구동하기 위한 전원전압을 승압 회로(24)에 의해 승압된 승압전압(VPP)을 사용하며, 인버터(INV10)를 구성하는 피모스 트랜지스터(PM41)의 벌크에 상기 승압 전압(VPP)를 인가하여 문턱전압 강하를 방지하도록 구성한다.
상기 섹션 디코더(20)의 디코딩부를 구성하는 피모스 트랜지스터(PM11, PM21)를 엔모스 트랜지스터를 사용하여도 동일한 동작을 수행할 수도 있다.
상기한 바와 같이, 본 발명은 워드라인의 부하를 줄임으로써, 리드 또는 라이트 동작시에 소모되는 전류를 줄일 수 있으며, 동작 속도를 향상시키는 효과도 있다.

Claims (6)

  1. 복수개의 메모리 셀이 워드라인 및 비트라인 쌍에 의해 연결되어 배열된 메모리 셀 어레이와, 상기 워드라인을 활성화시키는 섹션 디코더와, 상기 비트라인을 풀-업 시키는 풀-업 블록과, 그 풀-업 블록을 제어하는 제어 블록을 포함하여 구성된 반도체 메모리 장치에 있어서,
    상기 메모리 셀 어레이는 칼럼 단위로 복수개로 나누어 각각 워드라인을 따로 형성된 복수개의 메모리 셀 어레이 그룹으로 구성되고,
    상기 섹션 디코더는 상기 복수개의 메모리 셀 어레이 그룹의 워드라인을 각각 활성화시키기 위해 로우 어드레스 및 칼럼 어드레스를 조합하도록 구성되고,
    상기 풀-업 블록은 상기 복수개의 메모리 셀 어레이 그룹의 비트라인 쌍을 각각 풀-업 시키는 복수개의 단위 풀-업 수단으로 구성되고,
    상기 제어 블록은 상기 복수개의 단위 풀-업 수단을 각각 제어하기 위한 복수개의 단위 제어 수단으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 섹션 디코더는,
    로우 어드레스 및 칼럼 어드레스를 디코딩하여 출력하는 멀티플렉서와,
    상기 멀티플렉서의 출력신호에 의해 제어되어 각각의 메모리 셀 어레이 그룹의 각 워드라인을 활성화시키는 복수개의 구동수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 구동수단은,
    상기 멀티플렉서의 출력신호에 의해 제어되어 글로벌 워드라인 활성화 신호가 인버터에 의해 반전된 신호에 의해 선택된 워드라인을 활성화시키는 패스 게이트와,
    상기 멀티플렉서의 출력신호에 의해 제어되어 선택된 워드라인을 접지전압으로 비활성화시키는 풀-다운 수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 패스 게이트는,
    피모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 풀-다운 수단은,
    엔모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 인버터는 승압전압에 의해 구동되는 것을 특징으로 하는 반도체 메모리 장치.
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