KR890010910A - 비트 라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리 장치 - Google Patents

비트 라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리 장치 Download PDF

Info

Publication number
KR890010910A
KR890010910A KR870013932A KR870013932A KR890010910A KR 890010910 A KR890010910 A KR 890010910A KR 870013932 A KR870013932 A KR 870013932A KR 870013932 A KR870013932 A KR 870013932A KR 890010910 A KR890010910 A KR 890010910A
Authority
KR
South Korea
Prior art keywords
bit line
line pairs
pairs
bit
turned
Prior art date
Application number
KR870013932A
Other languages
English (en)
Other versions
KR910008942B1 (ko
Inventor
소이찌로 가와시마
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR890010910A publication Critical patent/KR890010910A/ko
Application granted granted Critical
Publication of KR910008942B1 publication Critical patent/KR910008942B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

비트 라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도 내지 제9도는 본 발명에 따른 정적 반도체 메모리 장치의 실시예들을 설명한 회로도들.

Claims (10)

  1. 반도체 메모리 장치에 있어서, 다수의 워어드 라인들(WL0, WL1,..)과 다수의 비트라인 쌍들(BL0,..)과의 각 교점에 연결되어 있는 정적 메모리셀들(C00, C01,..)과, 상기 비트라인의 더 낮은 비트라인들에 있어서의 전위의 감소를 방지하기 위하여 상기 비트라인 쌍들의 각각에 연결되어 있는 수단과, 선택한 상기 워어드 라인들 중의 한 워어드 라인에 대한 수단(RD) 상기 비트라인 쌍들을 선택하고 선택된 비트라인쌍들에 연결된 상기 풀-업 수단으로 더 낮은 레벨 비트라인들의 감소를 방지하는 동작을 금지시키는 수단과, 상기 수단들로 이루어져 있는 반도체 메모리 장치.
  2. 청구범위 제1항에 있어서, 상기 방지수단이 상기 비트라인 쌍들과 전원 공급원 사이에 연결되어 있는 트랜지스터들(QLO, QLO′…, QL,n-1, QL,n-1′)로 이루어져 있고 관련 비트라인 쌍들이 선택되지 않을 때 상기 부하 트랜지스터들이 ON으로 되는 장치.
  3. 청구범위 제1항에 있어서, 상기 방지 수단이 상기 비트라인 쌍들에 연결되어 있는 연결라인(L)과, 상기 비트라인 쌍들과 상기 연결라인과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 다수의 트랜지스터들(QLO″, QLO″′,……, QL,n-1″,Q,n-1″′)로 이루어져 있는 장치.
  4. 청구범위 제1항에 있어서, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하기 위하여 상기 비트라인 쌍들의 각각에 연결 되어있고 비트라인 단락회로 형성 수단으로 이루어져 있고, 관련 비트라인 쌍들이 선택되지 않을 때 상기 비트라인 단락회로 형성 수단이 ON으로 되는 장치.
  5. 청구범위 제1항에 있어서, 상기 방지 수단이 상기 비트라인 쌍들과 전원 공급원과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 부하 트랜지스터들 (QLO, QLO′……, QLCn-1, QL,n-1′)상기 비트라인 쌍들에 연결되어 있는 연결 라인(L)과, 상기 비트라인 쌍들과 상기 연결 라인과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 다수의 트랜지스터들(QLO″, QLO″′……, QL,n-1″,QL,n-1″′)로 이루어져 있는 장치.
  6. 청구범위 제1항에 있어서, 상기 방지 수단이 상기 비트라인 쌍들과 전원 공급원과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 다수의 트랜지스터들(QLO″, QLO″′,..., QL,n-1″,QL,n-1″′)과, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하고, 상기 비트라인 쌍들의 각각에 연결되어 있고, 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 비트라인 단락 회로 형성 수단(QSO, QS1,..)으로 이루어져 있는 장치.
  7. 청구범위 제1항에 있어서, 상기 방지 수단이 상기 비트라인 쌍들에 연결되어 있는 연결 라인(L)과, 상기 비트라인 쌍들과 연결 라인과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을때 ON으로 되는 다수의 트랜지스터들(QLO″, QLO″′,.. QL,n-1″,QL,n-1″′)과, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하기 위하여 상기 비트라인 쌍들에 연결되어 있고 관련 비트라인 상들이 선택되지 않을 때 ON으로 되는 비트라인 단락 회로 형성수단(QSO, QS1,..)으로 이루어져 있는 장치.
  8. 반도체 메모리 장치에 있어서, 다수의 워어드 라인들(WL0, WL1,..)과 다수의 비트라인 쌍들(BL0,..)과의 사이에 각 교점에 연결되어 있는 정적 메모리 셀들(C00, C01,..)과, 각각이 상기 비트라인 쌍들의 각각에 연결되어 있는 다수의 풀-업 수단수단(QLO, QLO′,..)과 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들에 있어서의 전위의 감소를 방지하기 위하여 상기 비트라인 쌍들에 연결되어 있는 연결라인(L)과, 상기 워어드 라인들을 선택하는 수단(RD)과, 상기 비트라인 쌍들중의 하나를 선택하고 선택된 비트라인 쌍들이외의 비트라인 쌍들을 상기 연결라인에 연결하는 수단으로 이루어져 있는 반도체 메모리 장치.
  9. 청구범위 제6항에 있어서, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하기 위하여 상기 비트라인 쌍들의 각각에 연결되어 있는 비트라인 단락회로 형성수단(QSO, QS1, …)과, 선택된 비트라인 쌍들 이외의 비트라인 쌍들에 단락회로를 형성하는 상기 비트라인 쌍 선택수단(QSO, QS1, …)으로 이루어져 있는 장치.
  10. 반도체 메모리 장치에 있어서, 다수의 워어드 라인들(WL0, WL1,..)과 다수의 비트라인 쌍들(BL0,..)과의 사이에 각 교점에 연결되어 있는 정적 메모리 셀들(C00, C01,…)과, 각각이 상기 비트라인 쌍들의 각각에 연결되어 있는 다수의 풀-업 수단수단(QLO, QLO′,…)과, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하기 위하여 상기 비트라인 쌍들의 각각에 연결되어 있는 비트라인 단락 회로 형성수단과, 상기 워어드 라인들 중의 한 워어드 라인을 선택하는 수단(RD)과, 상기 비트라인 쌍들 및 선택된 비트라인 쌍들이외의 단락 회로 형성 비트라인 쌍들 중의 한 라인쌍을 선택하는 수단으로 이루어져 있는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870013932A 1986-12-06 1987-12-07 비트라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리장치 KR910008942B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP?61-289756 1986-12-06
JP61289756A JPS63144488A (ja) 1986-12-06 1986-12-06 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR890010910A true KR890010910A (ko) 1989-07-12
KR910008942B1 KR910008942B1 (ko) 1991-10-26

Family

ID=17747348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870013932A KR910008942B1 (ko) 1986-12-06 1987-12-07 비트라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리장치

Country Status (4)

Country Link
EP (1) EP0271283B1 (ko)
JP (1) JPS63144488A (ko)
KR (1) KR910008942B1 (ko)
DE (1) DE3782808T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365747B1 (ko) * 2000-08-31 2002-12-26 주식회사 하이닉스반도체 반도체 메모리 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0268796A (ja) * 1988-09-02 1990-03-08 Fujitsu Ltd 半導体記憶装置
JPH02198097A (ja) * 1989-01-25 1990-08-06 Nec Ic Microcomput Syst Ltd 半導体スタチックメモリ
US5305268A (en) * 1990-12-13 1994-04-19 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with column equilibrate on change of data during a write cycle
US5297090A (en) * 1990-12-13 1994-03-22 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with column decoded bit line equilibrate
US5267197A (en) * 1990-12-13 1993-11-30 Sgs-Thomson Microelectronics, Inc. Read/write memory having an improved write driver
KR19990064747A (ko) 1999-05-06 1999-08-05 이종구 Ｎｉ-Ｆｅ 합금 박판 제조방법 및 그 장치
JP2003257180A (ja) * 2002-03-04 2003-09-12 Nec Electronics Corp ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）及びその動作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3638039A (en) * 1970-09-18 1972-01-25 Rca Corp Operation of field-effect transistor circuits having substantial distributed capacitance
JPS6055913B2 (ja) * 1978-10-06 1985-12-07 株式会社日立製作所 Ｍｉｓメモリ回路
JPS5634184A (en) * 1979-08-24 1981-04-06 Hitachi Ltd Semiconductor memory
JPS60234292A (ja) * 1984-05-07 1985-11-20 Hitachi Ltd Ｍｏｓスタテイツク型ｒａｍ
JPS6151692A (ja) * 1984-08-22 1986-03-14 Hitachi Ltd 記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365747B1 (ko) * 2000-08-31 2002-12-26 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
EP0271283B1 (en) 1992-11-25
EP0271283A2 (en) 1988-06-15
KR910008942B1 (ko) 1991-10-26
DE3782808D1 (de) 1993-01-07
EP0271283A3 (en) 1989-09-06
JPS63144488A (ja) 1988-06-16
DE3782808T2 (de) 1993-04-01

Similar Documents

Publication Publication Date Title
KR920018759A (ko) 반도체 메모리장치에서의 워드라인 구동회로
KR910003667A (ko) 반도체 메모리 장치
KR860004409A (ko) 반도체 기억장치
KR870009396A (ko) 불휘발성 반도체 기억장치
KR930020447A (ko) 반도체 메모리 장치의 비트라인 프리차아지방식
KR850007158A (ko) 반도체 메모리 장치
KR850008570A (ko) 반도체 메모리장치
US4259731A (en) Quiet row selection circuitry
KR870008320A (ko) 상이형 메모리셀로 구성되는 반도체 메모리장치
KR890010910A (ko) 비트 라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리 장치
KR920003155A (ko) 산술 논리 연산 장치 및 이의 방법
KR930003159A (ko) 반도체 기억장치
KR940022570A (ko) 반도체불휘발성 기억장치
KR860006790A (ko) 반도체 기억장치
KR840006098A (ko) 듀얼 포오트형 반도체 기억장치
KR920001520A (ko) 반도체 메모리 셀
JPS57113482A (en) Semiconductor storage device
KR940016232A (ko) 반도체 메모리장치
KR920017101A (ko) 반도체 메모리 장치의 워드라인 드라이버단 배치방법
KR900002305A (ko) 반도체 기억장치
KR850004856A (ko) 프로그래머블 반도체 메모리장치
KR910006987A (ko) 반도체기억장치
KR870009388A (ko) 스태틱 반도체 기억장치
JPS57127987A (en) Static semiconductor memory
GB2176357A (en) Semiconductor memories

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee