KR890010910A - 비트 라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리 장치 - Google Patents

비트 라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리 장치 Download PDF

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KR890010910A
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Abstract

내용 없음

Description

비트 라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도 내지 제9도는 본 발명에 따른 정적 반도체 메모리 장치의 실시예들을 설명한 회로도들.

Claims (10)

  1. 반도체 메모리 장치에 있어서, 다수의 워어드 라인들(WL0, WL1,..)과 다수의 비트라인 쌍들(BL0,..)과의 각 교점에 연결되어 있는 정적 메모리셀들(C00, C01,..)과, 상기 비트라인의 더 낮은 비트라인들에 있어서의 전위의 감소를 방지하기 위하여 상기 비트라인 쌍들의 각각에 연결되어 있는 수단과, 선택한 상기 워어드 라인들 중의 한 워어드 라인에 대한 수단(RD) 상기 비트라인 쌍들을 선택하고 선택된 비트라인쌍들에 연결된 상기 풀-업 수단으로 더 낮은 레벨 비트라인들의 감소를 방지하는 동작을 금지시키는 수단과, 상기 수단들로 이루어져 있는 반도체 메모리 장치.
  2. 청구범위 제1항에 있어서, 상기 방지수단이 상기 비트라인 쌍들과 전원 공급원 사이에 연결되어 있는 트랜지스터들(QLO, QLO′…, QL,n-1, QL,n-1′)로 이루어져 있고 관련 비트라인 쌍들이 선택되지 않을 때 상기 부하 트랜지스터들이 ON으로 되는 장치.
  3. 청구범위 제1항에 있어서, 상기 방지 수단이 상기 비트라인 쌍들에 연결되어 있는 연결라인(L)과, 상기 비트라인 쌍들과 상기 연결라인과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 다수의 트랜지스터들(QLO″, QLO″′,……, QL,n-1″,Q,n-1″′)로 이루어져 있는 장치.
  4. 청구범위 제1항에 있어서, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하기 위하여 상기 비트라인 쌍들의 각각에 연결 되어있고 비트라인 단락회로 형성 수단으로 이루어져 있고, 관련 비트라인 쌍들이 선택되지 않을 때 상기 비트라인 단락회로 형성 수단이 ON으로 되는 장치.
  5. 청구범위 제1항에 있어서, 상기 방지 수단이 상기 비트라인 쌍들과 전원 공급원과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 부하 트랜지스터들 (QLO, QLO′……, QLCn-1, QL,n-1′)상기 비트라인 쌍들에 연결되어 있는 연결 라인(L)과, 상기 비트라인 쌍들과 상기 연결 라인과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 다수의 트랜지스터들(QLO″, QLO″′……, QL,n-1″,QL,n-1″′)로 이루어져 있는 장치.
  6. 청구범위 제1항에 있어서, 상기 방지 수단이 상기 비트라인 쌍들과 전원 공급원과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 다수의 트랜지스터들(QLO″, QLO″′,..., QL,n-1″,QL,n-1″′)과, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하고, 상기 비트라인 쌍들의 각각에 연결되어 있고, 관련 비트라인 쌍들이 선택되지 않을 때 ON으로 되는 비트라인 단락 회로 형성 수단(QSO, QS1,..)으로 이루어져 있는 장치.
  7. 청구범위 제1항에 있어서, 상기 방지 수단이 상기 비트라인 쌍들에 연결되어 있는 연결 라인(L)과, 상기 비트라인 쌍들과 연결 라인과의 사이에 연결되어 있고 관련 비트라인 쌍들이 선택되지 않을때 ON으로 되는 다수의 트랜지스터들(QLO″, QLO″′,.. QL,n-1″,QL,n-1″′)과, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하기 위하여 상기 비트라인 쌍들에 연결되어 있고 관련 비트라인 상들이 선택되지 않을 때 ON으로 되는 비트라인 단락 회로 형성수단(QSO, QS1,..)으로 이루어져 있는 장치.
  8. 반도체 메모리 장치에 있어서, 다수의 워어드 라인들(WL0, WL1,..)과 다수의 비트라인 쌍들(BL0,..)과의 사이에 각 교점에 연결되어 있는 정적 메모리 셀들(C00, C01,..)과, 각각이 상기 비트라인 쌍들의 각각에 연결되어 있는 다수의 풀-업 수단수단(QLO, QLO′,..)과 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들에 있어서의 전위의 감소를 방지하기 위하여 상기 비트라인 쌍들에 연결되어 있는 연결라인(L)과, 상기 워어드 라인들을 선택하는 수단(RD)과, 상기 비트라인 쌍들중의 하나를 선택하고 선택된 비트라인 쌍들이외의 비트라인 쌍들을 상기 연결라인에 연결하는 수단으로 이루어져 있는 반도체 메모리 장치.
  9. 청구범위 제6항에 있어서, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하기 위하여 상기 비트라인 쌍들의 각각에 연결되어 있는 비트라인 단락회로 형성수단(QSO, QS1, …)과, 선택된 비트라인 쌍들 이외의 비트라인 쌍들에 단락회로를 형성하는 상기 비트라인 쌍 선택수단(QSO, QS1, …)으로 이루어져 있는 장치.
  10. 반도체 메모리 장치에 있어서, 다수의 워어드 라인들(WL0, WL1,..)과 다수의 비트라인 쌍들(BL0,..)과의 사이에 각 교점에 연결되어 있는 정적 메모리 셀들(C00, C01,…)과, 각각이 상기 비트라인 쌍들의 각각에 연결되어 있는 다수의 풀-업 수단수단(QLO, QLO′,…)과, 상기 비트라인 쌍들의 더 낮은 레벨 비트라인들의 감소를 방지하기 위하여 상기 비트라인 쌍들의 각각에 연결되어 있는 비트라인 단락 회로 형성수단과, 상기 워어드 라인들 중의 한 워어드 라인을 선택하는 수단(RD)과, 상기 비트라인 쌍들 및 선택된 비트라인 쌍들이외의 단락 회로 형성 비트라인 쌍들 중의 한 라인쌍을 선택하는 수단으로 이루어져 있는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870013932A 1986-12-06 1987-12-07 비트라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리장치 KR910008942B1 (ko)

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