JPS6055913B2 - Ｍｉｓメモリ回路 - Google Patents
Ｍｉｓメモリ回路Info
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- JPS6055913B2 JPS6055913B2 JP53122616A JP12261678A JPS6055913B2 JP S6055913 B2 JPS6055913 B2 JP S6055913B2 JP 53122616 A JP53122616 A JP 53122616A JP 12261678 A JP12261678 A JP 12261678A JP S6055913 B2 JPS6055913 B2 JP S6055913B2
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- circuit
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- power switch
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、一対のディジット線がＹアドレスデコー
ダ出力で制御される一対のスイッチ手段を介してコモン
データ線に接続され、ＭＩＳＦＥＴ（絶縁ゲート型電界
効果トランジスタ）で構成されたＭＩＳメモリ回路に関
する。
ダ出力で制御される一対のスイッチ手段を介してコモン
データ線に接続され、ＭＩＳＦＥＴ（絶縁ゲート型電界
効果トランジスタ）で構成されたＭＩＳメモリ回路に関
する。
一対のディジット線をＹアドレスデコーダ出力で制御
されるスイッチ手段（カラム・ゲート）を介してコモン
データ線に接続することにより、読み出しアンプ及び書
き込みアンプを複数のディジット線に対して共用し、回
路の簡素化を図つたＭＩＳメモリ回路においては、コモ
ンデータ線に介在する寄生容量に以前のデータが保持さ
れ、このレベル保持作用により、以前のデータとは反対
の一゛ ムーツ＋呼Ｉｌｆ、、＋血身゛□”ヨ魯−１イ
ーＰ１呼 １１を、鍔一題が判明した。
されるスイッチ手段（カラム・ゲート）を介してコモン
データ線に接続することにより、読み出しアンプ及び書
き込みアンプを複数のディジット線に対して共用し、回
路の簡素化を図つたＭＩＳメモリ回路においては、コモ
ンデータ線に介在する寄生容量に以前のデータが保持さ
れ、このレベル保持作用により、以前のデータとは反対
の一゛ ムーツ＋呼Ｉｌｆ、、＋血身゛□”ヨ魯−１イ
ーＰ１呼 １１を、鍔一題が判明した。
すなわち、チップ非選択時には書き込みアンプの出力
がハイインピーダンスとなるため、以前の書き込み動作
又は読み出し動作によるコモンデータ線の信号レベルは
、上記読み出し又は書き込み終了後もレベルを保持する
ものとなる。
がハイインピーダンスとなるため、以前の書き込み動作
又は読み出し動作によるコモンデータ線の信号レベルは
、上記読み出し又は書き込み終了後もレベルを保持する
ものとなる。
コモンデータ線の読み出しレベルはメモリセルを構成す
るＭＩＳＦＥＴを通して決定される。このメモリセルを
構成するＭＩＳＦＥＴは、高集積及び低消費電力のため
電流容量が小さい。そのため、上記保持レベルと逆のレ
ベルのデータをメモリセルから読み出す場合、コモンデ
ータ線のレベル変化が大きくなるので上記読み出し時間
が大幅に遅くなるものである。 この発明は、高速化を
図つたＭＩＳメモリ回路を提供するためになされた。
るＭＩＳＦＥＴを通して決定される。このメモリセルを
構成するＭＩＳＦＥＴは、高集積及び低消費電力のため
電流容量が小さい。そのため、上記保持レベルと逆のレ
ベルのデータをメモリセルから読み出す場合、コモンデ
ータ線のレベル変化が大きくなるので上記読み出し時間
が大幅に遅くなるものである。 この発明は、高速化を
図つたＭＩＳメモリ回路を提供するためになされた。
この発明は、一対のコモンデータ線をチップ非選択時
に短絡するスイッチ手段、又は一対のコモンデータ線を
チップ非選択時の同一のバイアス電位を与えるスイッチ
手段を設けることにより、一対のコモンデータ線間にお
ける保持レベル差を強制的になくし、次の読み出し動作
の高速化を図ろうとするものである。
に短絡するスイッチ手段、又は一対のコモンデータ線を
チップ非選択時の同一のバイアス電位を与えるスイッチ
手段を設けることにより、一対のコモンデータ線間にお
ける保持レベル差を強制的になくし、次の読み出し動作
の高速化を図ろうとするものである。
以下、実施例により、この発明を具体的に説明する。
第１図は、この発明に係るＭＩＳメモリ回路の要部一実
施例を示す回路図である。同図において、（５ａ〜５ｄ
）は、メモリセルであり、フリップフロップ回路を構成
するＭＩＳＦＥＴ（Ｑ６，，Ｑ６５）及び負荷手段（Ｒ
ｌ，Ｒ２）と、このフリップフロップ回路の入出力端子
に設けられ、ｘアドレスデコーダ回路４の出力Ｘ１〜Ｘ
ｌで制御される伝送ゲー・卜■ＳＦＥＴ（Ｑ６６，ｑ７
）とにより構成される。
施例を示す回路図である。同図において、（５ａ〜５ｄ
）は、メモリセルであり、フリップフロップ回路を構成
するＭＩＳＦＥＴ（Ｑ６，，Ｑ６５）及び負荷手段（Ｒ
ｌ，Ｒ２）と、このフリップフロップ回路の入出力端子
に設けられ、ｘアドレスデコーダ回路４の出力Ｘ１〜Ｘ
ｌで制御される伝送ゲー・卜■ＳＦＥＴ（Ｑ６６，ｑ７
）とにより構成される。
同様なフリップフロップ回路で構成されたメモリセルを
マトリックス状に配列し、同一の行に配置されたメモリ
セル（５ａ，５ｃ）等の伝送ゲートＭＩＳＦＥＴのゲー
トを各々ワード線（Ｘ１）に共通に接続し、上記Ｘアド
レスデコーダ回路４の出力て駆動する。
マトリックス状に配列し、同一の行に配置されたメモリ
セル（５ａ，５ｃ）等の伝送ゲートＭＩＳＦＥＴのゲー
トを各々ワード線（Ｘ１）に共通に接続し、上記Ｘアド
レスデコーダ回路４の出力て駆動する。
また、同一の列に配置されたメモリセル（５ａ，５ｂ）
等の入出力端子を各々ディジット線（ＤＯｌ，Ｄｌｌ）
に共通に接続してメモリマトリックスを構成する。
等の入出力端子を各々ディジット線（ＤＯｌ，Ｄｌｌ）
に共通に接続してメモリマトリックスを構成する。
そして、これらのディジット線には、負荷としてゲート
ソース間が接続されたデイプレツシヨン型ＭＩＳＦＥＴ
（Ｑ６Ｏ−Ｑ６３）を設けるものである。
ソース間が接続されたデイプレツシヨン型ＭＩＳＦＥＴ
（Ｑ６Ｏ−Ｑ６３）を設けるものである。
上記一対のディジット線（ＤＯｌ，Ｄｌｌ）は、Ｙアド
レスデコーダ回路２の出力で制御される伝送ゲートＭＩ
ＳＦＥＴ（ＱＯ，Ｑ６９），（Ｑ７Ｏ，Ｑ７ｌ）等を介
して共通にし、コモンデータ線（ＣＤＯ，ＣＤｌ）に接
続するものである。このコモンデータ線は、読み出し回
路８の入力に直接接続し、一方、書き込み回路９の出力
には、書き込み制御信号（ＷＥ）て制御される伝送．ゲ
ートＭＩＳＦＥＴ（Ｑ７２，Ｑ７３）を介して接続する
ものである。
レスデコーダ回路２の出力で制御される伝送ゲートＭＩ
ＳＦＥＴ（ＱＯ，Ｑ６９），（Ｑ７Ｏ，Ｑ７ｌ）等を介
して共通にし、コモンデータ線（ＣＤＯ，ＣＤｌ）に接
続するものである。このコモンデータ線は、読み出し回
路８の入力に直接接続し、一方、書き込み回路９の出力
には、書き込み制御信号（ＷＥ）て制御される伝送．ゲ
ートＭＩＳＦＥＴ（Ｑ７２，Ｑ７３）を介して接続する
ものである。
タイミングパルス発生回路１０は、チップ選択信号（〆
）を受け、上記Ｘ，Ｙアドレスデコーダ回路（４，２）
等の動作を制御する。
）を受け、上記Ｘ，Ｙアドレスデコーダ回路（４，２）
等の動作を制御する。
非選択時．においてはＸアドレスデコーダ回路４の出力
（Ｘ１〜ＸＯはすべてロウレベルとされ、メモリセルの
伝送ゲートＭＩＳＦＥＴ（Ｑ６，，ｑ５）はオフ状態に
される。Ｙアドレスデコーダ回路２の出力（Ｙｌ，Ｙ２
）はハイレベル、ロウレベルのいずれで−を良いが、例
えばハイレベルとされる。選択時においては、アドレス
入力（に（〜ＡＸｂ）によつてＸアドレスデコーダ回路
４の複数の出力（Ｘ１〜Ｘｌ）のうち選択された１つが
ハイレベルとなり、Ｙアドレス入力（ＡＹ＆〜ＡＹ，）
によつてＹアドレスデコーダ回路２の複数の出力のうち
選択された１つがハイレベルとなる。
（Ｘ１〜ＸＯはすべてロウレベルとされ、メモリセルの
伝送ゲートＭＩＳＦＥＴ（Ｑ６，，ｑ５）はオフ状態に
される。Ｙアドレスデコーダ回路２の出力（Ｙｌ，Ｙ２
）はハイレベル、ロウレベルのいずれで−を良いが、例
えばハイレベルとされる。選択時においては、アドレス
入力（に（〜ＡＸｂ）によつてＸアドレスデコーダ回路
４の複数の出力（Ｘ１〜Ｘｌ）のうち選択された１つが
ハイレベルとなり、Ｙアドレス入力（ＡＹ＆〜ＡＹ，）
によつてＹアドレスデコーダ回路２の複数の出力のうち
選択された１つがハイレベルとなる。
その結果、Ｘアドレスデコーダ回路４とＹアドレスデコ
ーダ回路２とにより選択されたメモリセルの１つがコモ
ンデータ線（ＣＤＯ，ＣＤｌ）に接続されることになる
。なお、上記回路（２，４，１０）などについては後で
更に詳細に説明する。
ーダ回路２とにより選択されたメモリセルの１つがコモ
ンデータ線（ＣＤＯ，ＣＤｌ）に接続されることになる
。なお、上記回路（２，４，１０）などについては後で
更に詳細に説明する。
Ｌ このようなメモリ回路においては、読み出し回路８
は、ＭＩＳＦＥＴで構成されるものであることより、入
力インピーダンスが高く、一方書き込み回路９は、書き
込み時以外にはコモンデータ線より分離される。
は、ＭＩＳＦＥＴで構成されるものであることより、入
力インピーダンスが高く、一方書き込み回路９は、書き
込み時以外にはコモンデータ線より分離される。
そのため、読み出し動作又は書き込み動作終了後の非選
択時において、コモンデータ線（ＣＤＯ，ＣＤｌ）には
上記読み出し又は書き込み信号がそのまま保持されるこ
ととなる。したがつて、上記保持レベルと逆の記憶情報
を読み出す場合において、前述したような問題が生じる
ので、これを防止するため、上記一対のコモンデータ線
（ＣＤＯ，ＣＤｌ）を同電位とする双方向スイッチとし
てのＭＩＳＦＥＴ（Ｑ７４）を設け、この■ＳＦＥＴ（
Ｑ７４）を制御信号（ぴ偵）によりチップ非選択時にオ
ン状態とさせる。
択時において、コモンデータ線（ＣＤＯ，ＣＤｌ）には
上記読み出し又は書き込み信号がそのまま保持されるこ
ととなる。したがつて、上記保持レベルと逆の記憶情報
を読み出す場合において、前述したような問題が生じる
ので、これを防止するため、上記一対のコモンデータ線
（ＣＤＯ，ＣＤｌ）を同電位とする双方向スイッチとし
てのＭＩＳＦＥＴ（Ｑ７４）を設け、この■ＳＦＥＴ（
Ｑ７４）を制御信号（ぴ偵）によりチップ非選択時にオ
ン状態とさせる。
■Ｓメモリ回路は、第２図，第３図のブロック図に示す
ように、Ｘアドレスデコーダ回路４及びＹアドレスデコ
ーダ回路２の入力側にはそれぞれｘアドレスバッファ回
路（３ａ〜３ｂ）及びＹアドレスバッファ回路（１ａ〜
１ｂ）を設ける。
ように、Ｘアドレスデコーダ回路４及びＹアドレスデコ
ーダ回路２の入力側にはそれぞれｘアドレスバッファ回
路（３ａ〜３ｂ）及びＹアドレスバッファ回路（１ａ〜
１ｂ）を設ける。
この他に書き込み信号バッファ回路、入出力制御回路（
図示しない）等の周辺回路を設けるものである。これら
の周辺回路の消費電力を小さくするために、各論理ブロ
ックにパワースイッチとしての■ＳＦＥＴを設け、これ
をチップ選択信号（ＣＳ）に基づいて形成されたパワー
スイッチ信号で制御する。
図示しない）等の周辺回路を設けるものである。これら
の周辺回路の消費電力を小さくするために、各論理ブロ
ックにパワースイッチとしての■ＳＦＥＴを設け、これ
をチップ選択信号（ＣＳ）に基づいて形成されたパワー
スイッチ信号で制御する。
チップ非選択時に上記パワースイッチ用■ＳＦＥＴがオ
フ状態になるので、消費電力が低下する。第６図は第１
図のＸアドレスデコーダ回路４の詳細な回路例を示して
いる。
フ状態になるので、消費電力が低下する。第６図は第１
図のＸアドレスデコーダ回路４の詳細な回路例を示して
いる。
ワード線Ｘ１を選択するためのブロックは、ＭＩＳＦＥ
Ｔ（Ｑ１〜Ｑ９）から成る。デイプレツシヨン負荷ＭＩ
ＳＦＥＴ（Ｑ，）と入力（Ａ１〜Ａ３）に第２図のアド
レスバッファ回路（３ａ〜３ｂ）からの出力を受けるエ
ンハンスメントＭＩＳＦＥＴ（Ｑ２〜Ｑ４）とによりノ
アゲート回路が構成され、デイプレツシヨン負荷ＭＩＳ
ＦＥＴ（Ｑ５）と上記ノアゲート回路の出力を受けるエ
ンハンスメント■ＳＦＥＴ（Ｑ３）とによりインバータ
回路が構成されている。更に、上記ノアゲート回路の出
力を受けるエンハンスメントＭＩＳＦＥＴ（Ｑ８）と上
記インバータ回路の出力を受けるエンハンスメントＭＩ
ＳＦＥＴ（Ｑ９）とによりプッシュプル出力回路が構成
されている。上記ノアゲート回路とインバータ回路と回
路の基準電位側にはパワースイッチ信号（ＰＳ６）で制
御されるＭＩＳＦＥＴ（Ｑ７）が共通に設けられている
。
Ｔ（Ｑ１〜Ｑ９）から成る。デイプレツシヨン負荷ＭＩ
ＳＦＥＴ（Ｑ，）と入力（Ａ１〜Ａ３）に第２図のアド
レスバッファ回路（３ａ〜３ｂ）からの出力を受けるエ
ンハンスメントＭＩＳＦＥＴ（Ｑ２〜Ｑ４）とによりノ
アゲート回路が構成され、デイプレツシヨン負荷ＭＩＳ
ＦＥＴ（Ｑ５）と上記ノアゲート回路の出力を受けるエ
ンハンスメント■ＳＦＥＴ（Ｑ３）とによりインバータ
回路が構成されている。更に、上記ノアゲート回路の出
力を受けるエンハンスメントＭＩＳＦＥＴ（Ｑ８）と上
記インバータ回路の出力を受けるエンハンスメントＭＩ
ＳＦＥＴ（Ｑ９）とによりプッシュプル出力回路が構成
されている。上記ノアゲート回路とインバータ回路と回
路の基準電位側にはパワースイッチ信号（ＰＳ６）で制
御されるＭＩＳＦＥＴ（Ｑ７）が共通に設けられている
。
上記プッシュプル出力回路の■ＳＦＥＴ．．Ｑ８と電源
（ＶＤＤ）との間にパワースイッチ信号（ＰＳ４）で制
御されるＭＩＳＦＥＴ（ＱｌＯ）が設けられている。他
のブロックも類似の構成であり、パワースイッチ信号（
ＰＳ６）で制御されるＭＩＳＦＥＴ（Ｑｌ７）を持つて
いる。パワースイッチ信号は、第５図に詳細を示す制御
回路から出力される。
（ＶＤＤ）との間にパワースイッチ信号（ＰＳ４）で制
御されるＭＩＳＦＥＴ（ＱｌＯ）が設けられている。他
のブロックも類似の構成であり、パワースイッチ信号（
ＰＳ６）で制御されるＭＩＳＦＥＴ（Ｑｌ７）を持つて
いる。パワースイッチ信号は、第５図に詳細を示す制御
回路から出力される。
なお、第５図において、（Ｑ３４９Ｑ３６９Ｑ３８９Ｑ
４４及びＱ４８）はデイプレツシヨンＭＩＳＦＥＴであ
り、他はエンハンスメントＭＩＳＦＥＴである。チップ
選択時パワースイッチ信号（ＰＳ４，ＰＳ６）はハイレ
ベルであり、ＭＩＳＦＥＴ（ＱｌＯ，Ｑ７）はオン状態
となる。
４４及びＱ４８）はデイプレツシヨンＭＩＳＦＥＴであ
り、他はエンハンスメントＭＩＳＦＥＴである。チップ
選択時パワースイッチ信号（ＰＳ４，ＰＳ６）はハイレ
ベルであり、ＭＩＳＦＥＴ（ＱｌＯ，Ｑ７）はオン状態
となる。
この状態では、例えばワード線（Ｘ１）は入力（Ａ１〜
Ａ３）がすべてロウレベルとなることによりハイレベル
となる。チップ非選択時、パワースイッチ信号（ＰＳ４
，ＰＳ６）はロウレベルであり、ＭＩＳＦＥＴ（ＱｌＯ
，Ｑ７）はオフ状態となる。
Ａ３）がすべてロウレベルとなることによりハイレベル
となる。チップ非選択時、パワースイッチ信号（ＰＳ４
，ＰＳ６）はロウレベルであり、ＭＩＳＦＥＴ（ＱｌＯ
，Ｑ７）はオフ状態となる。
この状態では出力（Ｘ１〜Ｘ．はすべてロウレベルとな
る。第７図は第１図のＹアドレスデコーダ回路２の詳細
な回路例を示している。
る。第７図は第１図のＹアドレスデコーダ回路２の詳細
な回路例を示している。
各ブロックは、同図の左端の回路のように、デイプレツ
シヨン負荷■ＳＦＥＴ（Ｑ２Ｏ）とアドレスバッファ回
路（１ａ〜１ｂ）からの出力を入力（Ａ７〜Ａ，）に受
けるエンハンスメントＭＩＳＦＥＴ（Ｑ２ｌ〜Ｑ２３）
から成るノアゲート回路と、パワースイッチ信号（ＰＳ
５）により制御される■ＳＦＥＴ（Ｑ２４）とから成る
。パワースイッチ信号（ＰＳ５）はチップ非選択時にロ
ウレベルとなる。そのためＹアドレスデコーダ回路の出
力（Ｙ１〜Ｙ２）はハイレベルとなる。なお、第６図、
第７図においてパワースイッチとしてのＭＩＳＦＥＴ（
Ｑ７．Ｑｌ７，Ｑ２，，Ｑ２９）を電源電圧（ＶＯＯ）
側に設けることも考えられるが、デコーダ回路の動作時
において、このパワースイッチとしてのＭＩＳＦＥＴの
しきい値電圧分だけ出力信号レベルが小さくなり好まし
くない。これを防止するため、低しきい値電圧の ｒ！４１ＳＦＥＴを用いると、非選択時においてリーク
電流が生じ易くなり、チップ非選択時の消費電力の削減
が達成できなくなる。
シヨン負荷■ＳＦＥＴ（Ｑ２Ｏ）とアドレスバッファ回
路（１ａ〜１ｂ）からの出力を入力（Ａ７〜Ａ，）に受
けるエンハンスメントＭＩＳＦＥＴ（Ｑ２ｌ〜Ｑ２３）
から成るノアゲート回路と、パワースイッチ信号（ＰＳ
５）により制御される■ＳＦＥＴ（Ｑ２４）とから成る
。パワースイッチ信号（ＰＳ５）はチップ非選択時にロ
ウレベルとなる。そのためＹアドレスデコーダ回路の出
力（Ｙ１〜Ｙ２）はハイレベルとなる。なお、第６図、
第７図においてパワースイッチとしてのＭＩＳＦＥＴ（
Ｑ７．Ｑｌ７，Ｑ２，，Ｑ２９）を電源電圧（ＶＯＯ）
側に設けることも考えられるが、デコーダ回路の動作時
において、このパワースイッチとしてのＭＩＳＦＥＴの
しきい値電圧分だけ出力信号レベルが小さくなり好まし
くない。これを防止するため、低しきい値電圧の ｒ！４１ＳＦＥＴを用いると、非選択時においてリーク
電流が生じ易くなり、チップ非選択時の消費電力の削減
が達成できなくなる。
したがつて上述のように、パワースイッチとしてのＭＩ
ＳＦＥＴは、基準電位側に設けることが望ましい。この
ことは、バッファ回路等にも同様のことが言えるもので
ある。
ＳＦＥＴは、基準電位側に設けることが望ましい。この
ことは、バッファ回路等にも同様のことが言えるもので
ある。
ところで、上述のようにパワースイッチを基準電位側に
設けたＹアドレスデコーダ回路を用いた場合、半導体集
積回路（ＩＣ）として、■ＳＦＥＴｌコモンデータ線Ｙ
アドレス線、ディジット線等は例えば第９図に示す平面
図及び同図のＡ−Ａ断面を示す第１０図のように構成さ
れる。
設けたＹアドレスデコーダ回路を用いた場合、半導体集
積回路（ＩＣ）として、■ＳＦＥＴｌコモンデータ線Ｙ
アドレス線、ディジット線等は例えば第９図に示す平面
図及び同図のＡ−Ａ断面を示す第１０図のように構成さ
れる。
すなわち、Ｐ型シリコン基板（１００）の表面に第９図
に破線で示すようにメモリセル（５ｂ）、（５ｄ）のた
めのｎ型領域（ＤＬＯｌ，ＤＬｌｌ，ＤＬＯ２，ＤＬｌ
２）が形成され、また、ＭＩＳＦＥＴ（Ｑ６８〜Ｑ７ｌ
）のためのｎ型領域（Ｓ６８〜Ｓ７ｌ，Ｄ６８〜Ｄ７ｌ
）が形成される。
に破線で示すようにメモリセル（５ｂ）、（５ｄ）のた
めのｎ型領域（ＤＬＯｌ，ＤＬｌｌ，ＤＬＯ２，ＤＬｌ
２）が形成され、また、ＭＩＳＦＥＴ（Ｑ６８〜Ｑ７ｌ
）のためのｎ型領域（Ｓ６８〜Ｓ７ｌ，Ｄ６８〜Ｄ７ｌ
）が形成される。
ｎ型領域（Ｓ呵と（Ｄ６８）との間のＰ型シリコン基板
（１００）の表面に薄いゲート酸化膜を介して一点鎖線
で示すように多結晶シリコン層か゛ら成るゲート電極（
Ｇ６８）が形成される。同様にしてゲート電極（Ｇ６，
〜Ｇ７ｌ）が形成される。厚いシリコン酸化膜（１０１
）の表面を含む表面全体にシリコン酸化膜（１０３）が
形成され、この酸化膜（１０３）に孔が設けられ、アル
ミニウム等からなる配線（ＤＯｌ，Ｄｌｌ，ＤＯ２，Ｄ
ｌ２，ＣＤＯ，ＣＤｌ）が形成される。配線（ＤＯｌ）
はｘ印の個所においてメモリセル（５６）のｎ型領域（
Ｄ！１）と（Ｓ６８）とに接触し、第１図のディジット
線（ＤＯｌ）を構成する。
（１００）の表面に薄いゲート酸化膜を介して一点鎖線
で示すように多結晶シリコン層か゛ら成るゲート電極（
Ｇ６８）が形成される。同様にしてゲート電極（Ｇ６，
〜Ｇ７ｌ）が形成される。厚いシリコン酸化膜（１０１
）の表面を含む表面全体にシリコン酸化膜（１０３）が
形成され、この酸化膜（１０３）に孔が設けられ、アル
ミニウム等からなる配線（ＤＯｌ，Ｄｌｌ，ＤＯ２，Ｄ
ｌ２，ＣＤＯ，ＣＤｌ）が形成される。配線（ＤＯｌ）
はｘ印の個所においてメモリセル（５６）のｎ型領域（
Ｄ！１）と（Ｓ６８）とに接触し、第１図のディジット
線（ＤＯｌ）を構成する。
同様に配線（Ｄｌｌ，ＤＯ２，Ｄｌ２）はそれぞれ第１
図のディジット線（Ｄｌｌ，ＤＯ２，Ｄｌ２）と構成す
る。配線（ＣＤＯ）はｎ型領域（ＤＯ，Ｄ７ｌ）に接触
し、第１図のコモンデータ線（ＣＤＯ）を構成する。同
様に配線（ＣＤｌ）は第１図のコモンデータ線（ＣＤｌ
）を構成する。配線（ＣＤＯ，ＣＤｌ）は、比較的薄い
酸化膜（１０３）を介してゲート電極（Ｇ６８〜Ｇ７ｌ
）と交差している。
図のディジット線（Ｄｌｌ，ＤＯ２，Ｄｌ２）と構成す
る。配線（ＣＤＯ）はｎ型領域（ＤＯ，Ｄ７ｌ）に接触
し、第１図のコモンデータ線（ＣＤＯ）を構成する。同
様に配線（ＣＤｌ）は第１図のコモンデータ線（ＣＤｌ
）を構成する。配線（ＣＤＯ，ＣＤｌ）は、比較的薄い
酸化膜（１０３）を介してゲート電極（Ｇ６８〜Ｇ７ｌ
）と交差している。
そのため、配線（ＣＤＯ，ＣＤｌ）とゲート電極（Ｇ６
８〜Ｇ７ｌ）との相互が寄生容量（Ｃ１〜Ｃ４）（第１
図参照）によつて結合することになる。
８〜Ｇ７ｌ）との相互が寄生容量（Ｃ１〜Ｃ４）（第１
図参照）によつて結合することになる。
前記のようにパワースイッチを基準電圧側に設けた場合
、チップ非選択時にＹアドレス選択ライン（Ｙｌ，Ｙ２
）がハイレベルとなると、この寄生容量により、コモン
データ線がブートストラップ効果により電源電圧以上に
上昇するものとなる。
、チップ非選択時にＹアドレス選択ライン（Ｙｌ，Ｙ２
）がハイレベルとなると、この寄生容量により、コモン
データ線がブートストラップ効果により電源電圧以上に
上昇するものとなる。
したがつて、コモンデータ線をチップ非選択時に短絡す
るＭＩＳＦＥＴ（Ｑ２，）をオンとする制御信号（ＣＳ
Ｃ）は、上記ブートストラップ効果によるコモンデータ
線のレベル上昇に伴ない、高いレベルとする必要がある
。そこで、第４図に示すように、立ち上り時間の異なる
二つのパワースイッチ信号（ＰＳ，ＰＳ２，ＰＳ６）を
用いて、高レベルの制御信号（ぴ℃）を形成するもので
ある。すなわち、デイプレッシヨン型ＭＩＳＦＥＴ（Ｑ
３Ｏ）を負荷とする駆動ＭＩＳＦＥＴ（Ｑ３ｌ）に遅れ
たタイミングのパワースイッチ信号（ＰＳ６）を印加し
、その出力と、電源側ＭｌＳＦＥＴ（Ｑ３２）にパワー
スイッチ信号の反転信号（ＰＳ）を印加し、基準電位側
ＭＩＳＦＥＴ（Ｑ３２）に早いタイミングのパワースイ
ッチ信号（ＰＳ２）を印加した出力との間にコンデンサ
（Ｃ５）を設け、このコンデンサ（Ｃ−，）によるブー
トストラップ効果を利用して高レベル信号を形成するも
のである。
るＭＩＳＦＥＴ（Ｑ２，）をオンとする制御信号（ＣＳ
Ｃ）は、上記ブートストラップ効果によるコモンデータ
線のレベル上昇に伴ない、高いレベルとする必要がある
。そこで、第４図に示すように、立ち上り時間の異なる
二つのパワースイッチ信号（ＰＳ，ＰＳ２，ＰＳ６）を
用いて、高レベルの制御信号（ぴ℃）を形成するもので
ある。すなわち、デイプレッシヨン型ＭＩＳＦＥＴ（Ｑ
３Ｏ）を負荷とする駆動ＭＩＳＦＥＴ（Ｑ３ｌ）に遅れ
たタイミングのパワースイッチ信号（ＰＳ６）を印加し
、その出力と、電源側ＭｌＳＦＥＴ（Ｑ３２）にパワー
スイッチ信号の反転信号（ＰＳ）を印加し、基準電位側
ＭＩＳＦＥＴ（Ｑ３２）に早いタイミングのパワースイ
ッチ信号（ＰＳ２）を印加した出力との間にコンデンサ
（Ｃ５）を設け、このコンデンサ（Ｃ−，）によるブー
トストラップ効果を利用して高レベル信号を形成するも
のである。
これにより、チップ選択時には、両ＭＩＳＦＥＴ（Ｑ３
ｌ，Ｑ３３）をオンさせておき、チップ非選択時に先に
ＭＩＳＦＥＴ（Ｑ３３）がオフし、このときにオンする
ＭＩＳＦＥＴ（Ｑ３２）を通してコンデンサ（Ｃ５）を
チャージアップし、次に遅れてＭＩＳＦＥＴ（Ｑ３ｌ）
がオフするた．め、この出力が負荷ＭＩＳＦＥＴ（ＱＯ
）でハイレベルとなることより、出力信号（ひで）は、
約２倍の電源電圧レベル（２ＶＤＤ）となるものである
。以上のようなパワースイッチを設けたデコーダー回路
等を有する完全スタティックＭＩＳメモリ回路の動作は
、第８図に示す動作波形図を参照して詳細に説明する。
ｌ，Ｑ３３）をオンさせておき、チップ非選択時に先に
ＭＩＳＦＥＴ（Ｑ３３）がオフし、このときにオンする
ＭＩＳＦＥＴ（Ｑ３２）を通してコンデンサ（Ｃ５）を
チャージアップし、次に遅れてＭＩＳＦＥＴ（Ｑ３ｌ）
がオフするた．め、この出力が負荷ＭＩＳＦＥＴ（ＱＯ
）でハイレベルとなることより、出力信号（ひで）は、
約２倍の電源電圧レベル（２ＶＤＤ）となるものである
。以上のようなパワースイッチを設けたデコーダー回路
等を有する完全スタティックＭＩＳメモリ回路の動作は
、第８図に示す動作波形図を参照して詳細に説明する。
時刻（ＴＯ）においてチップ選択信号（ＣＳ）のハイレ
ベルにより、非選択状態となる。
ベルにより、非選択状態となる。
このチップ選択信号により形成されたパワースイッチ信
号（ＰＳ５，ＰＳ６）がそれぞれ時刻（Ｔ４，ｔ５にお
いて）ハイレベルからローレベルに変化し、パワースイ
ッチをオフとして周辺回路の動作を停止する。この場合
、以前の動作サイクルが読み出しのときのコモンデータ
線の信号（ＣＯＭＤ）には読み出しレベルが保持され、
パワースイッチのオフによるブートストラップ効果によ
り保持レベルが上）昇する。上記パワースイッチ（ＰＳ
２，ＰＳ６）を利用した高レベルタイミング信号のハイ
レベルにより、■ＳＦＥＴ（Ｑ７４）がオンするため、
両コモンデータ線は、同一レベルに変化する。
号（ＰＳ５，ＰＳ６）がそれぞれ時刻（Ｔ４，ｔ５にお
いて）ハイレベルからローレベルに変化し、パワースイ
ッチをオフとして周辺回路の動作を停止する。この場合
、以前の動作サイクルが読み出しのときのコモンデータ
線の信号（ＣＯＭＤ）には読み出しレベルが保持され、
パワースイッチのオフによるブートストラップ効果によ
り保持レベルが上）昇する。上記パワースイッチ（ＰＳ
２，ＰＳ６）を利用した高レベルタイミング信号のハイ
レベルにより、■ＳＦＥＴ（Ｑ７４）がオンするため、
両コモンデータ線は、同一レベルに変化する。
そして、次の動作サイクルが読み出しであり、その読み
出しデータが以前の動作によるデータの反転信号である
場合においては、上記ＭＩＳＦＥＴ（Ｑ７４）のオンに
よりコモンデータ線が同一レベルになつているため、選
択されたメモリセルのデー”夕がコモンデータ線に現ら
れれるため動作速度の向上が図られる。
出しデータが以前の動作によるデータの反転信号である
場合においては、上記ＭＩＳＦＥＴ（Ｑ７４）のオンに
よりコモンデータ線が同一レベルになつているため、選
択されたメモリセルのデー”夕がコモンデータ線に現ら
れれるため動作速度の向上が図られる。
このことは、同図破線で示すように、非選択時にレベル
差を有する場合には、反転読み出し時において、データ
線が反転するまでの時間（Ｔｄ）だけ時間遅れが生ずる
ものであることより、容易に理解されよう。
差を有する場合には、反転読み出し時において、データ
線が反転するまでの時間（Ｔｄ）だけ時間遅れが生ずる
ものであることより、容易に理解されよう。
なお、以前の動作サイクルが書き込みである場合には、
コモンデータ線のレベル差が大きいため反転読み出しに
おける時間遅れが大きいことよりこの実施例による効果
が大きくなる。
コモンデータ線のレベル差が大きいため反転読み出しに
おける時間遅れが大きいことよりこの実施例による効果
が大きくなる。
この発明は、前記実施例に限定されず、第１１図、第１
２図のように一対のコモンデータ線に（ＣＤＯ，ＣＤｌ
）それぞれスイッチ手段としての■ＳＦＥＴ（Ｑｌ。
２図のように一対のコモンデータ線に（ＣＤＯ，ＣＤｌ
）それぞれスイッチ手段としての■ＳＦＥＴ（Ｑｌ。
。，ＱｌＯｌ）（Ｑ，ａ３，Ｑｌ。，）を設け、チップ
非選択時に例えば第１３図に示すような回路（２０）か
ら同一のバイアス電与えるものとしてもよい。この発明
は、一対のコモンデータ線に、以前の動作サイクルにお
けるデーが保持される形式の■Ｓメモリに広く利用でき
るものである。
非選択時に例えば第１３図に示すような回路（２０）か
ら同一のバイアス電与えるものとしてもよい。この発明
は、一対のコモンデータ線に、以前の動作サイクルにお
けるデーが保持される形式の■Ｓメモリに広く利用でき
るものである。
第１図は、この発明の一実施例を示す回路図、第２図及
び第３図は、ＭＩＳメモリのブロック図、第４図は制御
信号発生回路の回路図、第５図は、第１図のブロック１
０の詳細な回路図、第６図は第１図のブロック４の詳細
な回路図、第７図は第１図のブロック２の詳細な回路図
、第８図は動作波形図、第９図は、半導体集積回路の平
面図、第１０図は第９図のＡ−Ａ部分の断面図、第１１
図，第１２図ないし第１３図は他の実施例の回路図であ
る。 １ａ〜１ｂ・・・・・・Ｙアドレスバッファ回路、２・
・・・・・Ｙアドレスデコーダ回路、３ａ〜３ｂ・・・
・・・Ｘアドレスバッファ回路、４・・・・・・Ｘアド
レスデコーダ回路、５・・・・・・メモリマトリックス
、５ａ〜５ｄ・・・・・・メモリセル。
び第３図は、ＭＩＳメモリのブロック図、第４図は制御
信号発生回路の回路図、第５図は、第１図のブロック１
０の詳細な回路図、第６図は第１図のブロック４の詳細
な回路図、第７図は第１図のブロック２の詳細な回路図
、第８図は動作波形図、第９図は、半導体集積回路の平
面図、第１０図は第９図のＡ−Ａ部分の断面図、第１１
図，第１２図ないし第１３図は他の実施例の回路図であ
る。 １ａ〜１ｂ・・・・・・Ｙアドレスバッファ回路、２・
・・・・・Ｙアドレスデコーダ回路、３ａ〜３ｂ・・・
・・・Ｘアドレスバッファ回路、４・・・・・・Ｘアド
レスデコーダ回路、５・・・・・・メモリマトリックス
、５ａ〜５ｄ・・・・・・メモリセル。
Claims (1)
- １ メモリセルの記憶情報に従つて、相補的な電位にさ
れる一対のデータ線と、ブートストラップ効果を利用し
て高電圧のタイミング信号を形成する回路と、上記一対
のデータ線間に設けられ、上記回路によつて形成された
タイミング信号が、そのゲートに供給されるＭＩＳＦＥ
Ｔとを含み、チップ非選択期間において、上記ＭＩＳＦ
ＥＴによつて上記一対のデータ線間の電位差が小さくさ
れることを特徴とするＭＩＳメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53122616A JPS6055913B2 (ja) | 1978-10-06 | 1978-10-06 | Ｍｉｓメモリ回路 |
| US06/081,370 US4272834A (en) | 1978-10-06 | 1979-10-03 | Data line potential setting circuit and MIS memory circuit using the same |
| DE2954688A DE2954688C2 (de) | 1978-10-06 | 1979-10-05 | Halbleiterspeicher |
| DE19792940500 DE2940500A1 (de) | 1978-10-06 | 1979-10-05 | Datenleitungs-potentialeinstellschaltung und mis-speicheranordnung mit einer derartigen schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53122616A JPS6055913B2 (ja) | 1978-10-06 | 1978-10-06 | Ｍｉｓメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5687288A JPS5687288A (en) | 1981-07-15 |
| JPS6055913B2 true JPS6055913B2 (ja) | 1985-12-07 |
Family
ID=14840354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53122616A Expired JPS6055913B2 (ja) | 1978-10-06 | 1978-10-06 | Ｍｉｓメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055913B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144488A (ja) * | 1986-12-06 | 1988-06-16 | Fujitsu Ltd | 半導体記憶装置 |
-
1978
- 1978-10-06 JP JP53122616A patent/JPS6055913B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5687288A (en) | 1981-07-15 |
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