JPH0469893A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば高速動作の
スタティック型ＲＡＭ　（ランダム・アクセス・メモリ
）に利用して有効な技術に関するものである。

〔従来の技術〕

スタティック型ＲＡＭの書き込み動作においては、第４
図の動作波形図に示すように書き込み制御信号ＷＥある
いは書き込み制御信号から発生されたパルス信号ＷＥＰ
と、書き込みデータＤｉｎとの論理積をとった信号を書
き込みパルス信号ＷＰＷＰとして用いるものである。こ
のような書き込み動作を行うスタティック型ＲＡＭの例
としては、例えば特開昭５６−３４１８６号公報がある
。

〔発明が解決しようとする課題〕

上記のような書き込み方式においては、アクセス時間の
高速化のためにデコーダ回路の高速化を進めていくと、
２書き込み回路のスビー［′がこれに追従できなくなり
、書き込み終ｒ後のアｌレス保持時間（ｔＷｌりを１−
分長く確保し、　ｆ、；　ｉすればならな（なり、アク
セス時間の高速化（短縮化）には限界があるとい・う問
題の生じるご、とが本願発明打等の検１７ｉ１によって
明らかにされた。

また、２１′導体記俯装置の内部で書き込みパルスを発
生ずる方式では、書き込み制御信号に対して書き込めデ
ータネ同朋的に人力さ−せなければならないため、書き
込み制御化−″１Ｊと書き込みデータとが４１同ｊｌＪ
ｌで入力される非同期式のスタティック型ＲＡＭにはそ
のまま適用できない。

この発明のＲ１的は、書き込み制御信号と書き込みデー
タとが非同期で入力されるものでも、゛）′クセス時間
の高速化を実現した半導体記憶装置を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添伺図面から明らかになるであ
ろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
４節用に説明すれば、Ｆ記の通りである。

すなわち、書き込み動作４指示する制御信号と書き込み
データとの論理積他層４形成し、この論理積信号のフロ
ント側変化タイミングを基準に［７て一定のパルス幅の
店き込みパルス信号を形成覆る。

〔作　用〕

１−記した手段によれば、書き込み動作を指示する制御
信号とφ；き込みデータとの論理積信号のフロント側変
化タイミングを基準にして一；き込み動作時間を設定ｊ
ることにより、ライ）−サイクルの高速化が可能になる
。

（実施例〕 第２図には、この発明に係るスタティック型ＲＡＭの一
実施例の要部回路図が示されている。同図のＲＡＭは、
公知のＣＭＯ５集積回路技術によって、１個の単結晶シ
リコンのような半導体基板上に形成される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。■）チャンネルＭＯ
５ＦＥＴは、かかる半導体基板表面に形成されたソース
領域、ドレイン領域及びソース領域とトレインＭ域との
間の半導体基板表面に薄い厚さのゲート絶縁１１りを介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＮチャンネルＭＯＳ　Ｆ　ＥＴは、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。

これによって、半導体基板は、その士に形成された複数
の１）チャンネルＭＯ３ＦＥＴの共通の基板ゲートを構
成する。Ｐ型ウェル領域は、そのトに形成されたＮチャ
ンネルＭＯ８ＦＥＴの基板ゲートを構成する。

同図において、ＰチャンネルＭＯ３ＦＥＴは、そのチャ
ンネル（パックゲート）部に矢印が付加されることによ
っ゛Ｃ，，ＮチャンネルＭＯＳ　Ｆ　ＥＴと区別される
。このことは、後に説明する第１図に才夕いても同様で
ある。

メモリアレイＭ　−／Ａ　ＲＹは、代表として例示的に
示されているマトリックス配置された複数のメモリセル
ＭＣ、ワード線ＷＯないしＷｎ及び相補データ線Ｄｏ、
Ｄｏないし１１）１．Ｉ）１から構成されている。メモ
リセルＭＣのそれぞれは、互いに同じ構成にされ、その
１つの具体的回路が代表として示されているように、ゲ
ートとドレインが互いに交差接続され、かつソースが回
路の接地点に結合されたＮチャンネル型の記↑！ＭＯ３
ＦＥＴＱ１、Ｑ２と、上記ＭＯ３ＦＥＴＱＩ、Ｑ２のド
レインと電源端子Ｖｃｅとの間に設けられたポリ　（多
結晶）シリコン層からなる高抵抗Ｒ１、Ｒ２とを含んで
いる。Ｌ記ＭＯ３ＦＥＴＱ１．Ｑ２の共通接続点と相補
データ線Ｄｏ、ＤＯとの間にＮチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱ３．Ｑ４が設けられている。同じ行に
配置されたメモリセルの伝送ゲートＭＯ３ＦＥＴＱ３．
Ｑ４等のゲートは、それぞれ例示的に示された対応する
ワード綿ＷＯ〜Ｗｎ等に共通に接続され、同じ列に配置
されたメモリセルの入出力端子は、それぞれ例示的に示
された対応する一対の相補データ線（ビア＋線又はデイ
ジット線）ＤＯ，ＤＯ及びＤｉ、Ｄｌ等に接続されてい
る。

メモリセルにおいて、ＭＯ３ＦＥＴＱＩ、Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩがオフ状
態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。

同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱＩ、Ｑ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。抵抗
Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱ２のゲート容量（図示し
ない）に蓄積されている情報電荷が放電させられてしま
うのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、ＲＡＭがＣＭＯＳ−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵抗
素子とから構成される。この実施例のメモリセル及びメ
モリアレイは、上記ポリシリコン抵抗素子に代えてＰチ
ャンネルＭＯ３ＦＥＴを用いる場合に比べ、その大きさ
を小さくできる。すなわち、ポリシリコン抵抗を用いた
場合、駆動ＭＯＳ　Ｆ　ＥＴＱ　１又はＱ２のゲート電
極上に形成できるとともに、それ自体のサイズを小型化
できる。そして、ＰチャンネルＭＯ３ＦＥＴを用いたと
きのように、駆動ＭＯ３ＦＥＴＱｉＱ２から比較的大き
な距離を持って離さなければならないことがないので無
駄な空白部分が生じない。

同図において、特に制限されないが、各相補データ’ａ
’ＡＤ　Ｏ、Ｄ　Ｏ及ヒＤ　１　、　　Ｄ　ｌ　ト？Ｈ
ｆ１ｆｔ圧Ｖｃｃとの間には、そのゲートに定常的に回
路の接地電位が供給されることによって抵抗素子として
作用するＰチャンネル型の負荷ＭＯ３ＦＥＴＱ５〜Ｑ８
が設けられる。これらのＭＯ３ＦＥＴＱ５〜Ｑ８は、そ
のサイズが比較的小さく形成されることによって、小さ
なコンダクタンスを持つようにされる。これらの負荷Ｍ
Ｏ３ＦＥＴＱ５〜Ｑ８には、それぞれ並列形態にＰチャ
ンネル型の負荷ＭＯ３ＦＥＴＱ９〜Ｑ１２が設けられる
。これらの負荷ＭＯ３ＦＥＴＱ９〜Ｑ１２は、そのサイ
ズが比較的大きく形成されることによって、比較的大き
なコンダクタンスを持つようにされる。上記ＭＯ３ＦＥ
ＴＱ９〜Ｑ１２がオン状態におけるＭＯ３ＦＥＴＱ５〜
Ｑ８との合成コンダクタンスとメモリセルＭＣの伝送ゲ
ートＭＯ８ＦＥＴ及び記憶用ＭＯ３ＦＥＴの合成コンダ
クタンスとの比は、上記メモリセルＭＣの読み出し動作
において、相補データ線Ｄｏ、Ｄｏ及びＤＩ、Ｄｌ等が
、その記憶情報に従った所望の比較的小さな電位差を持
つような値に選ばれる。このように、リードサイクルの
ときには、相補データ線にメモリセルから読み出される
信号振幅を小さくすることにより連続したリードサイク
ルでの相補データ線における読み出し信号レベルの切り
替わりが速くでき、高速読み出し動作が可能になる。

上記各負荷ＭＯ３ＦＥＴＱ９〜ＱＩ２のゲートには、書
き込み動作の時に電源電圧Ｖｃｃのようなハイレベルに
される内部書き込み信号（兼マット選択信号）ＷＥＩが
供給される。これにより、書き込み動作のとき、選択さ
れたマントの上記負荷ＭＯ３ＦＥＴＱ９〜ＱＩ２はオフ
状態にされる。

したがって、書き込み動作における相補データ線の負荷
手段は、上記小さなコンダクタンスのＭＯ３ＦＥＴＱ５
〜Ｑ８のみとなり、メモリセルに与えられる書き込み信
号振幅を大きくして、その書き込み時間を短くするもの
である。

同図において、ワード線ＷＯは、前記のようにＸデコー
ダＸＤＣＲと駆動回路ＤＲＶとによって選択されるが、
同図では図面が複雑化されるのを防ぐために、ノア（Ｎ
ＯＲ）ゲート回路Ｇ１によりＸデコーダＸＤＣＲと駆動
回路ＤＲＶを兼ねている。このことは、他の代表として
示されているワード線Ｗｎについても同様である。

上記ＸアドレスデコーダＸＤＣＲは、相互において類似
のノアゲート回路Ｇｌ、０２等により構成される。これ
らのノアゲート回路Ｇｌ、０２等の入力端子には、複数
ビットからなるＸ系の外部アドレス信号Ａ、　Ｘを受け
る゛７ドレスハソフアＸΔＤＢによっこ形成された内部
相補アドレス信号所定の組合せをもって印加される。

上記メ七リアレイにおける相補データ線Ｉ）　Ｏと共通
相補データ線ＣＤとの間には、並列形態にされたＮチャ
ンネルＭＯ３ＦＩミ′Ｉ’Ｑ１３とＰチャンネルＭＯ３
ＦＨ尤ＴＱ１４からなるＣＭＯＳスイッチ回路が設ＬＪ
られる。他のデータＶＡＤＯ及びＤＩＤｌ等もＬ記類似
のＣＭＯＳスイッチ回路によって対応する共通相補デー
タ線ＣＤ、ＣＤに接続される。これらのＣＭＯＳスイッ
チ回路は、カラムスイッチＣＷを構成する。

ｈ配力ラムスイ・ノチＣＷを構成するＮチャンネル型の
ＭＯ３ＦＥＴＱＩ　３．、Ｑｌ　５及びＱｌ７゜Ｑｌ９
のゲートには、それぞれＹアドレスデコーダＹＤＣＲに
よって形成される選択信号ＹＯ，Ｙ１が供給される。」
−記Ｐチャンネル型のＭＯ３ＦＥＴＱ１４．Ｑｌ、６及
びＱｌ８．Ｑ２０のゲートには、−［記選択信号ＹＯ，
Ｙｌを受けるＣＭＯＳインバータ回路Ｎｌ、Ｎ２の出力
信号が供給される。

ＹアドレスデコーダＹ［〕ＯＲは、相互において類似の
構成とされたノアゲート回ＩＢＧ　３　、　０４等によ
り構成される。これらのノアデー１回路に３Ｇ４等には
、複数ビットからなるＹ糸の外部アドレス信号ＡＹを受
けるＹアドレスバッファＹ　Ａ、　ＩＩ）Ｂによって形
成された内部相補アドレスイ菖号が所定の組合せをもっ
て印加される。

この実施例において、特に制限されないが、上記共通相
補データ線ＣＤ、ＣＤには、書き込み動作の高速化のた
めに、内部書き込み信号ＷＩＥ２がゲートに供給される
ことによって、高速なライト・リカバリ動作を実現する
ために、Ｐチャンネル型の負荷（プルアップ）ＭＯ３Ｆ
ＥＴＱ２１及びＱ２２が設けられる。

上記共通相補データ線ＣＤ、ＣＤは、センスアンプＳ、
　Ａの入力端子と、書き込みパルス発生回路ＷＰＧの出
力端子が接続される。上記センスアンプＳＡは、活性化
パルスｓｃにより動作状態になれ、共通相補データ線Ｃ
Ｄ、ＣＤに読み出された信号を増幅して、データ出カバ
ソファＤＯＢを通してデータ線出力端子Ｄｏｕｔから読
み出し信号を出力する。書込みパルス発生回路Ｗ　Ｉ）
　Ｇは、その入力端子にデータ入力端子Ｄｉｎを介して
入力された書き込みデータが、データ線入カバソファＤ
１１３を介して供給される。

上記活性化パルスｓｃ、内部書き込み信号ＷＥ１、ＷＢ
２等やデータ出カバソファＤＯＢやデータ人カバ・アッ
プを活性化させる図示しない制御信号は、タイミング制
御回路ＴＣにより形成される。

タイミング制御回路ＴＣは、チップセレクト信号Ｃ８及
びライトイネーブル信号ＷＥを受けて、その動作モード
の識別と、それに応じた各種タイミング信号や制御信号
を形成する。

第１図には、ライト系の周辺回路の一実施例の具体的回
路図が示されている。

タイミング制御回路ＴＣに含まれるライト系の回路は、
書き込み制御信号ＷＥ−Ｃ３を形成する回路と、内部書
き込み信号ＷＥＩ等を形成する回路からなる。すなわち
、制御端子から供給されるチップセレクト信号Ｃ３、ラ
イトイネーブル信号ＷＥは、入カバソファＢ１とＢ２を
介して内部に取り込まれる。上記信号は、インバータ回
路Ｎ１とＮ２により反転され、一方において上記書き込
み制御信号ＷＥ−Ｃ３を形成する論理積回路Ｇ３に入力
される。上記インバータ回路Ｎ１とＮ２の出力信号は、
他方において論理積回路Ｇ６に入力され、その出力信号
とマット選択信号ＭＳＩとが論理積回路Ｇ７に入力され
て、Ｆ記内部書き込み信号ＷＥＩが形成される。

この実施例では、制御端子から入力されるパルス性のノ
イズによって誤って書き込み動作が行われるのを防止す
るために、上記インバータ回路Ｎ２の出力信号は、バッ
ファＢ３とインバータ回路Ｎ３からなる遅延回路により
遅延されて、上記インバータ回路Ｎ３の出力信号ととも
に論理積回路Ｇｌに入力される。この論理回路の出力信
号は、インバータ回路Ｎ４により反転遅延され、上記イ
ンバータ回路Ｎ２の出力信号とともに論理積回路Ｇ２に
入力される。そして、この論理積回路の出力信号Ｇ２が
、上記書き込み制御信号ＷＥ−Ｃ３を形成する論理積回
路の入力信号として用いられる。上記回路においては、
ライトイネーブル信号ＷＥがパルス性のノイズにより上
記遅延回路の遅延時間より短く時間内にロウレベルにな
ったとしても、論理積回路Ｇ１やＧ２の出力信号はそれ
に応答せず、論理積回路Ｇ３の入力に伝えられる出力信
号をハイレベルのままに維持する。したがって、論理積
回路Ｇ３に入力される内部ライトイネーブル信号が上記
のようなノイズにより一時的にロウレベルになっても、
それに応答することなく書き込み制御信号ＷＥ−Ｃ３は
ロウレベルのままとなり、誤って書き込み動作になって
しまうのが防止できる。

データ入カバソファＤＩＢは、縦列形態に接続されたイ
ンバータ回路Ｎ５、バッファ回路Ｂ４、インバータ回路
Ｎ６、バッファ回路Ｂ５及びインバータ回路Ｎ７から構
成される。バッファ回路Ｂ５の出力から非反転の内部書
き込みデータが出力され、インバータ回路Ｎ７の出力か
ら反転の内部書き込みデータが出力される。

書き込みパルス発生回路ＷＰＧは、上記のような書き込
み制御信号ＷＥ−Ｃ３と相補書き込みデータとを受けて
、前記の共通相補データ線ＣＤ。

ＣＤに伝えられる書き込みパルスｗｐ、ｗｐを形成する
。共通データ線ＣＤに伝えられる書き込みパルスＷＰは
、上記書き込み制御信号ＷＥ−Ｃ３と、反転の内部書き
込みデータとを受ける論理積回路Ｇ４と、その出力信号
と反転遅延信号を受ける論理積回路Ｇ５及び出力インバ
ータ回路Ｎ９から構成される。上記反転遅延信号は、バ
ッファ回路Ｂ６、インバータ回路Ｎ８及びバッファ回路
Ｂ７から構成される。上記インバータ回路Ｎ９の出力信
号は、上記遅延回路により設定された遅延時間だけロウ
レベルにされる書き込みパルスＷＰとされる。

反転の共通データ線ＣＤに伝えられる書き込みパルスＷ
Ｐは、上記書き込み制御信号ＷＥ−Ｃ３と、非反転の内
部書き込みデータとを受ける前記同様な論理積回路と、
その出力信号と前記同様な反転遅延信号を受ける論理積
回路及び出力インバータ回路から構成され、遅延回路に
より設定された遅延時間だけロウレベルにされる書き込
みパルスｗｐが形成される。

以下、第３図に示されたタイミング図を参照して、この
発明に係る書き込み方式を説明する。

スタティック型ＲＡＭにおいては、外部より入力される
アドレス信号Ａｉは、ライトイネーブル信号ＷＥのロウ
レベルへの立ち下がりに対するアドレスセントアップ時
間ｔ□及びハイレベルに立ち上がりに対するアドレスホ
ールド時間ｔ□を確保する必要がある。しかし、キ十ソ
′シュメモリ等に用いられる場合、サイクルタイムを短
くするために、上記アドレスホールド時間ｔＷｌ＋を十
分に取ることが困難となってきている。このために、ラ
イトイネーブル信号ＷＥのドライバー遅延時間が大きく
なった場合には、同図に示すようにアドレスホールド時
間ｔＷＲが負の値−ｔＷＲになる場合が生じてしまう。

従来の書き込み方式のもとでは、書き込み制御信号ＷＥ
−Ｃ３と書き込みデータＤｉｎとの論理積ＷＥ−Ｃ３−
Ｄｉｎ、　ＷＥ−Ｇ３−Ｄｔｎがそのまま書き込みパル
スとして共通データ線ＣＤ、ＣＤ、カラムスイッチ回路
及び相補データ＆ｉＤＯ，ＤＯ等を通してメモリセルに
印加されるため、上記のように負のアドレスホールド時
間−ｔｏになってしまうと、同図のａのデータは正しく
アドレスＡｉに対応したワード線ａｉのメモリセルに書
き込まれるが、同図のｂのデータは次サイクルのアドレ
スＡｉ＋ｌに対応したワード線ａｉ＋ｌのメモリセルに
書き込まれてしまう。

この実施例では、上記論理積Ｗ　Ｅ−ＣＳ−Ｄ　＋　ｎ
　％ＷＥ−Ｃ３−Ｄｉｎのフロントエツジ、言い換える
ならば、ハイレベルからロウレベルへの立ち下がりエツ
ジを基準にし、ここからメモリセルへの書き込みに必要
な時間Ｃを持つ書き込みパルスＷＰ。

ＷＰを発生させる。これにより、メモリサイクルの高速
化のために例え負のアドレスホールド時間ｔＷＲを持つ
ようになってしまっても、それとは無関係にメ七リセル
への書き込み動作が終ｒしているから、次のサイクルで
のアドレスに対し”ご書き込みが行われこしま・）よう
な誤動作を防止することができる。

また、Ｊ−記のように書き込みパルスｗｐ、ｗｐとし２
て、論理積ＷＥ　・ＣＳ　・Ｄｉｒｉ又はＷＥ−Ｃ３Ｔ
ｈｉｎのコニソジを基？ｉｔにし７て発りトさせるもの
であるため、ライトイネーブル信号Ｗｌ己と古き込みブ
タＤｉｎとが非同期的に入力され“Ｃも何等問題なく正
しく書き込むことができる。

パルスＷ■）、ｗｐを発生さゼる場合、１記のようなパ
ルス幅検出機能を持たせることより、例えライトイネー
ブル信号Ｗ　ＥにノイズかのっＣも、誤って書き込み動
作になることがない。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）シき込み動作を指示する制御信号と書き込みデー
タとの論理積信号を形成し、この論理積信号のノｌ」ン
ト側変化エツジを基準にして一゛定のパルス幅の書き込
みパルス信号を形成することにより、ア１”レスボール
ド時間を制御信号の遅延を’ｙ　ｉ＝して引き延ばす必
要がないから、ライトサイクルの高速化がＩｊ］能にな
るという効果が得られる。

（２）書き込み動作を指示する制御信号と書き込みデー
タとの論理積信号を形成し、この論理積信号のフし）ン
ト側変化エツジを基準にｒるものであるかは、ライトイ
ネーブル信号と書き込みデータとを非同期で入力できる
という効果が得られる。

（３）Ｆ配置き込み動作を指示する制御信号として、ラ
イトイネーブル信号とその遅延信号の論理積出力信号を
用いることにより、高速化を図りつつパルス性のノイズ
による誤動作を防止することができるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明はＩ−記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、書き込みパ
ルスを形成するために用いられる論理積回路は、Ｉ’！
ウレヘルを論理“１”にする負論理を採るか、ハイレベ
ルを論理“１”にする正論理を採るか等の組み合わせに
応じて実質的な論理積が得られるものであればよく、ア
ンドゲート回路、ナントゲート回路、オアゲート回路又
はノアゲート回路等をそれぞれの入力レベルに応じて用
いることができるものである。スタティック型メモリセ
ルにおける負荷手段は、上記のような高抵抗ポリシリコ
ンを用いるものの他、前記のように電流供給能力が小さ
く設定されたＰチャンネルＭＯＳＦＥＴを用いた完全ス
タティック型のものであってもよい。メモリアレイの相
補データ線に設けられる負荷手段は、−上記のような２
つのＭＯＳ　Ｆ　ＥＴを用いるものの他、１つのＭＯＳ
ＦＥＴから構成してもよい。アドレス八ソファやデコー
ダ等の周辺回路をＣＭＯ３回路の出力部にバイポーラ型
トランジスタを用いたＢｉ−ＣＭＯ３構成にするもので
あってもよい。このようにメモリアレイの構成及びその
周辺回路の具体的回路構成は、種々の実施形態を採るこ
とができるものである。

また、アドレス信号変化検出回路を設けて、メモリアク
セスに先立って相補データ線や共通相補データ線のイコ
ライズを行ったり、一定期間だけワード線の選択動作を
行うようにする等のような付加機能を設けるものであっ
てもよい。

さらに、上記のようなＣＭＯ３構成のＲＡＭに代えて、
バイポーラ型トランジスタにより構成されるＲＡＭにも
同様に適用することができる。

この発明は、リード／ライトが行われる高速ＲＡＭに広
く利用でき、マイクロコンピュータ等のディジタル集積
回路に内蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、書き込み動作を指示する制御信号と書き込
みデータとの論理積信号を形成し、この論理積信号のフ
ロント側のエツジを基準にして一定のパルス幅の書き込
みバルスイ３号を形成することにより、アドレスホール
ド時間を制御信号の遅延を考慮して引き延ばす必要がな
いから、ライトサイクルの高速化が可能になる。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡ、
Ｍにおけるライト系の周辺回路の一実施例を示す回路図
、 第２図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示す要部回路図、第３図は、そのライトサ
イクルの一実施例を示すタイミング図、 第４図は、従来のＲＡＭにおけるライトサイクルの一例
を示すタイミング図である。 Ｇ１〜Ｇ７・・論理積回路、Ｎ１〜Ｎ９・・インバータ
回路、８１〜Ｂ７・・バッファ回路、ＴＣ・・タイミン
グ制御回路、ＤＩＢ・・データ人力バッファ、ＷＰＧ・
・書き込みパルス発注回路、Ｍ−ＡＲＹ・・メモリアレ
イ、ＸＡＤＢ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙ
アドレスバッファ、ＸＤＣＲ・　・Ｘアドレスデコーダ
、ＹＤＣＲ・・Ｙアドレスデコーダ、ＳＡ・・センスア
ンプＭＣ・・メモリセル

Claims (1)

1. 【特許請求の範囲】 １、書き込み動作を指示する制御信号と書き込みデータ
   との論理積信号を形成する回路と、この論理積信号のフ
   ロント側変化タイミングを基準にして一定のパルス幅の
   書き込みパルス信号を形成するパルス発生回路とを含む
   書き込みパルス発生回路を含むことを特徴とする半導体
   記憶装置。 ２、上記パルス発生回路は、入力パルスの反転遅延信号
   と上記入力パルスとを論理積回路に入力して形成される
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。 ３、上記書き込み動作を指示する制御信号は、内部チッ
   プセレクト信号、内部ライトイネーブル信号及び上記内
   部ライトイネーブル信号とその遅延信号の論理積出力信
   号との論理積に基づいて形成されるものであることを特
   徴とする特許請求の範囲第１又は第２項記載の半導体記
   憶装置。