JPS61190786A - スタテイツク型ｒａｍ - Google Patents
スタテイツク型ｒａｍInfo
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- JPS61190786A JPS61190786A JP60030335A JP3033585A JPS61190786A JP S61190786 A JPS61190786 A JP S61190786A JP 60030335 A JP60030335 A JP 60030335A JP 3033585 A JP3033585 A JP 3033585A JP S61190786 A JPS61190786 A JP S61190786A
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、スタティック型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので、例えば、ＣＭＯ３（相
補型ＭＯ８）回路とバイポーラ型トランジスタとが組み
合わせて構成された高速スタティック型ＲＡＭに利用し
て有効な技術に関するものである。
セス・メモリ）に関するもので、例えば、ＣＭＯ３（相
補型ＭＯ８）回路とバイポーラ型トランジスタとが組み
合わせて構成された高速スタティック型ＲＡＭに利用し
て有効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）
により構成されたスタティック型ＲＡＭにおけるメモリ
セルは、例えばゲート・ドレインが交差結合された一対
の駆動ＭＯＳ Ｆ ＥＴとその負荷素子とからなるスタ
ティック型フリップフロップ回路と一対の伝送ゲー）Ｍ
ＯＳＦＥＴとから構成される。メモリアレイは、マトリ
ックス配置される複数のメモリセルとともに複数対の相
補データ線を含み、それぞれの相補データ線には、それ
と対応されるべきメモリセルの入出力端子が結合される
。相補データ線のそれぞれと回路の電源端子との間には
、定常的にオン状態にされるＭＯＳＦＥＴからなるよう
な負荷抵抗が設けられる（データ線に負荷抵抗が結合さ
れたＲＡＭについては、例えば米国特許第４，２７２，
８３４号明細書参照）、相補データ線に結合された負荷
抵抗は、メモリセルからのデータの読み出し開始前及び
メモリセルへのデータの書き込み開始前に、その相補デ
ータ線の電位を所定の電位にさせるよう作用する。しか
しながら、メモリセルを構成するＭＯＳＦＥＴのプロセ
スバラツキによって駆動能力が太き（されると、一方の
相補データ線の電位が大きく低下させられてしまうこと
がある。このように相補データ線のレベルが低下しすぎ
ると、次の読み出し動作の時に、この相補データ線のロ
ウレベルによって誤書き込みが行われてしまう、このよ
うな誤書き込みを防止するためには、上記相補データ線
が元のレベルに復旧するまで次の動作サイクルを引き延
ばす必要があるので、動作の高速化を妨げる原因になっ
ている。
により構成されたスタティック型ＲＡＭにおけるメモリ
セルは、例えばゲート・ドレインが交差結合された一対
の駆動ＭＯＳ Ｆ ＥＴとその負荷素子とからなるスタ
ティック型フリップフロップ回路と一対の伝送ゲー）Ｍ
ＯＳＦＥＴとから構成される。メモリアレイは、マトリ
ックス配置される複数のメモリセルとともに複数対の相
補データ線を含み、それぞれの相補データ線には、それ
と対応されるべきメモリセルの入出力端子が結合される
。相補データ線のそれぞれと回路の電源端子との間には
、定常的にオン状態にされるＭＯＳＦＥＴからなるよう
な負荷抵抗が設けられる（データ線に負荷抵抗が結合さ
れたＲＡＭについては、例えば米国特許第４，２７２，
８３４号明細書参照）、相補データ線に結合された負荷
抵抗は、メモリセルからのデータの読み出し開始前及び
メモリセルへのデータの書き込み開始前に、その相補デ
ータ線の電位を所定の電位にさせるよう作用する。しか
しながら、メモリセルを構成するＭＯＳＦＥＴのプロセ
スバラツキによって駆動能力が太き（されると、一方の
相補データ線の電位が大きく低下させられてしまうこと
がある。このように相補データ線のレベルが低下しすぎ
ると、次の読み出し動作の時に、この相補データ線のロ
ウレベルによって誤書き込みが行われてしまう、このよ
うな誤書き込みを防止するためには、上記相補データ線
が元のレベルに復旧するまで次の動作サイクルを引き延
ばす必要があるので、動作の高速化を妨げる原因になっ
ている。
なお、アドレス信号の変化を検出して、上記相補データ
線のレベルを等しくさせるイコライズ回路を設けること
が考えられるが、多数のゲート回路からなるアドレス信
号の変化検出回路が必要とされるので、回路が複雑化す
るとともタイミング制御が難しくなる。
線のレベルを等しくさせるイコライズ回路を設けること
が考えられるが、多数のゲート回路からなるアドレス信
号の変化検出回路が必要とされるので、回路が複雑化す
るとともタイミング制御が難しくなる。
この発明の目的は−、簡単な構成により、高速動作化を
実現したスクティソク型ＲＡＭを提供することにある。
実現したスクティソク型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、書き込み動作以外の時に、メモリアレイを構
成する一対の相補データ線を結合させるＭＯＳＦＥＴを
設けて、相補データ線間のレベルが一定のレベル以上に
大きくされないよう制限するものである。
成する一対の相補データ線を結合させるＭＯＳＦＥＴを
設けて、相補データ線間のレベルが一定のレベル以上に
大きくされないよう制限するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知の０Ｍ
Ｏ３（相補型−金属一絶縁物一半導体）集積回路（ＩＣ
）技術によって単結晶シリコンからなるような１個の半
導体基板上に形成される。
る。特に制限されないが、同図のＲＡＭは、公知の０Ｍ
Ｏ３（相補型−金属一絶縁物一半導体）集積回路（ＩＣ
）技術によって単結晶シリコンからなるような１個の半
導体基板上に形成される。
メモリセルを構成するＭＯＳＦＥＴは、Ｎチャンネル型
とされ、Ｎ型半導体基板上に形成されたＰ型つェル領域
上に形成される。Ｐチャンネル間Ｏ３ＦＥＴは、Ｎ型半
導体基板上に形成される。
とされ、Ｎ型半導体基板上に形成されたＰ型つェル領域
上に形成される。Ｐチャンネル間Ｏ３ＦＥＴは、Ｎ型半
導体基板上に形成される。
Ｎチャンネル型ＭＯＳ Ｆ ＥＴの基体ゲートとしての
Ｐ型ウェル領域は、回路の接地端子に結合され、Ｐチャ
ンネル型ＭＯ３ＦＥＴの共通の基体ゲートとじてのＮ型
半導体基板は、回路のｉ！！：Ｒ端子に結合される。な
お、メモリセルを構成するＭＯＳＦＥＴをウェル領域に
形成する構成は、α線等によって引き起こされるメモリ
セルの蓄積情報の１興った反転を防止する上で効果的で
あろう メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ，
ワード線ＷＯないしＷ ｎ及び相補データ線ＤＯ，Ｄｏ
ないしＤｉ、ＤＩから構成されている。
Ｐ型ウェル領域は、回路の接地端子に結合され、Ｐチャ
ンネル型ＭＯ３ＦＥＴの共通の基体ゲートとじてのＮ型
半導体基板は、回路のｉ！！：Ｒ端子に結合される。な
お、メモリセルを構成するＭＯＳＦＥＴをウェル領域に
形成する構成は、α線等によって引き起こされるメモリ
セルの蓄積情報の１興った反転を防止する上で効果的で
あろう メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ，
ワード線ＷＯないしＷ ｎ及び相補データ線ＤＯ，Ｄｏ
ないしＤｉ、ＤＩから構成されている。
メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回陀、が代表として示されているよう
に、ゲートとドレインが互いに交差結線されかつソース
が回路の接地点ＧＮ’Ｄに結合された記憶ＭＯ３ＦＥＴ
ＱＩ、Ｑ２と、上記ＭＯ３ＦＥＴＱＩ、Ｑ２のドレイン
と電源端子Ｖｃｃとの間に設けられたポリ（多結晶）シ
リコン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そ
して、上記ＭＯ３ＦＥＴＱ１．Ｑ２の共通接続点と相補
データ線ＤＯ，Ｄｏとの間に伝送ゲートＭＯ３ＦＥＴＱ
３．Ｑ４が設けられている。同じ行に配置されたメモリ
セルの伝送ゲー）ＭＯ５ＦＥＴＱ３゜Ｑ４等のゲートは
、それぞれ例示的に示された対応するワード線Ｗ Ｏ−
Ｗ ｎ等に共通に接続され、同じ列に配置されたメモリ
セルの入出力端子は、それぞれ例示的に示された対応す
る一対の相補データ（又はビット）線ＤＯ，ＴＯ及びＤ
ｉ、コ１等に接続されている。
その１つの具体的回陀、が代表として示されているよう
に、ゲートとドレインが互いに交差結線されかつソース
が回路の接地点ＧＮ’Ｄに結合された記憶ＭＯ３ＦＥＴ
ＱＩ、Ｑ２と、上記ＭＯ３ＦＥＴＱＩ、Ｑ２のドレイン
と電源端子Ｖｃｃとの間に設けられたポリ（多結晶）シ
リコン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そ
して、上記ＭＯ３ＦＥＴＱ１．Ｑ２の共通接続点と相補
データ線ＤＯ，Ｄｏとの間に伝送ゲートＭＯ３ＦＥＴＱ
３．Ｑ４が設けられている。同じ行に配置されたメモリ
セルの伝送ゲー）ＭＯ５ＦＥＴＱ３゜Ｑ４等のゲートは
、それぞれ例示的に示された対応するワード線Ｗ Ｏ−
Ｗ ｎ等に共通に接続され、同じ列に配置されたメモリ
セルの入出力端子は、それぞれ例示的に示された対応す
る一対の相補データ（又はビット）線ＤＯ，ＴＯ及びＤ
ｉ、コ１等に接続されている。
メモリセルにおいて、ＭＯ３ＦＥＴＱＩ、Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩがオフ状
態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩがオフ状
態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。
同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱＩ、Ｑ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。抵抗
Ｒ１、Ｒ２は、ＭＯＳ Ｆ ＥＴＱ２のゲート容量（図
示しない）に蓄積されている情報電荷が放電させられて
しまうのを防ぐ程度の電流供給能力を持つ。
記抵抗Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱＩ、Ｑ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。抵抗
Ｒ１、Ｒ２は、ＭＯＳ Ｆ ＥＴＱ２のゲート容量（図
示しない）に蓄積されている情報電荷が放電させられて
しまうのを防ぐ程度の電流供給能力を持つ。
この実施例に従うと、ＲＡＭが０ＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。
この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯ３ＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯ３ＦＥＴ
ＱＩ又はＱ２のゲート電極と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯ３ＦＥＴを用いたときのように、駆動ＭＯ３
ＦＥＴＱＩ、Ｑ２から比較的大きな距離を持って離さな
ければならないことがないので無駄な空白部分が生じな
い。
シリコン抵抗素子に代えてＰチャンネルＭＯ３ＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯ３ＦＥＴ
ＱＩ又はＱ２のゲート電極と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯ３ＦＥＴを用いたときのように、駆動ＭＯ３
ＦＥＴＱＩ、Ｑ２から比較的大きな距離を持って離さな
ければならないことがないので無駄な空白部分が生じな
い。
同図において、各相補データ線ＤＯ，ＤＯ及びＤＩ、Ｄ
ｌと電源電圧Ｖｃｃとの間には、そのゲートに定常的に
′１Ｍ源電圧Ｖｃｃが供給されることによって抵抗素子
として作用する負荷ＭＯ３ＦＥＴＱ７〜ＱＩＯが設けら
れる。
ｌと電源電圧Ｖｃｃとの間には、そのゲートに定常的に
′１Ｍ源電圧Ｖｃｃが供給されることによって抵抗素子
として作用する負荷ＭＯ３ＦＥＴＱ７〜ＱＩＯが設けら
れる。
同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
−ＤＣＲを構成するノア（Ｎ ＯＲ）ゲート回路Ｇ１で
形成された出力信号によって選択される。このことは、
他のワード線Ｗｎについても同様である。
−ＤＣＲを構成するノア（Ｎ ＯＲ）ゲート回路Ｇ１で
形成された出力信号によって選択される。このことは、
他のワード線Ｗｎについても同様である。
上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇｌ、０２等により構成される。こ
れらのノアゲート回路Ｇｌ、Ｇ２等の入力端子には、複
数ビットからなる外部アドレス信号ＡＸ（図示しない適
当な回路装置から出力されたアドレス信号）を受けるＸ
アドレスバッファＸ−ＡＤＢによって形成された内部相
補アドレス信号が所定の組合せをもって印加される。特
に制限されないが、これらのアドレスバッファＸ−ＡＤ
Ｂ及びＸアドレスデコーダＸ−ＤＣＲは、その出力部に
バイポーラ型トランジスタが用いられることによって、
容量性負荷を高速に駆動できるようにされる。このよう
なバイポーラ型トランジスタが組み合わせれたアドレス
バッファ及びアドレスデコーダの構成は、例えば、本願
出願人の先順に係る特許出願に詳しく述べられている。
似のノアゲート回路Ｇｌ、０２等により構成される。こ
れらのノアゲート回路Ｇｌ、Ｇ２等の入力端子には、複
数ビットからなる外部アドレス信号ＡＸ（図示しない適
当な回路装置から出力されたアドレス信号）を受けるＸ
アドレスバッファＸ−ＡＤＢによって形成された内部相
補アドレス信号が所定の組合せをもって印加される。特
に制限されないが、これらのアドレスバッファＸ−ＡＤ
Ｂ及びＸアドレスデコーダＸ−ＤＣＲは、その出力部に
バイポーラ型トランジスタが用いられることによって、
容量性負荷を高速に駆動できるようにされる。このよう
なバイポーラ型トランジスタが組み合わせれたアドレス
バッファ及びアドレスデコーダの構成は、例えば、本願
出願人の先順に係る特許出願に詳しく述べられている。
上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
Ｏ及びＤＩ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ１２．Ｑ１３及びＱ１４．Ｑ１
５から構成されたカラムスイッチ回路を介してコモン相
補データ線ｃｏ、７ｆ：Ｄに接続される。このコモン相
補データ線ＣＤ。
Ｏ及びＤＩ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ１２．Ｑ１３及びＱ１４．Ｑ１
５から構成されたカラムスイッチ回路を介してコモン相
補データ線ｃｏ、７ｆ：Ｄに接続される。このコモン相
補データ線ＣＤ。
ＣＤには、読み出し回路ＲＡの入力端子と、書込み回路
ＷＡの出力端子が接続される。上総読み出し回路ＲＡは
、データ出力端子Ｄｏｕｔに読み出し信号を送出し、書
込み回路ＷＡの入力端子は、データ入力端子Ｄｉｎから
供給される書込みデータ信号を受ける。
ＷＡの出力端子が接続される。上総読み出し回路ＲＡは
、データ出力端子Ｄｏｕｔに読み出し信号を送出し、書
込み回路ＷＡの入力端子は、データ入力端子Ｄｉｎから
供給される書込みデータ信号を受ける。
読み出し回路ＲＡは、特に制限されないが、バイポーラ
型差動トランジスタを含むセンスアンプを含んでおり高
感度のセンス動作を行う、上記読み出し回路ＲＡは、制
御回路Ｃ０ＮＴから供給される代表的な制御信号φ「に
よってその動作が制御される。読み出し回路ＲＡは、そ
れが動作状態にされているときにコモン相補データ線Ｃ
Ｄ及びＣＤに供給されるデータ信号を差動増幅し、増幅
したデータ信号をデータ出力端子Ｄｏｕｔに出力する。
型差動トランジスタを含むセンスアンプを含んでおり高
感度のセンス動作を行う、上記読み出し回路ＲＡは、制
御回路Ｃ０ＮＴから供給される代表的な制御信号φ「に
よってその動作が制御される。読み出し回路ＲＡは、そ
れが動作状態にされているときにコモン相補データ線Ｃ
Ｄ及びＣＤに供給されるデータ信号を差動増幅し、増幅
したデータ信号をデータ出力端子Ｄｏｕｔに出力する。
読み出し回路ＲＡは、それが非動作状態にされていると
きに、その出力端子を高インピーダンス状態もしくはフ
ローティング状態にする。
きに、その出力端子を高インピーダンス状態もしくはフ
ローティング状態にする。
書き込み回路ＷＡは、代表的な制御信号φＷによってそ
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている人カデータと対応する
相補データ信号をコモン相補データ線ＣＤ、（”Ｔに出
力する。書き込み回路ＷＡは、それが非動作状態にされ
ているときにその一対の出力端子を高インピーダンス状
態もしくはフローティング状態にする。
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている人カデータと対応する
相補データ信号をコモン相補データ線ＣＤ、（”Ｔに出
力する。書き込み回路ＷＡは、それが非動作状態にされ
ているときにその一対の出力端子を高インピーダンス状
態もしくはフローティング状態にする。
カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ１２、Ｇ
１３及びＧ１４．Ｇ１５のゲートには、それぞれＹアド
レスデコーダＹ−ＯＣＲによって形成される選択信号Ｙ
Ｏ，Ｙｌが供給される。このＹアドレスデコーダＹ−Ｄ
ＣＲは、相互において類似の構成とされたノアゲート回
路Ｇ３．Ｇ４等により構成される。これらのノアゲート
回路Ｇ３．０４等には、複数ピントからなる外部アドレ
ス信号ＡＹ（図示しない適当な回路装置から出力された
アドレス信号）を受けるＹアドレスバッファＹ−ＡＤＢ
によって形成された内部相補アドレス信号が所定の組合
せをもって印加される。特に制限されないが、これらの
アドレスバッファとアドレスデコーダも上記同様にバイ
ポーラ型トランジスタを含んでいる。
１３及びＧ１４．Ｇ１５のゲートには、それぞれＹアド
レスデコーダＹ−ＯＣＲによって形成される選択信号Ｙ
Ｏ，Ｙｌが供給される。このＹアドレスデコーダＹ−Ｄ
ＣＲは、相互において類似の構成とされたノアゲート回
路Ｇ３．Ｇ４等により構成される。これらのノアゲート
回路Ｇ３．０４等には、複数ピントからなる外部アドレ
ス信号ＡＹ（図示しない適当な回路装置から出力された
アドレス信号）を受けるＹアドレスバッファＹ−ＡＤＢ
によって形成された内部相補アドレス信号が所定の組合
せをもって印加される。特に制限されないが、これらの
アドレスバッファとアドレスデコーダも上記同様にバイ
ポーラ型トランジスタを含んでいる。
制御回路Ｃ０ＮＴは、外部端子ＷＥ、Ｃ３からの制御信
号を受けて、上記内部制御タイミング信号φｒ、φＷ及
び次に説明する内部書き込み信号Ｗτ等を形成する。
号を受けて、上記内部制御タイミング信号φｒ、φＷ及
び次に説明する内部書き込み信号Ｗτ等を形成する。
この実施例においては、それぞれ対とされた相補データ
線ＤＯ，ＤＯ及びＤｌ、Ｄｌ間には、選択されたメモリ
セルからの読み出し信号振幅を制限するＭＯ３ＦＥＴＱ
５．Ｇ６が設けられる。これらのＭＯ５ＦＥＴＱ５．Ｇ
６のゲートには、特に制限されないが、上記内部書き込
み信号マ１が供給される。この内部書き込み信号宜は、
外部端子から供給されたライトイネーブル信号ＷＥがロ
ウレベルにされた時にこれに従ってロウレベルにされる
。これらのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ５ 、 Ｑ ６
は、選択されたメモリセルＭＣにおける伝送ケ−１−Ｍ
０３ＦＥＴとオン状態の駆動ＭＯ３ＦＥＴとの合成コン
ダクタンスと、上記負荷ＭＯ５ＦＥＴＱ？及びＭＯ３Ｆ
ＥＴＱ５と負荷ＭＯ３ＦＥＴＱ８との合成コンダクタン
スの関係と得るべき相補データ線間のレベル差との考慮
のもとで設定される。
線ＤＯ，ＤＯ及びＤｌ、Ｄｌ間には、選択されたメモリ
セルからの読み出し信号振幅を制限するＭＯ３ＦＥＴＱ
５．Ｇ６が設けられる。これらのＭＯ５ＦＥＴＱ５．Ｇ
６のゲートには、特に制限されないが、上記内部書き込
み信号マ１が供給される。この内部書き込み信号宜は、
外部端子から供給されたライトイネーブル信号ＷＥがロ
ウレベルにされた時にこれに従ってロウレベルにされる
。これらのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ５ 、 Ｑ ６
は、選択されたメモリセルＭＣにおける伝送ケ−１−Ｍ
０３ＦＥＴとオン状態の駆動ＭＯ３ＦＥＴとの合成コン
ダクタンスと、上記負荷ＭＯ５ＦＥＴＱ？及びＭＯ３Ｆ
ＥＴＱ５と負荷ＭＯ３ＦＥＴＱ８との合成コンダクタン
スの関係と得るべき相補データ線間のレベル差との考慮
のもとで設定される。
すなわち、この実施例では、書き込み動作以外の時にＭ
Ｏ３ＦＥＴＱ５．Ｇ６がオン状態にされることによって
、ロウレベル側の読み出し信号を得るべき相補データ線
側の実質的な負荷を小さくしてレベル制限を行わせるも
のである。この場合、相補データ線間のレベルが小さい
と、ＭＯ３ＦＥＴＱ５の実質的な振り込み電圧が小さく
されるからＭＯ３ＦＥＴＱ５のコンダクタンスは小さく
される。これに対して、プロセスバラツキによってメモ
リセルの駆動ＭＯ３ＦＥＴＱ１等や伝送ゲー）ＭＯ３Ｆ
ＥＴＱ３等のコンダクタンスが大きくされるとこによっ
て、相補データ線のレベルを大きくロウレベル側にする
と、上記ＭＯ３ＦＥＴＱ５の実質的な振り込み電圧が大
きくされるので、そのコンダクタンスが比較的大きくさ
れロウレベル側の落ち込みを制限させる。
Ｏ３ＦＥＴＱ５．Ｇ６がオン状態にされることによって
、ロウレベル側の読み出し信号を得るべき相補データ線
側の実質的な負荷を小さくしてレベル制限を行わせるも
のである。この場合、相補データ線間のレベルが小さい
と、ＭＯ３ＦＥＴＱ５の実質的な振り込み電圧が小さく
されるからＭＯ３ＦＥＴＱ５のコンダクタンスは小さく
される。これに対して、プロセスバラツキによってメモ
リセルの駆動ＭＯ３ＦＥＴＱ１等や伝送ゲー）ＭＯ３Ｆ
ＥＴＱ３等のコンダクタンスが大きくされるとこによっ
て、相補データ線のレベルを大きくロウレベル側にする
と、上記ＭＯ３ＦＥＴＱ５の実質的な振り込み電圧が大
きくされるので、そのコンダクタンスが比較的大きくさ
れロウレベル側の落ち込みを制限させる。
このようなＭＯ３ＦＥＴＱ５．Ｇ６等の作用によって、
データ読み出しにおいて、相補データ線に与えられたレ
ベル差は、は−′一定の所望のレベル差を持つようにで
きるものである。これにより、相補データ線の読み出し
レベルをメモリセルのプロセスバラツキに対して誤書き
込みが行われるように大きくなレベルにされることを防
止できるから、次の読み出しサイクル迄の時間を短くす
ることができる。また、上記相補データ線のレベル差を
制限することによって次の読み出しサイクルでの反転読
み出しを高速に行うとこができる。
データ読み出しにおいて、相補データ線に与えられたレ
ベル差は、は−′一定の所望のレベル差を持つようにで
きるものである。これにより、相補データ線の読み出し
レベルをメモリセルのプロセスバラツキに対して誤書き
込みが行われるように大きくなレベルにされることを防
止できるから、次の読み出しサイクル迄の時間を短くす
ることができる。また、上記相補データ線のレベル差を
制限することによって次の読み出しサイクルでの反転読
み出しを高速に行うとこができる。
なお、書込み動作は、ライトイネーブル信号−ＷＥのロ
ウレベルによって上記内部書き込み信号７丁がロウレベ
ルにされ、ＭＯ３ＦＥＴＱ５．Ｇ６等はオフ状態にされ
る。これによって、書き込み回路ＷＡによって出力され
た比較的大きな書き込み信号レベルは、コモン相補デー
タｕＡｃＤ、ＣＤとカラムスイッチＭＯ３ＦＥＴを介し
て選択された相補データ線に伝えられる。
ウレベルによって上記内部書き込み信号７丁がロウレベ
ルにされ、ＭＯ３ＦＥＴＱ５．Ｇ６等はオフ状態にされ
る。これによって、書き込み回路ＷＡによって出力され
た比較的大きな書き込み信号レベルは、コモン相補デー
タｕＡｃＤ、ＣＤとカラムスイッチＭＯ３ＦＥＴを介し
て選択された相補データ線に伝えられる。
＋１１メモリアレイにおける相補データ線間のレベル差
を制限させるＭＯＳＦＥＴを設けることにより、メモリ
セルの記憶情報による相補データ線のレベル差が必要以
上に大きくされるのを防止できる。
を制限させるＭＯＳＦＥＴを設けることにより、メモリ
セルの記憶情報による相補データ線のレベル差が必要以
上に大きくされるのを防止できる。
これにより、誤書き込み防止のためのタイミングマージ
ンを小さくできるから、動作の高速化を図ることができ
るという効果が得られる。
ンを小さくできるから、動作の高速化を図ることができ
るという効果が得られる。
（２）上記相補データ線間の読み出しレベルを制限する
ＭＯＳ Ｆ ＥＴは、書き込み動作以外の時にオン状態
にされるものであるので、外部から供給されたライトイ
ネーブル信号及びチップ選択信号等に基づいたタイミン
グ信号を利用できる。これにより、アドレス信号の変化
検出回路を用いる場合のような複雑なタイミング制御回
路が不要になり、極めて簡単な構成により、動作の高速
化を図るとこができるものである。
ＭＯＳ Ｆ ＥＴは、書き込み動作以外の時にオン状態
にされるものであるので、外部から供給されたライトイ
ネーブル信号及びチップ選択信号等に基づいたタイミン
グ信号を利用できる。これにより、アドレス信号の変化
検出回路を用いる場合のような複雑なタイミング制御回
路が不要になり、極めて簡単な構成により、動作の高速
化を図るとこができるものである。
（３）上記（１）により相補データ線間のレベル差が小
さく制限されることによって、前の動作サイクルでの相
補データ線のリセフトが高速に行われるので、メモリセ
ルからの相補データ線に対する読み出し自体の高速化も
達成でき、上記（１）の効果と相俟ていっそうの動作の
高速化を図ることができるという効果が得られる。
さく制限されることによって、前の動作サイクルでの相
補データ線のリセフトが高速に行われるので、メモリセ
ルからの相補データ線に対する読み出し自体の高速化も
達成でき、上記（１）の効果と相俟ていっそうの動作の
高速化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、相補データ線
間のレベル差を制限させるＭＯ３ＦＥＴＱ５．Ｃ６のゲ
ートに供給されるタイミング信号は、チップ選択信号と
ライトイネーブル信号とを組み合わせて形成されたタイ
ミング信号を用いることにより、これらのＭＯＳＦＥＴ
を読み出し動作の時にのみオン状態にさせるものであっ
てもよい、また、メモリセルは、ＰチャンネルＭＯ３Ｆ
ＥＴとＮチャンネルＭＯ３ＦＥＴとを組合せて構成され
たスタティック型フリンプフロップ回路を用いるもので
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、相補データ線
間のレベル差を制限させるＭＯ３ＦＥＴＱ５．Ｃ６のゲ
ートに供給されるタイミング信号は、チップ選択信号と
ライトイネーブル信号とを組み合わせて形成されたタイ
ミング信号を用いることにより、これらのＭＯＳＦＥＴ
を読み出し動作の時にのみオン状態にさせるものであっ
てもよい、また、メモリセルは、ＰチャンネルＭＯ３Ｆ
ＥＴとＮチャンネルＭＯ３ＦＥＴとを組合せて構成され
たスタティック型フリンプフロップ回路を用いるもので
あってもよい。
また、負荷ＭＯ３ＦＥＴＱ７〜ＱＩＯは、ポリシリコン
等の抵抗手段に置き換えるものであってもよい、さらに
、メモリアレイの構成及びその周辺回路の具体的回路構
成は、０Ｍ０３回路のにみより構成されるものであって
もよい。
等の抵抗手段に置き換えるものであってもよい、さらに
、メモリアレイの構成及びその周辺回路の具体的回路構
成は、０Ｍ０３回路のにみより構成されるものであって
もよい。
この発明は、スタティック型ＲＡＭに広く適用すること
ができる。
ができる。
第１図は、この発明の一実施例を示す回路図である。
Ｘ−ＡＤＢ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メモリ
セル、ＷＡ・・書込み回路、ＲＡ・・読み出し回路、Ｃ
０ＮＴ・・制御回路第１図
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メモリ
セル、ＷＡ・・書込み回路、ＲＡ・・読み出し回路、Ｃ
０ＮＴ・・制御回路第１図
Claims (1)
- 【特許請求の範囲】 １、メモリセルが結合される一対の相補データ線と、上
記一対の相補データ線間に設けられ、読み出し動作又は
これに加えてチップ非選択状態の時にオン状態にされて
相補データ線間の読み出し電圧を所定の電位差に制限す
るＭＯＳＦＥＴを含むことを特徴とするスタティック型
ＲＡＭ。 ２、上記相補データ線の読み出し信号は、バイポーラ型
差動トランジスタを含むセンスアンプによってセンスさ
れるものであることを特徴とする特許請求の範囲第１項
記載のスタティック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030335A JPS61190786A (ja) | 1985-02-20 | 1985-02-20 | スタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030335A JPS61190786A (ja) | 1985-02-20 | 1985-02-20 | スタテイツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190786A true JPS61190786A (ja) | 1986-08-25 |
Family
ID=12300945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030335A Pending JPS61190786A (ja) | 1985-02-20 | 1985-02-20 | スタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190786A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239507A (en) * | 1990-02-15 | 1993-08-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with readout data buses connecting local and main sense amplifiers |
| US5369619A (en) * | 1990-10-24 | 1994-11-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device reading/writing data of multiple bits internally |
-
1985
- 1985-02-20 JP JP60030335A patent/JPS61190786A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239507A (en) * | 1990-02-15 | 1993-08-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with readout data buses connecting local and main sense amplifiers |
| US5369619A (en) * | 1990-10-24 | 1994-11-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device reading/writing data of multiple bits internally |
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