JPS5814396A - Ｍｏｓスタテイツク型ｒａｍ - Google Patents
Ｍｏｓスタテイツク型ｒａｍInfo
- Publication number
- JPS5814396A JPS5814396A JP56112146A JP11214681A JPS5814396A JP S5814396 A JPS5814396 A JP S5814396A JP 56112146 A JP56112146 A JP 56112146A JP 11214681 A JP11214681 A JP 11214681A JP S5814396 A JPS5814396 A JP S5814396A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- write
- level
- pair
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯＳＦＥＴ（絶縁ゲート麿電界効果トラ
ンジスタ）で構成されたスタティック麗ＲＡＭ（ランダ
ムｔアクセス・メモリ）に関する。
ンジスタ）で構成されたスタティック麗ＲＡＭ（ランダ
ムｔアクセス・メモリ）に関する。
ＭＯＳスタティックｆｉＲＡＭにおいて、通常、メモリ
セルは、その複数個がマトリックス配置される。同一行
に配置された複数のメモリセルの選択端子は、その行に
対応する１つのワード線に共通接続される。同一の列に
配置された複数のメモリセルのデータ入出力端子は、そ
の列に対応するデータ線に共通接続される。複数のデー
タ線は、カラムスイッチ回路を介して共通データ線に結
合される。
セルは、その複数個がマトリックス配置される。同一行
に配置された複数のメモリセルの選択端子は、その行に
対応する１つのワード線に共通接続される。同一の列に
配置された複数のメモリセルのデータ入出力端子は、そ
の列に対応するデータ線に共通接続される。複数のデー
タ線は、カラムスイッチ回路を介して共通データ線に結
合される。
上記共通データ線には、センスアンプの入力端子及び書
込制御信号で制御される伝送ゲー）ＭＯＳＦＥＴを介し
て書込回路の出力端子が結合される。したがっ【、上記
センスアンプには、上記ワード線とカラムスイッチ回路
とＫよって選択された１つのメモリセルにおけるデータ
が供給される。
込制御信号で制御される伝送ゲー）ＭＯＳＦＥＴを介し
て書込回路の出力端子が結合される。したがっ【、上記
センスアンプには、上記ワード線とカラムスイッチ回路
とＫよって選択された１つのメモリセルにおけるデータ
が供給される。
また、上記書込回路の出力データは、上記ワード線とカ
ラムスイッチ回路とによって選択された１つのメモリセ
ルに供給されることになる。
ラムスイッチ回路とによって選択された１つのメモリセ
ルに供給されることになる。
この書込み動作後ｋ、読出し動作を行なう場合、共通デ
ータ線に書込みレベルが残っていたのでは書込みデータ
に対して逆レベルの貌出し動作が遅くなってしまう。
ータ線に書込みレベルが残っていたのでは書込みデータ
に対して逆レベルの貌出し動作が遅くなってしまう。
そこで、鮪１図に示すような、書込みリカバリ回路が共
通データ線ＣＤ 、ＣＤに設けられている。
通データ線ＣＤ 、ＣＤに設けられている。
この書込みリカバリ回路は、共通データ線ＣＤ。
ＣＤと電源電圧■ｃｃ との関に低オン抵抗値を有す
るＭ ＯＳ Ｆ Ｅ Ｔ ＱＨ−Ｑｌ＠が設けられ、そ
れぞれのゲー）Ｋ書込み動作終了後の非選択期間にワン
シ■ットバルスＯ８が印加されるものである。
るＭ ＯＳ Ｆ Ｅ Ｔ ＱＨ−Ｑｌ＠が設けられ、そ
れぞれのゲー）Ｋ書込み動作終了後の非選択期間にワン
シ■ットバルスＯ８が印加されるものである。
この書込みリカバリ回路にあっては、ワンシトトパルス
Ｏ８を形成する回路が複雑になるとともに、そのパルス
幅が素子のバラツキ等の影響を受けるととによってその
パルス幅の制御が離しいという欠点があるうさらに上記
ＭＯ８ＦＥＴＱ、、。
Ｏ８を形成する回路が複雑になるとともに、そのパルス
幅が素子のバラツキ等の影響を受けるととによってその
パルス幅の制御が離しいという欠点があるうさらに上記
ＭＯ８ＦＥＴＱ、、。
ＱＩ、ｌは、オン抵抗値を小さくするためサイズ（Ｗ／
Ｌ但しＷはチャンネル幅、Ｌはチャンネル長）を大きく
しなければならず、集積度が低下するという欠点がある
。
Ｌ但しＷはチャンネル幅、Ｌはチャンネル長）を大きく
しなければならず、集積度が低下するという欠点がある
。
この発明の目的は、簡単な回路構成で、安定に動作する
書込リカバリ回路を備えたＭＯ８スタティックｌｉＲＡ
Ｍを提供するととＫある。
書込リカバリ回路を備えたＭＯ８スタティックｌｉＲＡ
Ｍを提供するととＫある。
この発明の他の目的は、集積度の向上を図ったＭＯＳス
タティック［ＲＡＭを提供するととＫある。
タティック［ＲＡＭを提供するととＫある。
この発９１１Ｋ［えば、書込回路を利用して共通データ
線に対する書込みリカバリ動作が行なわれる。
線に対する書込みリカバリ動作が行なわれる。
以下、この発明を実施例とともに詳細に説明する。
第２図は、この発明の一実施例であるＭＯＳスタティッ
クＷＲＡＭの回路図を示している。
クＷＲＡＭの回路図を示している。
同図のＲＡＭは、公知の半導体集積回路技術によって１
つの半導体基板上において形成される。
つの半導体基板上において形成される。
端子ＡＸ、ないしＡＸｋ 、ＡＹ、ないしＡＹ、。
Ｄ 、Ｃ８，ＷＥ、Ｄ 、Ｖ、、Ｄ 及びＧＮ
ＤＯυｔ ＩＮは、
その外部端子とされる。図示のＲＡＭは、その電源端子
ｖＤＤ とＩｉＩ地端子ＧＮＤとの間に外部電源装置
８から電源電圧が供給されることによって動作させられ
る。
ＤＯυｔ ＩＮは、
その外部端子とされる。図示のＲＡＭは、その電源端子
ｖＤＤ とＩｉＩ地端子ＧＮＤとの間に外部電源装置
８から電源電圧が供給されることによって動作させられ
る。
同図において、ｌはメモリアレイであり、メモリセル１
１ないしｌｄ、ワード線Ｗ１ないしＷｍデータ線Ｄ１
、Ｄ、ないしＤｎ、Ｔ；ｌから構成されている。
１ないしｌｄ、ワード線Ｗ１ないしＷｍデータ線Ｄ１
、Ｄ、ないしＤｎ、Ｔ；ｌから構成されている。
メモリセルは、相互におい【同じ構成とされており、特
ＫＩ１ｗｋされないが、ｌ”−１１を代１ｉｈｔ、て詳
細に示されているように、駆動ＭＯ８ＦＥＴＱ、。
ＫＩ１ｗｋされないが、ｌ”−１１を代１ｉｈｔ、て詳
細に示されているように、駆動ＭＯ８ＦＥＴＱ、。
Ｑｌと負荷抵抗Ｒ，，Ｒ，で構成されたスタティック型
フリップフロップ回路と、このスタティック型フリップ
７６１１回路の入出力端子と一対のデータＩＩＤ、Ｄ、
との間にそれぞれ設けられた伝送ゲートＭＯ８ＦＥＴＱ
ｌ 、ＱＩ とで構成されている。
フリップフロップ回路と、このスタティック型フリップ
７６１１回路の入出力端子と一対のデータＩＩＤ、Ｄ、
との間にそれぞれ設けられた伝送ゲートＭＯ８ＦＥＴＱ
ｌ 、ＱＩ とで構成されている。
上記メモリセルは、上記抵抗Ｒ１とＲ３の接続点に、電
源端子ｖＤＤ に供給される電源電圧が印加されるこ
とによってデータを保持する。
源端子ｖＤＤ に供給される電源電圧が印加されるこ
とによってデータを保持する。
上記抵抗Ｒ，，Ｒ，は、データ保持状態におけるメモリ
セルの消費電力を減少させるため、例えば数メグオーム
ないし数ギガオームのような為抵抗値にされる。特に制
限されないが、抵抗Ｒ７゜Ｒ，は、その占有面積を減少
させるため、比較的高比抵抗のポリシリコン層によって
構成される。
セルの消費電力を減少させるため、例えば数メグオーム
ないし数ギガオームのような為抵抗値にされる。特に制
限されないが、抵抗Ｒ７゜Ｒ，は、その占有面積を減少
させるため、比較的高比抵抗のポリシリコン層によって
構成される。
上記メモリセル１ａないし１ｄは、図示のようにマトリ
ックス状に配置される。これらのマトリックス状に配置
されたメモリセル１ｍないし１ｄのうち、同じ行に配置
させられたメモリセルｌＩＡ、 、１ｃ及びｌｂ、ｌｄ
等の選択端子としての伝送ゲートＭＯ８ＦＥＴのゲート
は、ワード線Ｗ、、ＷｍＫ接続されている。また、同じ
列に配置されたメモリセル１ｍ、ｌｂ及びＩＣ，１ｄ勢
の一対の入出力端子は、一対のデータ線り、、Ｄ、及び
Ｄｒｌ。
ックス状に配置される。これらのマトリックス状に配置
されたメモリセル１ｍないし１ｄのうち、同じ行に配置
させられたメモリセルｌＩＡ、 、１ｃ及びｌｂ、ｌｄ
等の選択端子としての伝送ゲートＭＯ８ＦＥＴのゲート
は、ワード線Ｗ、、ＷｍＫ接続されている。また、同じ
列に配置されたメモリセル１ｍ、ｌｂ及びＩＣ，１ｄ勢
の一対の入出力端子は、一対のデータ線り、、Ｄ、及び
Ｄｒｌ。
ＤＫそれぞれ接続されている。そして、これらの各列に
対応するデ・−夕線は、それぞれカラムスイッチ回路と
しての伝送ゲートＭＯ８ＦＥＴＱ・。
対応するデ・−夕線は、それぞれカラムスイッチ回路と
しての伝送ゲートＭＯ８ＦＥＴＱ・。
Ｑ、。及びＱＢ ＋ ＱＩｔを介して共通データ線ＣＤ
。
。
ＣＤに接続されているう
上記ワード線Ｗ、、Ｗｍは、Ｘアドレスデコーダ回路２
の出力端子に接続され、Ｘアドレスデコ−ダ回路２によ
って選択される。
の出力端子に接続され、Ｘアドレスデコ−ダ回路２によ
って選択される。
メモリマトリックスの各列に対応して設けられ？、：伝
送ゲーグーＯ８ＦＥＴＱ、、Ｑ、、及びＱｎ。
送ゲーグーＯ８ＦＥＴＱ、、Ｑ、、及びＱｎ。
Ｑｌｌのゲートは、それぞれＹアドレスデコーダ回路３
の出力端子に接続され、このＹアドレスデコーダ回路３
によって選択される。
の出力端子に接続され、このＹアドレスデコーダ回路３
によって選択される。
上記Ｘアドレスデコーダ回路２には、アドレスバッファ
回路ＢＸ、ないしＢＸｋを介してアドレス入力端子ＡＸ
、ないしＡＸｋに供給されたアドレス信号が供給される
。
回路ＢＸ、ないしＢＸｋを介してアドレス入力端子ＡＸ
、ないしＡＸｋに供給されたアドレス信号が供給される
。
上記Ｙアドレスデコーダ回路３には、同様にアドレスバ
ッファ回路ＢＹ、ないしＢＹ、を介し【アドレス入力端
子ＡＹ、ないしＡＹ、に供給されたアドレス信号が供給
されろう 一対の共通データ線ＣＤ、ＣＤは、−万においてセンス
アンプ４の一対の入力端子に接続され、他方において伝
送ゲートＭＯ８ＦＥＴＱ＋ｓ 、Ｑｎを介して書込回路
６の出力端子に接続されている。
ッファ回路ＢＹ、ないしＢＹ、を介し【アドレス入力端
子ＡＹ、ないしＡＹ、に供給されたアドレス信号が供給
されろう 一対の共通データ線ＣＤ、ＣＤは、−万においてセンス
アンプ４の一対の入力端子に接続され、他方において伝
送ゲートＭＯ８ＦＥＴＱ＋ｓ 、Ｑｎを介して書込回路
６の出力端子に接続されている。
上記センスアンプ４の出力信号は、出力バッファ回路５
の入力端子に印加される。
の入力端子に印加される。
チップ選択端子Ｃ８Ｋ供給されるチップ選択信号が回路
の接地電位のようなロウレベルにされると、これに応じ
て制御回路７からノ・イレベルになる制御信号Ｃ８が形
成される。このハイレベルの制御信号Ｃ８を受けて、セ
ンスアンプ４は活性化される。
の接地電位のようなロウレベルにされると、これに応じ
て制御回路７からノ・イレベルになる制御信号Ｃ８が形
成される。このハイレベルの制御信号Ｃ８を受けて、セ
ンスアンプ４は活性化される。
４Ｉ Ｋ １１３ ｆｉｌされないが、上記出力２７７
７回路５は、実質的に出力端子の７０−ティング状態を
含む３状態回路から構成される。制御回路７から出力さ
れる制御信号Ｃ８がロウレベルになると、上記出力バッ
ファ回路５の出力端子り。Ｕ？は、フローテ゛（ング状
態にされる。上記制御信号Ｃ８が）・イレベルなら、上
記出力７２７７回路５の出力端子は、上記センスアンプ
４の出力レベルに対応したロウレベル又はハイレベルに
される。
７回路５は、実質的に出力端子の７０−ティング状態を
含む３状態回路から構成される。制御回路７から出力さ
れる制御信号Ｃ８がロウレベルになると、上記出力バッ
ファ回路５の出力端子り。Ｕ？は、フローテ゛（ング状
態にされる。上記制御信号Ｃ８が）・イレベルなら、上
記出力７２７７回路５の出力端子は、上記センスアンプ
４の出力レベルに対応したロウレベル又はハイレベルに
される。
上記共通データ線ＣＤ、ＣＤには、またバイアス回路を
構成するＭＯＳ Ｆ Ｅ Ｔ Ｑｌｌ −Ｑｎが設けら
れている。これらのＭ ＯＳ Ｆ ＩＥ Ｔ Ｑｔｔ
−Ｑｔｔは、共通データ線ＣＤ、ＣＤＫ対する負荷手段
として作用し、比較的大きなオン抵抗値とされる。
構成するＭＯＳ Ｆ Ｅ Ｔ Ｑｌｌ −Ｑｎが設けら
れている。これらのＭ ＯＳ Ｆ ＩＥ Ｔ Ｑｔｔ
−Ｑｔｔは、共通データ線ＣＤ、ＣＤＫ対する負荷手段
として作用し、比較的大きなオン抵抗値とされる。
このため、前述のような書込みリカバリ機能を持つこと
はない。これらのＭＯ８ＦＥＴＱｘ＋、Ｑ□また、上記
伝送グー） Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｌｓ −Ｑｌｌ
のゲートには、制御回路７で形成された書込み制御信号
ＷＥが印加される。すなわち、書き込み時には、書込み
制御端子ＷＥＫ供給される書込み制御信号ロウレベルに
されると、上記書込み制御信−９ＷＥがハイレベルとな
って上記伝送グー）ＭＯ８Ｆ Ｅ Ｔ Ｑ ＋ｓ −Ｑ
ｌ＠をオンとして、書込回路６で形成された書き込み
データが共通データ１ＩＶＣ伝えられる。
はない。これらのＭＯ８ＦＥＴＱｘ＋、Ｑ□また、上記
伝送グー） Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｌｓ −Ｑｌｌ
のゲートには、制御回路７で形成された書込み制御信号
ＷＥが印加される。すなわち、書き込み時には、書込み
制御端子ＷＥＫ供給される書込み制御信号ロウレベルに
されると、上記書込み制御信−９ＷＥがハイレベルとな
って上記伝送グー）ＭＯ８Ｆ Ｅ Ｔ Ｑ ＋ｓ −Ｑ
ｌ＠をオンとして、書込回路６で形成された書き込み
データが共通データ１ＩＶＣ伝えられる。
この実施例においては、この書込回路６を利用して書込
みリカノ（り動作を行なわせるため、その入力側にノア
（ＮＯＲ）ゲート回路Ｇ、、Ｇ、が設けられる。ノアゲ
ート回路Ｇ、、Ｇ、を介してデータ入力端子Ｄ４ Ｋ供
給された書込データ及びインバータ回路ＩＶ、で形成さ
れた反転信号が書込みアンプＷＡの入力端子に伝えられ
る。上記グー）回路Ｇ、、Ｇ、のゲート制御信号として
、る。
みリカノ（り動作を行なわせるため、その入力側にノア
（ＮＯＲ）ゲート回路Ｇ、、Ｇ、が設けられる。ノアゲ
ート回路Ｇ、、Ｇ、を介してデータ入力端子Ｄ４ Ｋ供
給された書込データ及びインバータ回路ＩＶ、で形成さ
れた反転信号が書込みアンプＷＡの入力端子に伝えられ
る。上記グー）回路Ｇ、、Ｇ、のゲート制御信号として
、る。
との書込回路６の動作を、第３図の動作波形図に従って
説明する。
説明する。
今、外部端子から供給される書込み制御信号■がロウレ
ベルに変化するに伴なって、制御回路７で形成された書
込み制御信号ＷＥがハイレベルに変化して、上記ＭＯＳ
Ｆ Ｅ Ｔ Ｑｌｓ 、Ｑｌｌをオンさせ、書込回路
６の出力端子と共通データＭＣＤ。
ベルに変化するに伴なって、制御回路７で形成された書
込み制御信号ＷＥがハイレベルに変化して、上記ＭＯＳ
Ｆ Ｅ Ｔ Ｑｌｓ 、Ｑｌｌをオンさせ、書込回路
６の出力端子と共通データＭＣＤ。
ＣＤを結合させる。そして、上記制御回路７で形とＫよ
り、ノアゲート回路Ｇ、、Ｇ、が開いて書込データＤＩ
Ｎ Ｋ従って共通データ線ＣＤ、ＣＤの電位ＶＣＤ
ｌ ｖＣＤ レベルを規定する。この書込みレベルＶ
ＣＤ ｌ ｖＣＤ は、前述のようにカラムスイッチ
回路及びワード線で選択された１つのメモリセルに伝え
られ、データ書込みが行なわれる。
り、ノアゲート回路Ｇ、、Ｇ、が開いて書込データＤＩ
Ｎ Ｋ従って共通データ線ＣＤ、ＣＤの電位ＶＣＤ
ｌ ｖＣＤ レベルを規定する。この書込みレベルＶ
ＣＤ ｌ ｖＣＤ は、前述のようにカラムスイッチ
回路及びワード線で選択された１つのメモリセルに伝え
られ、データ書込みが行なわれる。
そして、上記制御信号ＷＥがノ・イレペルに変化する畳
込み動作梃子時において、制御信号ＷＥのバックェツジ
（立ち上り）が、制御信号ＷＥより時間ｔｄだけ早くな
るように制御回路７によって形成される。したがって、
上記ＭＯ８ＦＥＴＱＩ８゜Ｑｌ。のオン動作により書込
回路６の出力端子に対ト回路Ｇ１ 、Ｇ、が閉じてその
出方レベルを共にロウレベルにする、これＫより、書込
アンプＷＡの出力レベルは、共にハイレベルとナルため
、上記書込み動作によってロウレベル（ｖＣＤ ）とさ
れた共通データ線ＣＤ又はＣＤのレベルは、大きな駆動
能力を持つ書込アンプＷＡＫよって速やかにハイレベル
に変化させ、書込みリカバリ動作を行なわせることがで
きる。
込み動作梃子時において、制御信号ＷＥのバックェツジ
（立ち上り）が、制御信号ＷＥより時間ｔｄだけ早くな
るように制御回路７によって形成される。したがって、
上記ＭＯ８ＦＥＴＱＩ８゜Ｑｌ。のオン動作により書込
回路６の出力端子に対ト回路Ｇ１ 、Ｇ、が閉じてその
出方レベルを共にロウレベルにする、これＫより、書込
アンプＷＡの出力レベルは、共にハイレベルとナルため
、上記書込み動作によってロウレベル（ｖＣＤ ）とさ
れた共通データ線ＣＤ又はＣＤのレベルは、大きな駆動
能力を持つ書込アンプＷＡＫよって速やかにハイレベル
に変化させ、書込みリカバリ動作を行なわせることがで
きる。
そして、上記時間ｔｄｌｌ／、制御信号ＷＥがロウレベ
ルに変化して、通常のチップ非選択状１１に移行する。
ルに変化して、通常のチップ非選択状１１に移行する。
１つの制御信号ＷＥＫ基づいて形成されるものであるの
で、簡単な遅駕回路のみによって上記時間遅れｔｄを形
成でき、素子のバラツキ等に対しては相対的に同様な影
響を受け、安定確実な書込みリカバリ動作を実現できる
。そして、書込アンプの大きな駆動能力を利用するもの
であるので書込みリカバリタイムを高速に行なうことが
できるとともに、そのために大きなチップサイズのＭＯ
Ｓ ・ＦＥＴが不要となり、集積度の向上を図ること
もできる。
で、簡単な遅駕回路のみによって上記時間遅れｔｄを形
成でき、素子のバラツキ等に対しては相対的に同様な影
響を受け、安定確実な書込みリカバリ動作を実現できる
。そして、書込アンプの大きな駆動能力を利用するもの
であるので書込みリカバリタイムを高速に行なうことが
できるとともに、そのために大きなチップサイズのＭＯ
Ｓ ・ＦＥＴが不要となり、集積度の向上を図ること
もできる。
この発明は、前記実施例に限定されない。
メモリセルは、スタティック型フリップフロップ回路を
利用したものであれば何んであっモもよい。また、メモ
リセルを含む各回路は、相補１１ＭＯ８回路の他、ｐチ
ャンネル又はｎチャンネルＭＯ８ＦＥＴのみＫよって構
成するものとしてもよい。また、前記実施例における各
種信号の名称。
利用したものであれば何んであっモもよい。また、メモ
リセルを含む各回路は、相補１１ＭＯ８回路の他、ｐチ
ャンネル又はｎチャンネルＭＯ８ＦＥＴのみＫよって構
成するものとしてもよい。また、前記実施例における各
種信号の名称。
信号レベルは、前述のような動作を行なうものであれば
何んであってもよい。
何んであってもよい。
第１図は、この発明に先立って提案されているＭＯ８ス
タティックｆｉＲＡＭに用いられる書込みリカバリ回路
の一例を示す回路図、第２図は、この発明の一実施例を
示すＭＯＳスタティックｌｌＲＡＭの回路図、嬉３図は
、その書込みリカバリ動作を説明するための波形図であ
る。 １１〜１ｄ・・・メモリセル、２・・・Ｘ７ドレスデコ
一ダ回路、３・・・Ｙアドレスデコーダ回路、４・・・
センスアンプ、５・・・出力バッファ回路、６・・・書
込回路、７・・・制御回路、８・・・電源装置。
タティックｆｉＲＡＭに用いられる書込みリカバリ回路
の一例を示す回路図、第２図は、この発明の一実施例を
示すＭＯＳスタティックｌｌＲＡＭの回路図、嬉３図は
、その書込みリカバリ動作を説明するための波形図であ
る。 １１〜１ｄ・・・メモリセル、２・・・Ｘ７ドレスデコ
一ダ回路、３・・・Ｙアドレスデコーダ回路、４・・・
センスアンプ、５・・・出力バッファ回路、６・・・書
込回路、７・・・制御回路、８・・・電源装置。
Claims (1)
- 【特許請求の範囲】 ワード線選択信号が供給される選択端子、及び一対のデ
ータ線に結合される一対の入出力端子を持つメモリセル
と、上記一対のデータ線と一対の共通データ線との関に
設けられ、データ線選択信号で制御される伝送ゲー）Ｍ
ＯＳＦＥＴと、上記一対の共通データ線の信号がそれぞ
れ供給される一対の入力端子を持つセンスアンプと、上
記一対の共通データに書込制御信号で制御される伝送グ
ー）ＭＯＳＦＥＴを通して書込データを出力する一対の
出力端子を持つ書込回路と、との書込回路の入力側に設
けられ、書込データな書込回路の一対の入力端子に伝え
るゲート回路とを含み、上記ゲート回路は、上記書込制
御信号のバックェツジに対し【早いタイｉｙグで上記書
込回路の出力レベルを共に電源電圧レベルにする制御信
号で制御されるものであることを特徴とするＭＯＳスタ
ティックｆｉ ＲＡ Ｍｏ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112146A JPS5814396A (ja) | 1981-07-20 | 1981-07-20 | Ｍｏｓスタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112146A JPS5814396A (ja) | 1981-07-20 | 1981-07-20 | Ｍｏｓスタテイツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814396A true JPS5814396A (ja) | 1983-01-27 |
| JPH0230120B2 JPH0230120B2 (ja) | 1990-07-04 |
Family
ID=14579372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112146A Granted JPS5814396A (ja) | 1981-07-20 | 1981-07-20 | Ｍｏｓスタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858188A (en) * | 1986-09-09 | 1989-08-15 | Nec Corporation | Semiconductor memory with improved write function |
| JPH01248392A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
-
1981
- 1981-07-20 JP JP56112146A patent/JPS5814396A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOUD-STATE CIRCUITS=1978 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858188A (en) * | 1986-09-09 | 1989-08-15 | Nec Corporation | Semiconductor memory with improved write function |
| JPH01248392A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0230120B2 (ja) | 1990-07-04 |
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